JP2803351B2 - 多数決回路 - Google Patents
多数決回路Info
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- JP2803351B2 JP2803351B2 JP2245494A JP24549490A JP2803351B2 JP 2803351 B2 JP2803351 B2 JP 2803351B2 JP 2245494 A JP2245494 A JP 2245494A JP 24549490 A JP24549490 A JP 24549490A JP 2803351 B2 JP2803351 B2 JP 2803351B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/43—Majority logic or threshold decoding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/08—Arrangements for detecting or preventing errors in the information received by repeating transmission, e.g. Verdan system
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/068—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、エラーの発生しやすい伝送路を通ってくる
同じ内容の５つのデータの各ビットごとに多数決をと
り、１つのデータを得る回路に関する。
同じ内容の５つのデータの各ビットごとに多数決をと
り、１つのデータを得る回路に関する。
本発明は、到来する５つのデータの各ビットごとに多
数決演算して１つのデータを得る手段において、 データを受信しながら多数決演算を行うことにより、 演算に要するバッファの容量を削減することができる
ようにしたものである。
数決演算して１つのデータを得る手段において、 データを受信しながら多数決演算を行うことにより、 演算に要するバッファの容量を削減することができる
ようにしたものである。
自動車電話機では、データを送るときに同一のデータ
を５回または11回送り、受信側では５回分受信した後に
ビットごとに多数決をとり、１つのデータとする方法が
ある。第２図はデータの一例である。制御データを除く
＃１〜＃５のデータを第１フレーム〜第５フレームとす
る。
を５回または11回送り、受信側では５回分受信した後に
ビットごとに多数決をとり、１つのデータとする方法が
ある。第２図はデータの一例である。制御データを除く
＃１〜＃５のデータを第１フレーム〜第５フレームとす
る。
第３図は従来技術の多数決回路の例である。31〜35は
バッファ、36は５個のデータの多数決をとる論理演算回
路、37は制御回路、38は受信データの入力端子、39は多
数決出力端子である。第２図のデータを受信するとき
は、制御データを除く第１フレーム〜第５フレームのデ
ータをバッファ１〜バッファ５に読み込み、次の各バッ
ファから１ビットずつ出力し、５ビットのデータの多数
決をとり、結果を多数決出力端子39から出力するか、ま
たは、バッファ31に入力し、多数決の結果はバッファ31
からとり出すようにしても良い。
バッファ、36は５個のデータの多数決をとる論理演算回
路、37は制御回路、38は受信データの入力端子、39は多
数決出力端子である。第２図のデータを受信するとき
は、制御データを除く第１フレーム〜第５フレームのデ
ータをバッファ１〜バッファ５に読み込み、次の各バッ
ファから１ビットずつ出力し、５ビットのデータの多数
決をとり、結果を多数決出力端子39から出力するか、ま
たは、バッファ31に入力し、多数決の結果はバッファ31
からとり出すようにしても良い。
第３図の回路で多数決を行おうとすると、第２図のデ
ータを受信するのに、400個のフリップフロップが必要
となる。一般にフリップフロップは構成しているトラン
ジスタの数が20〜30個と多いため、多数決回路をIC化し
ようとするとバッファだけで１万個前後のトランジスタ
が必要になり、回路が大きくなる欠点がある。
ータを受信するのに、400個のフリップフロップが必要
となる。一般にフリップフロップは構成しているトラン
ジスタの数が20〜30個と多いため、多数決回路をIC化し
ようとするとバッファだけで１万個前後のトランジスタ
が必要になり、回路が大きくなる欠点がある。
本発明は、このような欠点を除去するもので、従来例
に比べて小規模の回路で同一機能を実現することができ
る多数決回路を提供することを目的とする。
に比べて小規模の回路で同一機能を実現することができ
る多数決回路を提供することを目的とする。
〔課題を解決するための手段〕 本発明は、送信元から繰り返して送出される５つのデ
ータフレームが到来する入力端子と、この５つのデータ
フレームのそれぞれを構成するビットの対応する位置に
あるビットの値を多数決演算した結果の値をもつビット
で構成される１つの結果データフレームを出力する出力
端子とを備えた多数決回路において、到来順が第１番目
のデータフレームの内容を読み込み、この内容が修正さ
れた結果データフレームを上記出力端子に与える主バッ
ファと、この主バッファの内容と第２番目以後に到来す
るデータフレームの内容とに基づき上記多数決演算に係
わる論理演算を実行する論理演算回路と、この論理演算
回路の演算結果に基づき内容が更新される補助バッファ
とを備えたことを特徴とする。
ータフレームが到来する入力端子と、この５つのデータ
フレームのそれぞれを構成するビットの対応する位置に
あるビットの値を多数決演算した結果の値をもつビット
で構成される１つの結果データフレームを出力する出力
端子とを備えた多数決回路において、到来順が第１番目
のデータフレームの内容を読み込み、この内容が修正さ
れた結果データフレームを上記出力端子に与える主バッ
ファと、この主バッファの内容と第２番目以後に到来す
るデータフレームの内容とに基づき上記多数決演算に係
わる論理演算を実行する論理演算回路と、この論理演算
回路の演算結果に基づき内容が更新される補助バッファ
とを備えたことを特徴とする。
ここで、上記論理演算回路は、第２番目のデータフレ
ームのひとつのビットの値と上記主バッファ上の対応す
るビットとの値が同一のときに、上記補助バッファ上の
対応するビットとの値を一方の論理値に設定し、異なる
ときに、他方の論理値に設定する第一手段と、第３番目
のデータフレームのひとつのビットの値と上記主バッフ
ァ上の対応するビットとの値が異なり、かつ上記補助バ
ッファ上の対応するビットとの値が一方の論理値である
ときに、この論理値を他方の論理値に更新し、他方の論
理値であるときに、上記主バッファ上の対応するビット
の値を第２番目のデータフレームの対応するビットの値
に修正する第二手段と、第４番目のデータフレームのひ
とつのビットの値が上記主バッファ上の対応するビット
の値に等しいときに、上記補助バッファ上の対応するビ
ットの値を一方の論理値に更新する第三手段と、第５番
目のデータフレームのひとつのビットの値と上記主バッ
ファ上の対応するビットとの値が異なりかつ上記補助バ
ッファ上の対応するビットとの値が一方の論理値である
ときに、上記主バッファ上の対応するビットの値を第５
番目のデータフレームの対応するビットの値に修正する
第四手段とで構成されても良い。
ームのひとつのビットの値と上記主バッファ上の対応す
るビットとの値が同一のときに、上記補助バッファ上の
対応するビットとの値を一方の論理値に設定し、異なる
ときに、他方の論理値に設定する第一手段と、第３番目
のデータフレームのひとつのビットの値と上記主バッフ
ァ上の対応するビットとの値が異なり、かつ上記補助バ
ッファ上の対応するビットとの値が一方の論理値である
ときに、この論理値を他方の論理値に更新し、他方の論
理値であるときに、上記主バッファ上の対応するビット
の値を第２番目のデータフレームの対応するビットの値
に修正する第二手段と、第４番目のデータフレームのひ
とつのビットの値が上記主バッファ上の対応するビット
の値に等しいときに、上記補助バッファ上の対応するビ
ットの値を一方の論理値に更新する第三手段と、第５番
目のデータフレームのひとつのビットの値と上記主バッ
ファ上の対応するビットとの値が異なりかつ上記補助バ
ッファ上の対応するビットとの値が一方の論理値である
ときに、上記主バッファ上の対応するビットの値を第５
番目のデータフレームの対応するビットの値に修正する
第四手段とで構成されても良い。
５フレームのデータを順次受信しながら、第２番目の
データフレームのひとつのビットの値と主バッファ上の
対応するビットとの値が同一のときに、補助バッファ上
の対応するビットとの値を一方の論理値に設定し、異な
るときに、他方の論理値に設定する。次に、第３番目の
データフレームのひとつのビットの値と主バッファ上の
対応するビットとの値が異なり、かつ補助バッファ上の
対応するビットとの値が一方の論理値であるときに、こ
の論理値を他方の論理値に更新し、他方の論理値である
ときに、主バッファ上の対応するビットの値を第２番目
のデータフレームの対応するビットの値に修正する。次
に、第４番目のデータフレームのひとつのビットの値が
主バッファ上の対応するビットの値に等しいときに、補
助バッファ上の対応するビットの値を一方の論理値に更
新する。次に、第５番目のデータフレームのひとつのビ
ットの値と主バッファ上の対応するビットとの値が異な
りかつ補助バッファ上の対応するビットとの値が一方の
論理値であるときに、主バッファ上の対応するビットの
値を第５番目のデータフレームの対応するビットの値に
修正する。これにより、主バッファ上に多数決演算した
値を得る。
データフレームのひとつのビットの値と主バッファ上の
対応するビットとの値が同一のときに、補助バッファ上
の対応するビットとの値を一方の論理値に設定し、異な
るときに、他方の論理値に設定する。次に、第３番目の
データフレームのひとつのビットの値と主バッファ上の
対応するビットとの値が異なり、かつ補助バッファ上の
対応するビットとの値が一方の論理値であるときに、こ
の論理値を他方の論理値に更新し、他方の論理値である
ときに、主バッファ上の対応するビットの値を第２番目
のデータフレームの対応するビットの値に修正する。次
に、第４番目のデータフレームのひとつのビットの値が
主バッファ上の対応するビットの値に等しいときに、補
助バッファ上の対応するビットの値を一方の論理値に更
新する。次に、第５番目のデータフレームのひとつのビ
ットの値と主バッファ上の対応するビットとの値が異な
りかつ補助バッファ上の対応するビットとの値が一方の
論理値であるときに、主バッファ上の対応するビットの
値を第５番目のデータフレームの対応するビットの値に
修正する。これにより、主バッファ上に多数決演算した
値を得る。
以下、本発明の一実施例を図面に基づき説明する。
第１図はこの実施例の回路の一例である。11が主バッ
ファ、12が補助バッファ、13が論理演算回路、14が制御
回路、15が入力端子である。
ファ、12が補助バッファ、13が論理演算回路、14が制御
回路、15が入力端子である。
すなわち、この実施例は、送信元から繰り返して送出
される５つのデータフレームが到来する入力端子15と、
この５つのデータフレームのそれぞれを構成するビット
の対応する位置にあるビットの値を多数決演算した結果
の値をもつビットで構成される１つの結果データフレー
ムを出力する出力端子16とを備え、さらに、本発明の特
徴とする手段として、到来順が第１番目のデータフレー
ムの内容を読み込み、この内容が修正された結果データ
フレームを出力端子16に与える主バッファ11と、この主
バッファ11の内容と第２番目以後に到来するデータフレ
ームの内容とに基づき上記多数決演算に係わる論理演算
を実行する論理演算回路13と、この論理演算回路13の演
算結果に基づき内容が更新される補助バッファ12とを備
える。ここで、論理演算回路13は、第２番目のデータフ
レームのひとつのビットの値と上記主バッファ上の対応
するビットとの値が同一のときに、上記補助バッファ上
の対応するビットとの値を一方の論理値に設定し、異な
るときに、他方の論理値に設定する第一手段と、第３番
目のデータフレームのひとつのビットの値と上記主バッ
ファ上の対応するビットとの値が異なり、かつ上記補助
バッファ上の対応するビットとの値が一方の論理値であ
るときに、この論理値を他方の論理値に更新し、他方の
論理値であるときに、上記主バッファ上の対応するビッ
トの値を第２番目のデータフレームの対応するビットの
値に修正する第二手段と、第４番目のデータフレームの
ひとつのビットの値が上記主バッファ上の対応するビッ
トの値に等しいときに、上記補助バッファ上の対応する
ビットの値を一方の論理値に更新する第三手段と、第５
番目のデータフレームのひとつのビットの値と上記主バ
ッファ上の対応するビットとの値が異なりかつ上記補助
バッファ上の対応するビットとの値が一方の論理値であ
るときに、上記主バッファ上の対応するビットの値を第
５番目のデータフレームの対応するビットの値に修正す
る第四手段とで構成される。
される５つのデータフレームが到来する入力端子15と、
この５つのデータフレームのそれぞれを構成するビット
の対応する位置にあるビットの値を多数決演算した結果
の値をもつビットで構成される１つの結果データフレー
ムを出力する出力端子16とを備え、さらに、本発明の特
徴とする手段として、到来順が第１番目のデータフレー
ムの内容を読み込み、この内容が修正された結果データ
フレームを出力端子16に与える主バッファ11と、この主
バッファ11の内容と第２番目以後に到来するデータフレ
ームの内容とに基づき上記多数決演算に係わる論理演算
を実行する論理演算回路13と、この論理演算回路13の演
算結果に基づき内容が更新される補助バッファ12とを備
える。ここで、論理演算回路13は、第２番目のデータフ
レームのひとつのビットの値と上記主バッファ上の対応
するビットとの値が同一のときに、上記補助バッファ上
の対応するビットとの値を一方の論理値に設定し、異な
るときに、他方の論理値に設定する第一手段と、第３番
目のデータフレームのひとつのビットの値と上記主バッ
ファ上の対応するビットとの値が異なり、かつ上記補助
バッファ上の対応するビットとの値が一方の論理値であ
るときに、この論理値を他方の論理値に更新し、他方の
論理値であるときに、上記主バッファ上の対応するビッ
トの値を第２番目のデータフレームの対応するビットの
値に修正する第二手段と、第４番目のデータフレームの
ひとつのビットの値が上記主バッファ上の対応するビッ
トの値に等しいときに、上記補助バッファ上の対応する
ビットの値を一方の論理値に更新する第三手段と、第５
番目のデータフレームのひとつのビットの値と上記主バ
ッファ上の対応するビットとの値が異なりかつ上記補助
バッファ上の対応するビットとの値が一方の論理値であ
るときに、上記主バッファ上の対応するビットの値を第
５番目のデータフレームの対応するビットの値に修正す
る第四手段とで構成される。
次に、この実施例の動作を説明する。
主バッファは各ビットごとにこれまで受信した受信デ
ータの対応するビットの多い方を格納する。
ータの対応するビットの多い方を格納する。
補助バッファは各ビットごとに以下のような意味を持
っている。
っている。
これまで受信したデータの対応するビットがすべて
同じであり、 これまで受信したデータの対応するビットが３回以
上同じ値となり、多数決の結果が既に確定している。
同じであり、 これまで受信したデータの対応するビットが３回以
上同じ値となり、多数決の結果が既に確定している。
上記ののいずれかのとき論理値になり、の
いずれでもないとき論理値Ｘになる。論理演算回路13は
前回のデータ受信後の主バッファ11の値、補助バッファ
12の値、受信データの値、制御回路14からの制御データ
により論理演算を行い、主バッファ11と補助バッファ12
に出力する。両方のバッファは１ビットずつ前回のデー
タ受信後の値を今回の論理演算回路の出力と置き換え
る。データを置き換える方法としてはバッファをシフト
レジスタとし、データ受信中に受信中のビットと対応す
るバッファの前回のビット値を論理演算回路13に出力
し、論理演算回路13の出力値をパルスをシフトさせなが
ら読み込むか、バスを用いてバッファの値を読み書きす
るなどの方法がある。
いずれでもないとき論理値Ｘになる。論理演算回路13は
前回のデータ受信後の主バッファ11の値、補助バッファ
12の値、受信データの値、制御回路14からの制御データ
により論理演算を行い、主バッファ11と補助バッファ12
に出力する。両方のバッファは１ビットずつ前回のデー
タ受信後の値を今回の論理演算回路の出力と置き換え
る。データを置き換える方法としてはバッファをシフト
レジスタとし、データ受信中に受信中のビットと対応す
るバッファの前回のビット値を論理演算回路13に出力
し、論理演算回路13の出力値をパルスをシフトさせなが
ら読み込むか、バスを用いてバッファの値を読み書きす
るなどの方法がある。
論理演算回路での演算は以下のようになる。ｎ番目の
フレームの受信データのｉビット目の値をDni、上記の
データを受信後の主バッファ11と補助バッファ12との値
をそれぞれAni、Bniとする。また、論理値Ｘを１とする
と、１フレーム目受信中は、 A1i＝D2i ……式１ であり、２フレーム目受信中は、 A1i＝D2iなら受信データは２ビットとも同じなので、 B2i＝０、A2i＝A1i A1i≠D2iなら受信データは変わっているので、 B2i＝１、A2i＝A1i であり、計算式にすると、 A2i＝A1i、B2i＝A1iC2i ……式２ ただし、は排他論理和とする。３フレーム目受信中
は、A2i＝D3iかつB2i＝０のとき受信データは３ビット
とも同じなので、B3i＝０とし、A2i＝D3iかつB2i＝０の
ときに、受信データは３ビット中１ビットが違ってい
て、A2iの値は３ビットの受信データの内多い方と同じ
なので、 D3i＝A2i、D3i＝１ となり、A2i≠D3iかつB2i＝０のときに、受信データは
３ビット中１ビットが違っていて、A2iの値は３ビット
の受信データの内多い方と同じなので、 A3i＝A2i、B3i＝１ となり、A2i≠D3iかつB2i＝１のときに、受信データは
３ビット中１ビットが違っていて、D3iの値が３ビット
の受信データの内多い方と同じなので、 A3i＝D3i、B3i＝１ となる。以上を計算式にすると、 になる。４フレーム目受信中は、B3i＝０のときに、３
フレーム目までの３ビットがすべて同じで多数決の結果
が既に確定しているので、 A4i＝A3i、B4i＝０ となり、A3i＝D4iでかつB3i＝１のときに、A3iは３フレ
ーム目までの３ビット中２ビットと値と同じでかつ同じ
データが受信されたので、多数決の結果が確定し、した
がって A4i＝A3i、B4i＝０ になり、A3i≠D4iでかつB3i＝１のときに、受信データ
４ビット中２ビットが違っていることになり、多数決の
結果が確定していないので、 B4i＝１ となる。以上を計算式にすると、 となる。５フレーム目受信中は、B4i＝０のときに、多
数決は既に確定しているので、 A5i＝A4i になり、B4i＝１のときに、４フレーム目までの受信デ
ータは「０」と「１」が２ビットずつ入力し、D5iが多
数決の確定値になるので、 A5i＝D5i になり、したがって、計算式にすると、 になる。
フレームの受信データのｉビット目の値をDni、上記の
データを受信後の主バッファ11と補助バッファ12との値
をそれぞれAni、Bniとする。また、論理値Ｘを１とする
と、１フレーム目受信中は、 A1i＝D2i ……式１ であり、２フレーム目受信中は、 A1i＝D2iなら受信データは２ビットとも同じなので、 B2i＝０、A2i＝A1i A1i≠D2iなら受信データは変わっているので、 B2i＝１、A2i＝A1i であり、計算式にすると、 A2i＝A1i、B2i＝A1iC2i ……式２ ただし、は排他論理和とする。３フレーム目受信中
は、A2i＝D3iかつB2i＝０のとき受信データは３ビット
とも同じなので、B3i＝０とし、A2i＝D3iかつB2i＝０の
ときに、受信データは３ビット中１ビットが違ってい
て、A2iの値は３ビットの受信データの内多い方と同じ
なので、 D3i＝A2i、D3i＝１ となり、A2i≠D3iかつB2i＝０のときに、受信データは
３ビット中１ビットが違っていて、A2iの値は３ビット
の受信データの内多い方と同じなので、 A3i＝A2i、B3i＝１ となり、A2i≠D3iかつB2i＝１のときに、受信データは
３ビット中１ビットが違っていて、D3iの値が３ビット
の受信データの内多い方と同じなので、 A3i＝D3i、B3i＝１ となる。以上を計算式にすると、 になる。４フレーム目受信中は、B3i＝０のときに、３
フレーム目までの３ビットがすべて同じで多数決の結果
が既に確定しているので、 A4i＝A3i、B4i＝０ となり、A3i＝D4iでかつB3i＝１のときに、A3iは３フレ
ーム目までの３ビット中２ビットと値と同じでかつ同じ
データが受信されたので、多数決の結果が確定し、した
がって A4i＝A3i、B4i＝０ になり、A3i≠D4iでかつB3i＝１のときに、受信データ
４ビット中２ビットが違っていることになり、多数決の
結果が確定していないので、 B4i＝１ となる。以上を計算式にすると、 となる。５フレーム目受信中は、B4i＝０のときに、多
数決は既に確定しているので、 A5i＝A4i になり、B4i＝１のときに、４フレーム目までの受信デ
ータは「０」と「１」が２ビットずつ入力し、D5iが多
数決の確定値になるので、 A5i＝D5i になり、したがって、計算式にすると、 になる。
以上のように５フレームのデータを受信しながら論理
演算回路が式１から式５の計算を行うことにより主バッ
ファに多数決した値を得ることができる。
演算回路が式１から式５の計算を行うことにより主バッ
ファに多数決した値を得ることができる。
本発明は、以上説明したように、データを受信しなが
ら計算を行うことにより、バッファを主バッファと補助
バッファとの２つのバッファを持つだけで５フレームの
データの多数決を行うことができるので、１フレームの
データが80ビットの場合にバッファ用のフリップフロッ
プは160個となり、従来技術の40％ですむ効果がある。
ら計算を行うことにより、バッファを主バッファと補助
バッファとの２つのバッファを持つだけで５フレームの
データの多数決を行うことができるので、１フレームの
データが80ビットの場合にバッファ用のフリップフロッ
プは160個となり、従来技術の40％ですむ効果がある。
第１図は本発明実施例の構成を示すブロック図。 第２図は受信データ信号の構成例。 第３図は従来例の構成を示すブロック図。 11……主バッファ、12……補助バッファ、13、36……論
理演算回路、14、37……制御回路、15……入力端子、16
……出力端子、31〜35……受信データ用バッファ。
理演算回路、14、37……制御回路、15……入力端子、16
……出力端子、31〜35……受信データ用バッファ。
Claims (2)
- 【請求項１】送信元から繰り返して送出される５つのデ
ータフレームが到来する入力端子と、 この５つのデータフレームのそれぞれを構成するビット
の対応する位置にあるビットの値を多数決演算した結果
の値をもつビットで構成される１つの結果データフレー
ムを出力する出力端子と を備えた多数決回路において、 到来順が第１番目のデータフレームの内容を読み込み、
この内容が修正された結果データフレームを上記出力端
子に与える主バッファと、 この主バッファの内容と第２番目以後に到来するデータ
フレームの内容とに基づき上記多数決演算に係わる論理
演算を実行する論理演算回路と、 この論理演算回路の演算結果に基づき内容が更新される
補助バッファと を備えたことを特徴とする多数決回路。 - 【請求項２】上記論理演算回路は、 第２番目のデータフレームのひとつのビットの値と上記
主バッファ上の対応するビットの値が同一のときに、上
記補助バッファ上の対応するビットとの値を一方の論理
値に設定し、異なるときに、他方の論理値に設定する第
一手段と、 第３番目のデータフレームのひとつのビットの値と上記
主バッファ上の対応するビットとの値が異なり、かつ上
記補助バッファ上の対応するビットとの値が一方の論理
値であるときに、この論理値を他方の論理値に更新し、
他方の論理値であるときに、上記主バッファ上の対応す
るビットの値を第２番目のデータフレームの対応するビ
ットの値に修正する第二手段と、 第４番目のデータフレームのひとつのビットの値が上記
主バッファ上の対応するビットの値に等しいときに、上
記補助バッファ上の対応するビットの値を一方の論理値
に更新する第三手段と、 第５番目のデータフレームのひとつのビットの値と上記
主バッファ上の対応するビットとの値が異なりかつ上記
補助バッファ上の対応するビットとの値が一方の論理値
であるときに、上記主バッファ上の対応するビットの値
を第５番目のデータフレームの対応するビットの値に修
正する第四手段と で構成された特許請求項１記載の多数決回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245494A JP2803351B2 (ja) | 1990-09-14 | 1990-09-14 | 多数決回路 |
| GB9119661A GB2250666B (en) | 1990-09-14 | 1991-09-13 | Majority decision method and circuit |
| US07/760,314 US5235220A (en) | 1990-09-14 | 1991-09-16 | Majority decision method and circuit wherein least possible flip-flops are used |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245494A JP2803351B2 (ja) | 1990-09-14 | 1990-09-14 | 多数決回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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