JPS61282950A - 通信制御処理装置のデ−タ転送制御方式 - Google Patents
通信制御処理装置のデ−タ転送制御方式Info
- Publication number
- JPS61282950A JPS61282950A JP60124244A JP12424485A JPS61282950A JP S61282950 A JPS61282950 A JP S61282950A JP 60124244 A JP60124244 A JP 60124244A JP 12424485 A JP12424485 A JP 12424485A JP S61282950 A JPS61282950 A JP S61282950A
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- value
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、他装置との間でデータ転送を行なうインタフ
ェースアダプタのデータ転送制御方式に関する。
ェースアダプタのデータ転送制御方式に関する。
従来のデータ転送制御の回路構成を第５図に示す。”ま
た第５図の回路における２ノくイトデータ送受信の動作
を第４図に示す。
た第５図の回路における２ノくイトデータ送受信の動作
を第４図に示す。
以下第５図の回路構成を説明する。
第Ｓ図において、２０は外部装置、５０は通信制。
御処理装置の中央制御部、４０は通信制御処理装置のイ
ンタフェース制御部、１はあらかじめ設定された最大デ
ータ長に対応する数値をセットするレジスタ、２は転送
されたデータ長く対応する数値をセットするデータカウ
ンタ、５は前記レジスタ１および前記データカウンタ２
の内容を比較し、１と２の内容が一致した途に、送受信
終了信号１０５を出力する比較器、１１は送受信データ
を記憶するバッファメモリ、１０は外部装置２０からの
受信データを格納するバッツァメモリへの書込レジスタ
、１２は外部装置２０への送信データを格納するバッフ
ァメモリからの読出しレジスタ、７はバッファメモリの
アドレスレジスタ、４は前記比較器５からの送受信終了
信号１０５が出力されるまで外部装置との間でデータ送
受信を行ない、かつまた単位長のデータ送受信と同期し
て前記データカウント２および前記アドレスレジスタ７
の更新制御を行なうシーケンス制御部、１５は送受信終
了によりゲートされ実際に転送されたデータ長に対応す
る数値１１５を出力するゲート回路である。
ンタフェース制御部、１はあらかじめ設定された最大デ
ータ長に対応する数値をセットするレジスタ、２は転送
されたデータ長く対応する数値をセットするデータカウ
ンタ、５は前記レジスタ１および前記データカウンタ２
の内容を比較し、１と２の内容が一致した途に、送受信
終了信号１０５を出力する比較器、１１は送受信データ
を記憶するバッファメモリ、１０は外部装置２０からの
受信データを格納するバッツァメモリへの書込レジスタ
、１２は外部装置２０への送信データを格納するバッフ
ァメモリからの読出しレジスタ、７はバッファメモリの
アドレスレジスタ、４は前記比較器５からの送受信終了
信号１０５が出力されるまで外部装置との間でデータ送
受信を行ない、かつまた単位長のデータ送受信と同期し
て前記データカウント２および前記アドレスレジスタ７
の更新制御を行なうシーケンス制御部、１５は送受信終
了によりゲートされ実際に転送されたデータ長に対応す
る数値１１５を出力するゲート回路である。
以下従来のデータ転送制御方式の特徴を第５図により説
明する。
明する。
第５図に示すように従来のデータ転送制御においては、
データカウンタ２とバッファのアドレスレジスタ７とを
各々個別に備えている。これはデータカウンタ２を使用
して転送終了の判定を行ない、その判定結果により送受
信シーケンスを続行してゆくかまたは転送を終結させて
ユ＜処理と、バッファのアドレスレジスタ７を使用して
バッファメモリへの読出、書込を行なう処理とを並行し
て行なうことにより、外部装置への応答サイクルを高速
化することを目的としている。
データカウンタ２とバッファのアドレスレジスタ７とを
各々個別に備えている。これはデータカウンタ２を使用
して転送終了の判定を行ない、その判定結果により送受
信シーケンスを続行してゆくかまたは転送を終結させて
ユ＜処理と、バッファのアドレスレジスタ７を使用して
バッファメモリへの読出、書込を行なう処理とを並行し
て行なうことにより、外部装置への応答サイクルを高速
化することを目的としている。
例えばデータ送信時には、第４図（Ｉ ）Ｋ示すように
１バ、ファの読出サイクルが終了し、読出レジスタ１２
に送信データが格納されると直ちにバッファのアドレス
レジスタ７を更新するととくより、該送信データを外部
装置へ送信するシーケンスと並行して次の送信データの
読出サイクルを進めることができる。
１バ、ファの読出サイクルが終了し、読出レジスタ１２
に送信データが格納されると直ちにバッファのアドレス
レジスタ７を更新するととくより、該送信データを外部
装置へ送信するシーケンスと並行して次の送信データの
読出サイクルを進めることができる。
またデータ受信時には、第４図（Ｉ［）に示すように単
位長データの受信が終了すると直ちにデータカウンタ２
を更新し、書込レジスタ１０に格納された受信データの
バッファ１１への書込サイクルと並行して転送終了を判
定し、次のデータの受信シーケンスを続行してゆくか、
または転送を終結させる処理を進めることができる。
位長データの受信が終了すると直ちにデータカウンタ２
を更新し、書込レジスタ１０に格納された受信データの
バッファ１１への書込サイクルと並行して転送終了を判
定し、次のデータの受信シーケンスを続行してゆくか、
または転送を終結させる処理を進めることができる。
上記のごとく、データカウンタ２とバッファのアドレス
レジスタ７を個別に備える従来のデータ転送制御方式で
は、外部装置との応答サイクルを短縮できる利点がある
が、シーケンス制御部において、バッファ書込、読出と
同期したアドレスレジスタの更新、およびデータ送受信
と同期したデータカウンタの更新、の２つのカウンタ更
新処理を同期ずれなく行なうという同期更新制御を必要
とする。また、カウンタおよびその更新論理を高速なゲ
ートを使用した大規模集積回路で実現する際には、フィ
ードバックループ回路の最小遅延により、カウンタのホ
ールドアツプ時間内にセット値が変化することによるカ
ウンタの誤動作を防止する目的で、第５図に示すように
更新するカウンタの制御タイミングとは別の位相のタイ
ミングで制御されるワークレジスタ６．９を使用してフ
ィードバックループ論理を構成することが行なわれるた
め、カウンタを２従来のデータ転送制御方式では所要ゲ
ート数が増大するという問題もある。
レジスタ７を個別に備える従来のデータ転送制御方式で
は、外部装置との応答サイクルを短縮できる利点がある
が、シーケンス制御部において、バッファ書込、読出と
同期したアドレスレジスタの更新、およびデータ送受信
と同期したデータカウンタの更新、の２つのカウンタ更
新処理を同期ずれなく行なうという同期更新制御を必要
とする。また、カウンタおよびその更新論理を高速なゲ
ートを使用した大規模集積回路で実現する際には、フィ
ードバックループ回路の最小遅延により、カウンタのホ
ールドアツプ時間内にセット値が変化することによるカ
ウンタの誤動作を防止する目的で、第５図に示すように
更新するカウンタの制御タイミングとは別の位相のタイ
ミングで制御されるワークレジスタ６．９を使用してフ
ィードバックループ論理を構成することが行なわれるた
め、カウンタを２従来のデータ転送制御方式では所要ゲ
ート数が増大するという問題もある。
なお、この種の装置として関連するものＫは例えば特開
昭５９−５６２２号がある。
昭５９−５６２２号がある。
本発明の目的は、前記従来のデータ転送制御方式の問題
点を除去し、より簡単な回路で高速なデータ転送制御を
行なう方式を提供することにある。
点を除去し、より簡単な回路で高速なデータ転送制御を
行なう方式を提供することにある。
本発明の特徴は、従来制御方式において前記２つのカラ
ンタ回路、すなわち転送済データカウンタ２とバッファ
のアドレスレジスタ７により実現される機能を、１つの
共通カウンタと、その出力値補正回路を使用したより簡
単な回路により実現するものである。
ンタ回路、すなわち転送済データカウンタ２とバッファ
のアドレスレジスタ７により実現される機能を、１つの
共通カウンタと、その出力値補正回路を使用したより簡
単な回路により実現するものである。
以下、本発明の一実施例を第１図により説明する。第５
図と対応する回路には同一符号をつけ、説明の重複は避
ける。第１図で５０が本発明の特徴である共通カウンタ
回路、６０が本発明の特徴である共通カウンタ値の補正
回路である。
図と対応する回路には同一符号をつけ、説明の重複は避
ける。第１図で５０が本発明の特徴である共通カウンタ
回路、６０が本発明の特徴である共通カウンタ値の補正
回路である。
共通カウンタ回路５０はデータカウント値１０２として
共通カウンタ値１１５に（ｏｌ）＋ａを加算した値を出
力する。また補正回路６０はバッファのアドレス１［１
０７としてデータ送信動作時には共通カウンタ値１１５
に（０１）ｔｓを加算した値を、データ受信動作時には
共通カウンタ値１１５を選択的に出力する。また共通カ
ウンタ回路５０は転送終了後の報告値として共通カウン
タ値１１５を出力する。
共通カウンタ値１１５に（ｏｌ）＋ａを加算した値を出
力する。また補正回路６０はバッファのアドレス１［１
０７としてデータ送信動作時には共通カウンタ値１１５
に（０１）ｔｓを加算した値を、データ受信動作時には
共通カウンタ値１１５を選択的に出力する。また共通カ
ウンタ回路５０は転送終了後の報告値として共通カウン
タ値１１５を出力する。
第１図のように構成された回路の２バイト送受信時の動
作を第２図に示す。第２図（Ｉ） Ｋ示すデータ送信動
作においては、共通カウンタ１５は送信開始時（ＦＦ）
ｔ ｏ初期化され、以後バッファ続出終了毎に更新され
る。第２図（ＴＩ） Ｋ示すデータ受信動作においては
、共通カウンタ１５は受信開始時（ｏｏ）ｔ。に初期化
され、以後バッファ書込終了毎に更新される。
作を第２図に示す。第２図（Ｉ） Ｋ示すデータ送信動
作においては、共通カウンタ１５は送信開始時（ＦＦ）
ｔ ｏ初期化され、以後バッファ続出終了毎に更新され
る。第２図（ＴＩ） Ｋ示すデータ受信動作においては
、共通カウンタ１５は受信開始時（ｏｏ）ｔ。に初期化
され、以後バッファ書込終了毎に更新される。
送信、受信のいずれの場合も前記共通カウンタ回路５０
および補正回路６００５つの出力値、すなわち転送デー
タカウント値１０２、バッツァメモリアドレス値１０７
、中央制御部へ報告する転送データ長１１５は、それら
が使用される間は適正な値を保持している。
および補正回路６００５つの出力値、すなわち転送デー
タカウント値１０２、バッツァメモリアドレス値１０７
、中央制御部へ報告する転送データ長１１５は、それら
が使用される間は適正な値を保持している。
本実施例によれば、従来２つのカウンタを各々個別の条
件で更新制御することにより実現していた高速なデータ
転送サイクルが、１つの共通カウンタの更新制御のみに
より実現できるので、シーケンス制御部において２つの
カウントレジスタを同期ずれを起こさず更新制御すると
いつ同期更新制御を不要とする効果がある。
件で更新制御することにより実現していた高速なデータ
転送サイクルが、１つの共通カウンタの更新制御のみに
より実現できるので、シーケンス制御部において２つの
カウントレジスタを同期ずれを起こさず更新制御すると
いつ同期更新制御を不要とする効果がある。
また本実施例によれば、データカウント値１０２はデー
タの送受信シーケンス中に、転送されたデータカウント
のプラス１先行値となるため、前記送受信シーケンス処
理と並行して、咳シーケンス後に転送を終結させるのか
、次のデータ送受を行なうのかを判定する処理、すなわ
ちデータカウント先行判定処理を行なうことができるの
で、従来の方式で新たな制御論理を追加し上記データカ
ウント先行判定制御を行なうのに比べて、より簡単な回
路で外部装置への応答サイクルを高速化できる効果があ
る。
タの送受信シーケンス中に、転送されたデータカウント
のプラス１先行値となるため、前記送受信シーケンス処
理と並行して、咳シーケンス後に転送を終結させるのか
、次のデータ送受を行なうのかを判定する処理、すなわ
ちデータカウント先行判定処理を行なうことができるの
で、従来の方式で新たな制御論理を追加し上記データカ
ウント先行判定制御を行なうのに比べて、より簡単な回
路で外部装置への応答サイクルを高速化できる効果があ
る。
また本実施例によれば、従来方式におけるカウンタ回路
１つ分の論理がセレクタ回路１つ分の論理に置き替える
ことができるが、このことは特にゲートの最小遅延によ
るカウンタの誤動作が問題となる高速ゲートを使用した
大規模集積回路で制御を実現する際には、異なる位相の
タイミングで制御される２つのレジスタおよび１つの加
算器により構成されるカウンタ回路が簡単なセレクタ回
路に置き替わることになりゲート数削減の効果がある。
１つ分の論理がセレクタ回路１つ分の論理に置き替える
ことができるが、このことは特にゲートの最小遅延によ
るカウンタの誤動作が問題となる高速ゲートを使用した
大規模集積回路で制御を実現する際には、異なる位相の
タイミングで制御される２つのレジスタおよび１つの加
算器により構成されるカウンタ回路が簡単なセレクタ回
路に置き替わることになりゲート数削減の効果がある。
本発明により、従来個別に設けられた２つのカウンタに
より実現されていた機能・すなわち送受信シーケンスの
続行・終結制御と、バッファアクセス制御の並行処理機
能は、出力値補正回路を含めた１つの共通カウントレジ
スタにより実現できるので、送受信シーケンス制御部に
おいて２つのカウントレジスタの同期更新制御を不要と
する効果をもつ。
より実現されていた機能・すなわち送受信シーケンスの
続行・終結制御と、バッファアクセス制御の並行処理機
能は、出力値補正回路を含めた１つの共通カウントレジ
スタにより実現できるので、送受信シーケンス制御部に
おいて２つのカウントレジスタの同期更新制御を不要と
する効果をもつ。
また本発明によれば、上記によりシーケンス制御部を簡
略化できるのに加え、ゲートの最小遅延によるカウンタ
誤動作が問題となる高速ゲートを使用した大規模集積回
路で上記並行処理機能を実現する際には、異なる位相の
タイミングにより制御される２つのレジスタおよび加算
。
略化できるのに加え、ゲートの最小遅延によるカウンタ
誤動作が問題となる高速ゲートを使用した大規模集積回
路で上記並行処理機能を実現する際には、異なる位相の
タイミングにより制御される２つのレジスタおよび加算
。
器により構成されることによりゲート数増大の。
原因となるカウンタ回路を簡単な出力値補正回路に置き
替えることができるので、ゲート数削減の効果がある。
替えることができるので、ゲート数削減の効果がある。
第１図は本発明の一実施例のデータ転送制御方式におけ
る回路構成図、第２図はｔ４１図で示した回路の動作チ
ャート、第５図は従来のデータ転送制御方式における回
路構成図、第４図は第５図で示した回路の動作チャート
である。 ５・・・比較器、４・・・シーケンス制御部、１２・・
・読出レジスタ、１５・・・共通カウンタ、１６・・・
加算器、１７・・・ワークレジスタ、１８・・・セレク
タ。 代理人弁理士 小 川 勝 男゛ 第 １ 図 第 ２ 図 αＯ１ ： 第 ３ 図 第 ＋ 図 （Ｚ） 呻 （Ｉ［）
る回路構成図、第２図はｔ４１図で示した回路の動作チ
ャート、第５図は従来のデータ転送制御方式における回
路構成図、第４図は第５図で示した回路の動作チャート
である。 ５・・・比較器、４・・・シーケンス制御部、１２・・
・読出レジスタ、１５・・・共通カウンタ、１６・・・
加算器、１７・・・ワークレジスタ、１８・・・セレク
タ。 代理人弁理士 小 川 勝 男゛ 第 １ 図 第 ２ 図 αＯ１ ： 第 ３ 図 第 ＋ 図 （Ｚ） 呻 （Ｉ［）
Claims (1)
- 送受信データを格納するバッファメモリを備え、あらか
じめ設定された最大転送データ長を越えない範囲内で外
部装置との間でデータの送受信を行ない、１回の転送終
了後、実際に転送されたデータ長を通信制御処理装置の
中央制御部へ報告する通信制御処理装置のインタフェー
ス制御部において、単位長データの送受信と同期してカ
ウントアップされる共通カウンタ回路と、該共通カウン
タ回路の出力値を補正する手段を設け、該共通カウンタ
回路の出力値および該共通カウンタ回路出力の補正値を
用いて、上記バッファメモリのアクセス、および上記デ
ータ送受信の終了判定処理、および上記中央制御部への
報告を行なうことを特徴とする通信制御処理装置のデー
タ転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124244A JPS61282950A (ja) | 1985-06-10 | 1985-06-10 | 通信制御処理装置のデ−タ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60124244A JPS61282950A (ja) | 1985-06-10 | 1985-06-10 | 通信制御処理装置のデ−タ転送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61282950A true JPS61282950A (ja) | 1986-12-13 |
Family
ID=14880529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60124244A Pending JPS61282950A (ja) | 1985-06-10 | 1985-06-10 | 通信制御処理装置のデ−タ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61282950A (ja) |
-
1985
- 1985-06-10 JP JP60124244A patent/JPS61282950A/ja active Pending
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