JPS6374244A - 高速デ−タ受信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は通信制御装置に関し、特にダイレクトメモリア
クセスコントローラとデータ格納用メモリと回線制御部
とそれらを制御する制御処理部とを備えた通信制御装置
における高速受イ３データの受イ５制御に関するもので
ある。

（従来の技術） 近年、ＤＤＫ網などの斤及により高速通信回線か安価で
提供されるようになり、通信の高速化か進んできている
。通信制御装置においても送信データをデータ格納用メ
モリからデータリンクコントローラ（以ト’ＩＤＬｃＪ
という）に己）込む場合や、ＤＬＣからの父イ５データ
をデータ格納用メモリに古込む場合に、データ転送制御
の高速化を図るために、ダイレクトメモリアクセス（以
トＩＤＭＡＪという）コントローラを用いたＤＭＡ方式
が用いられている。

第３図は従来の通イＬ２制御装置の一構成例を示すブロ
ック図である。この通信ｉｌ制御装置はル制御処理部（
以ト’　ＣＰ　Ｕという）ｌ、データ格納用メモリ２、
ＤＭＡ−ｒントａ−ラ３、ＤＬＣ４を具備して構成され
る。なお、第３図において５は制御バス、６はＤ　Ｍ　
Ａ要求信号（以−ＦＤＲＱイ５号という）線、７は受信
終了割込信号線、８．９はデータバスである。

一方、第４図に受イΔの場合を例とした、シーケンスチ
ャートを示し、第５図に受信電文の例を示す。第５図の
文イ５電文はハイレベルデータソンク制御（ＨＤＬＣ）
＋順のフレーム構成で、図中Ｆはフラグシーケンス、Ａ
はアドレス部、Ｃは制御部、’　ｒ　〜Ｉ　Ｎ　ハ情ｆ
ｆｄｆｆｌｓ、ＦＣ５Ｉ、ＦｅＳ２はフレーム検介シー
ケンスである。

動作について説明すると、ＣＰＵＩは父信開始以面に、
ＤＭＡコントローラ３に対して、受信データ転送数、デ
ータ格納用メモリ２の格納アドレス等の初期設定（第４
図■）を行い、またＤＬＣ４に対して受信コマンド書込
み等の初期設定（第４図■ンを打つ。これらの初期設定
によりＤＭＡコントローラ３及びＤＬＣ４は受イ５待状
態となる。

次に受イΔ待状態のＤＬＣ４か回線から電文の受イ５を
開始するとＤＬＣＪ内の図示せぬデータバッファに父イ
５データがセットされ、ＤＬＣ４はＤＭＡコントローラ
３に対して４３号線６を介してＤＲＱ信号を送出する（
第４図■）。Ｄ　ＲＱ　（；ｊ号によりＤＭＡコントロ
ーラ３はデータ格納用メモリ２及びＤＬＣ４を直接ｉ１
Ｊ御して、ＤＬＣＪ内のデータバッファにセットされた
受信データをデータ格納用メモリ２に転送する（第４図
■、■ン。以下同様にＤＬＣＪ内のデータバッファに受
イ５データかセットされる毎にＤＭＡコントローラ３は
受イΔデータをデータ格納用メモリ２に転送する。この
間ＣＰＵＩの介在なしに、すなわちソフトウェアの介在
なしに、ＤＭＡコントローラ３により高速データの転送
制御が行ねねる。

受信電文の終りをＤＬＣ４が検出すると、ＤＬＣ４はＣ
ＰＵＩに対して信号線７を介して受信終了割込信号を送
出し、受信路ｒを通知する（第４図■）。そしてＣＰＵ
Ｉは実行中の処理プログラムを中断して受信終了割込信
号に対する割込処理を開始する（第４図■）。

割込処理において、ｃｐｕｔは受信電文のデータ格納用
メモリ２上の格納エリアおよび転送数を知るために、Ｄ
ＭＡコントローラ３の内部レジスタを読込む（第４図■
）。更にＣＰＵ　１は次の電文受イ３のためにＤＭＡコ
ントローラ３に対して、転送数、データ格納用メモリ２
のアドレス等の再設定を行う（第４図■）。また必要に
応じてＤＬＣ４に対して再設定を行い（第４図［相］）
、ＤＭＡコントローラ３及びＤＬＣ４は古び受イ３待状
態となる。

このように従来の装置ではｃｐｕｔかデータ転送の初期
設定と次の電文受信のための［【￥設定を行ない、デー
タ転送中はＤＭＡコントローラ３が制御を行なうことに
より高速データの転送を実現していた。

（発明が解決しようとする問題点） しかし、以り述べたように従来の通信制御装置では、Ｄ
ＬＣ４からデータ格納用メモリ２への高速受信データの
転送はＤＭＡコントローラ３の制御によりＣＰＵ　１の
介在なしに可能であるが、−・電文受イ３終ｒ毎にＣＰ
ＵＩは転送数を確認後に次′屯文受信のためにＤＭＡコ
ントローラ３に対してＪＩト設定を行うことか必要であ
る。この再設定のために許される時間は、たとえばＤＤ
Ｘ網における通イ５速度４８０００ビット／秒において
は、第５図の場合、受信電文の受信終了割込信号の発生
から次′市文受化ＤＲＱ信号の発生までの時間すなわち
約６７０μｓである。さらにハイレベルデータワンク制
御順斤のフレーム構成においては、フレームが連続する
場合、１つのフラグシーケンスで１つのフレームの終結
を示すフラグシーケンスと次のフレームの開始を示すフ
ラグシーケンスを兼用することか可能となっており、こ
の場合、再設定に許される時間は約５００μｓとなる。

この限られだ時間内で、現在実行中のＣＰＵＩの処理ブ
ロクラムにおける各種ステータス情報の退避、受信電文
のメモリにの格納エリア、転送数の認識、ＤＭＡコ　；
ントローラ３に対する再設定などの割込処理を行うこと
は困難になっている。ＤＭＡコントローラ３に対′１−
る再設定ができない場合、先行受信電文と次の受イ’Ｆ
、Ｔｆ、文がメモリ上連続したアドレスに格納されてし
まい、その結果受信電文の境界が不明となり、正常な電
文の後に別な電文若しくはその一部が付加されているに
も拘わらず、これを一つの正常電文とみなしてしまうと
いう欠点があった。

本発明は、以上述べたＣＰＵのＤＭＡコントローラに対
する再設定か遅れた場合の次電文の連続格納を防止する
ことを目的とする。

（問題点を解決するための手段） 回線制御部と、データ格納用メモリと、ＤＭＡコントロ
ーラと、これらの制御を行う制御処理部とを有し、ＤＭ
Ａコントローラかデータ格納用メモリ及び同線制御部を
直接制御して、回線からの電文を回線制御部を介してデ
ータ格納用メモリに転送する通信制御装置を対象とする
。

本発明は上記装置において、電文受信路ｒでオンとなり
、次の電文を受信するためのＤＭＡコントローラの再設
定処理時に制御処理部から発せられる信号によりオフと
なる手段を設け、該手段がオンの間はＤＭＡコントロー
ラの動作を禁止するよう構成したものである。

（作用） 回線からの電文を回線制御部が受信開始すると、回線制
御部からの指示を受けたＤＭＡコントローラはデータ格
納用メモリ及び回線制御部を直接制御して、回線からの
電文をデータ格納用メモリに転送・格納させる。

この電文受信が終了すると、前記手段はオンとなる。そ
の後、制御処理部はＤＭＡコントローラに対し、次の電
文を受信するだめの再設定処理を行なった後、前記ト段
をオフとする。これにより、前記手段がオンの間はＤＭ
Ａコントローラの動作は禁止される。従って、前記手段
がオンの間に次の電文を受信してもＤＭＡコントローラ
の動作は禁止されているので、従来のように受信電文の
境界が不明となることはない。尚、この間の受信不能の
データは、前記手段がオフとなった後に再送される。

（実施例） 以下、本発明の一実施例を図面を参照して詳細に説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
中、第３図と同一の構成要素には同一の参照番号を付し
である。第１図に示す実施例は、第３図の構成にフリッ
プフロップ１０とゲート１１を設けて構成される。ゲー
トｌｌは論理積ゲートであり、ＤＲＱ信号線６」このＤ
ＲＱ（３号及びフリップフロップｌＯのＱ出力を人力し
、その−埋積出力であるＤＭＡ要求信号線１２ＬのＤＭ
Ａ要求信号（以上、ＤＲＥＱ（３号という）をＤＭＡコ
ントローラ３に出力する。フリップフロップＩＯはＪＫ
型ラフリップフロップあり、そのＪ入力端子はＤＬＣ４
からｃｐｕｔに向う受信終了割込信号線７に接続され、
Ｋ入力端子は制御バス５に接続されている次に、本実施
例の動作を第２図を参照して説明する。ここで、第２図
は、本実施例の動作タイムチャートである。

フリップフロップ１０かリセットされている状態で第２
し１（ａ）に示す先行電文１かＤＬＣ４に人力された場
合、本実施例は第３図を参照して説明した動作と同一の
動作を行い、電文ＡをＤＭＡコントローラ３の制御のも
とに、データ格納用メモリ２に転送する。

電文１の終了をＤＬＣ４か検出すると、ＤＬＣ４は受信
路ｒ割込信号線７上に■で示すパルスを発生させる（第
２図（Ｃ））。これにより、フリップフロップＩＯはオ
ンとなる（同図（ｄ））。−・方、パルス■は文仁終ｒ
割込イ３号線７を通り、ＣＰＵＩにも供給される。こね
により受イ３終γを確認したＣＰＵ１は、次電文Ｂのた
めの新たなデータ格納エリアの先頭アドレス等をＤＭＡ
コントローラ３に対して１１Ｆ設定する。この＋＋４設
定処理か完Ｙ１−ると、ｃｐｕｔは；ｔｉｌ制御バス５
」−二に制御１５号を送出し、フリップフロップ１０を
オフにする（同図（ｄ））。

ここで、このオフのタイミンクを同図（ｄ）に小すタイ
ミング■と■の２つの場合のに分けて説明する。

まず、タイミング■はＣＰＵＩによるＤＭＡコントロー
ラ３の再設定処理が早く終った場合である。この場合、
ＤＬＣ４からの最初のＤＲＱ侶号■（同図（ｂ））が発
生られるときには既に、フリップフロップｌＯはオフ（
夏端子は一１パとなっている）になっているので、ＤＲ
ＥＱ信号線１２上にはＤＲＥＱ信号■゛が現われる。従
って、次電文Ｂは正常に受信される。

一方、フリップフロップ１０がタイミング■でオフにな
った場合（これは、ＣＰＵＩによるＤＭＡコントローラ
３の再設定処理か遅れた場合である）、ＤＬＣ４からの
最初のＤＲＱ信号（同図（ｂ））が発生する時点ではフ
リップフロップＩＯはオンのまま保持されている（同図
（ｄ））。従って、ＤＲＱ信号■はゲート１１で阻止さ
れ、ＤＭＡコントローラ３へ伝えられない。換言すれば
、Ｄ　ＲＥＱ侶号■゛は発生しない。電文Ｂの第２番目
の受信データのＤＲＱ信号発生タイミングまでに電文Ｂ
の受イ５データを引取ることかできなければ、ＤＬＣ４
は電文Ｂの受信を中断してオーバーランエラー（本図に
は示さない内部ステータスビット）をオンとして、受信
ＨＴ割込迷信線７上のパルス■を発生させる。ｃｐｕｔ
はこのパルス■の受信割込によりオーバーランエラーが
発生したことを検出すると、ＨＤＬＣ伝送制御手順に従
ってエラー回復手続を取り、送信元から受信できなかっ
た電文Ｂを再送してもらい、正常動作を継続する。

（発明の効果） 以上、詳細に説明したように、本発明によれば受信路ｒ
後ＤＭＡコントローラの再設定処理が完ｒするまで次電
文のデータ格納用メモリへの転送を禁止したので、次電
文のデータ格納用メモリへの連続格納を防止できる。ま
たこの方式を用いることにより、通信の高速化に対応で
きる通信制御装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例の動作タイムフローチャート、第３
図は従来の通信制御装置の構成を示すブロック図、第４
図は第３図に示す従来の通信制御装置の受信動作を示す
シーケンスチャート、及び第５図は受信電文例を示す図
である。 １・・・制御処理部（ＣＰＬＪ）、 ２・−データ格納用メモリ、 ３−Ｄ　Ｍ　Ａコントローラ、 ４・・・回ｉ制御部（ＤＬＣン、５・・・制御バス、６
−Ｄ　ＲＱ信号線、７・・・受信路γ割迷信号線、８・
・・データバス、９・・・データバス、１０・・・フリ
ップフロップ、１］・・・ゲート、１２・−Ｄ　ＲＥ　
Ｑ信号線。

Claims (2)

【特許請求の範囲】
1. （１）回線制御部と、データ格納用メモリと、ＤＭＡコ
   ントローラと、これらの制御を行う制御処理部とを有し
   、ＤＭＡコントローラがデータ格納用メモリ及び回線制
   御部を直接制御して、回線からの電文を回線制御部を介
   してデータ格納用メモリに転送する通信制御装置におい
   て、 電文受信終了でオンとなり、次の電文を受信するための
   ＤＭＡコントローラの再設定処理時に制御処理部から発
   せられる信号によりオフとなる手段を設け、 該手段がオンの間はＤＭＡコントローラの動作を禁止す
   ることを特徴とする高速データ受信方式。
2. （２）前記手段がオンの間、次の電文が受信されたとき
   は、制御処理部は送信元に当該電文の再送を要求するこ
   とを特徴とする特許請求の範囲第１項に記載の高速デー
   タ受信方式。