JP2000295306A - キャラクタ単位で電文を送信するデータ通信方法及びその装置 - Google Patents

Abstract

(57)【要約】 【課題】 意味のないエンプティ割り込みをなくし、他
の通信用ファームウェア１にＣＰＵ制御処理を渡して、
より多様な制御処理を行い、その高い効率的な処理を可
能にし、かつ、通信回線へのキャラクタを確実に送出し
て不要なキャラクタの送信が行われることなく、通信回
線に対する高い効率による制御を行う。 【解決手段】 アプリケーションの送信指示に基づい
て、ＦＩＦＯバッファメモリ４に伝送するキャラクタと
通信用ＬＳＩ３に対する送信完了を指示制御するための
マークキャラクタを通信用ファームウェア１及びＣＰＵ
２の制御を通じて書き込む。ＣＰＵ２（又は通信用ＬＳ
Ｉ３）がマークキャラクタを認識した後にＦＩＦＯバッ
ファメモリ４に空き領域が生じてもエンプティのハード
割り込みを実行しない。マークキャラクタの直前の伝送
キャラクタを通信回線に送出し、この後に通信用ＬＳＩ
３における送信要求をオフに設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＦＩＦＯバッファ
メモリにキャラクタ単位で送信データを書き込んで、通
信回路（例えば、通信用ＬＳＩ）を通じて通信回線にキ
ャラクタ単位で電文を送信するデータ通信方法及びその
装置に関し、特に、意味のないエンプティ割り込みをな
くし、他の通信用ファームウェアにＣＰＵ制御処理を渡
し、より多様な制御処理を可能にして、高い効率的な処
理を行い、かつ、通信回線に送出するキャラクタを確実
に送出して不要なキャラクタの送信が行われることな
く、通信回線（通信信号線）に対する高い効率による制
御を行うキャラクタ単位で電文を送信するデータ通信方
法及びその装置に関する。

【０００２】

【従来の技術】従来、ＦＩＦＯバッファメモリにキャラ
クタ単位（情報交換用の文字、数字、記号、特殊な制御
文字の情報単位）で送信データを書き込んで、例えば、
Ｖ２．４インターフェース（ＩＴＵ−Ｔ／伝送速度１
９．２ｋｂｉｔモデム規格）を処理する通信用ＬＳＩな
どの通信インターフェース回路を通じて通信回線にデー
タ送信を行う制御装置では、以下（１）（２）のような
問題がある。

【０００３】（１）アンダランを防止するために、送信
する全キャラクタを書き込んだ後のＦＩＦＯバッファメ
モリにおける格納領域が一つ空きになった時点で、通信
用ＬＳＩからエンプティの割り込みを受け付けて、通信
用ファームウェア（適宜、通信用ＦＷと略称する）が、
ＦＩＦＯバッファメモリにパッドキャラクタを書き込む
必要がある。このパッドキャラクタ自体は、実際には、
通信回線に送信する必要がない不要なデータである。

【０００４】このように、全キャラクタの書き込み後の
エンプティ割り込みでは、アンダランを阻止するため
に、意味のないパッドキャラクタ（例えば、ｘＦＦ）を
書き込んでいる。したがって、パッドキャラクタを書き
込みのための制御をＣＰＵが実行することになり、この
結果、ＣＰＵの処理負荷が増大化し、他のファームウェ
アの動作に悪影響を与える。すなわち、ＣＰＵの処理負
荷の増大によって処理性能が低下し、処理遅延が生じ、
かつ、より多くの処理を実行できなくなる。

【０００５】（２）ＦＩＦＯバッファメモリに書き込ん
だデータが、通信回線に送信されたか否かかが、通信用
ＬＳＩを制御する通信用ファームウェアで判明しない。
この結果、送信後に行う、例えば、Ｖ２．４インターフ
ェースにおける送信信号線（送信要求（ＲＳ）信号）
を、そのデータ送信後にタイマによってオフ（ＯＦＦ）
するためのタイミングが早すぎるとデータの一部が送信
されず、又は、遅すぎるとアンダランが発生し、あるい
は、不必要なデータが送信されてしまい、通信回線が切
断されてしまう。

【０００６】このようなＦＩＦＯバッファメモリにキャ
ラクタ単位で送信データを書き込んでデータ送信を行う
従来例として、特開昭６３−１７６０４７号公報の「デ
ータ通信用インターフェース回路」公報例が知られてい
る。この従来例は、外部ホストプロセッサの処理負担を
軽くするため、従来外部ホストプロセッサが実行してい
た受信用ステータス回路及び制御回路の初期化を通信用
制御装置内のみで実行している。

【０００７】また、特開平４−１１９０４６号公報の
「データ通信制御方法」従来例では、ＳＹＮ同期ベーシ
ック伝送手順にかかる収容可能通信回線の速度を高め、
かつ、収容可能通信回線数を増大化するため、送信制御
処理における共通制御の処理量の時間変動を吸収して、
ピーク時のアンダラン発生を低減するようにしている。
更に、特開平８−２２３２２５号公報の「シリアルデー
タ送信装置」従来例では、ソフトウェアの増加要因とな
る通信終了処理のためのユーザソフトウェアによって最
終データ指定処理を不要にしている。また、特開平９−
２８２２６６号公報の「データ転送装置」従来例では、
送受信データを格納するメモリの使用効率を低下させず
に、より少ないバスサイクルでＤＭＡＤ転送を行うよう
にしている。

【０００８】

【発明が解決しようとする課題】このように、上記従来
例では、ＣＰＵの処理負荷の増大によって処理性能が低
下する。更に、データ送信後にタイマによって送信信号
線をオフにするタイミングが早すぎるとアンダランが発
生し、又は、不必要なデータが送信されてしまい、通信
回線が切断されるという欠点がある。

【０００９】本発明は、このような従来の技術における
課題を解決するものであり、意味のないエンプティ割り
込みがなくなり、他のファームウェアにＣＰＵ処理制御
を渡して、より多様な制御処理を行い、その高い効率的
な処理が可能になり、かつ、通信回線へのキャラクタを
確実に送信して不要なキャラクタの送信が行われること
なく、通信回線（通信信号線）に対する高い効率による
制御が可能になるキャラクタ単位で電文を送信するデー
タ通信方法及びその装置の提供を目的とする。

【００１０】

【課題を解決するための手段】上記課題を達成するため
に、本発明のキャラクタ単位で電文を送信するデータ通
信方法は、先入れ先だしメモリにキャラクタ単位で送信
データを書き込み通信インターフェースを通じて通信回
線にキャラクタ単位で電文を送信するデータ通信方法に
おいて、先入れ先だしメモリに、伝送するキャラクタと
通信インターフェースに対する送信完了を指示制御する
ためのマークキャラクタとを書き込む処理と、通信イン
ターフェースがマークキャラクタを認識する処理と、こ
の認識によって先入れ先だしメモリに空き領域が生じて
もエンプティのハード割り込みを実行せず、マークキャ
ラクタの前の伝送キャラクタを通信回線に送出した後、
通信インターフェースにおける送信要求をオフにする処
理とを有している。

【００１１】本発明のキャラクタ単位電文送信装置は、
先入れ先だしメモリに、キャラクタ単位で送信データを
書き込み通信インターフェース回路を通じて通信回線に
キャラクタ単位で電文を送信するキャラクタ単位電文送
信装置において、先入れ先だしメモリに伝送キャラクタ
と、通信インターフェースに対する送信完了を指示制御
するためのマークキャラクタとを書き込み、このマーク
キャラクタを認識した後に、マークキャラクタの前の伝
送キャラクタを通信回線に送出し、この後に通信インタ
ーフェースにおける送信要求をオフに設定するキャラク
タ送信処理手段を備える構成としてある。

【００１２】前記キャラクタ送信処理手段が、アプリケ
ーションでの送信指示を含む制御指示によってキャラク
タ送信を実行するための処理を行う通信用ファームウェ
ア処理手段と、通信回線とインターフェースでの送信要
求を含む処理を行うとともに、実際に送信する伝送キャ
ラクタの送信完了を示す制御指示用のマークキャラクタ
が予め登録される通信インターフェース処理手段と、通
信用ファームウェア処理手段におけるマークキャラクタ
とともに伝送キャラクタの書き込み及び／読み出しを、
通信用ファームウェア処理手段又は通信インターフェー
ス処理手段を通じて行うＦＩＦＯバッファメモリとを備
える構成としてある。

【００１３】前記マークキャラクタとして、送信されな
い非透過モードでの最上位ビットがオンのキャラクタを
用いる構成としてある。また、前記通信インターフェー
ス処理手段が、Ｖ２．４インターフェース（ＩＴＵ−
Ｔ）を含むモデム規格のインターフェースを処理する構
成としてある。更に、前記通信インターフェース処理手
段が、通信用ＬＳＩを含む通信回路素子であり、通信回
路素子にＦＩＦＯバッファメモリが組み込まれる構成と
してある。また、前記通信用ファームウェア処理手段と
通信インターフェース処理手段及びＦＩＦＯバッファメ
モリとの間に、通信用ファームウェア処理手段からのキ
ャラクタ送信の制御を実行するＣＰＵを含む制御手段を
更に備える構成としてある。

【００１４】前記通信インターフェース処理手段に予め
登録するマークキャラクタを通信用ファームウェア処理
手段を通じて登録する構成としてある。また、前記通信
インターフェース処理手段に予め登録するマークキャラ
クタを少なくとも通信用ファームウェア処理手段に外部
装置を接続して登録する構成としてある。

【００１５】このような本発明のキャラクタ単位で電文
を送信するデータ通信方法及びその装置は、先入れ先だ
しメモリに伝送キャラクタと通信インターフェースに対
する送信完了を指示制御するためのマークキャラクタと
が書き込まれる。このマークキャラクタを認識した後
に、マークキャラクタの前（直前）の伝送キャラクタを
通信回線に送出し、この後に、例えば、通信回線に送出
した時点で通信インターフェースにおける送信要求（送
信信号線）をオフとしている。

【００１６】この結果、先入れ先だしメモリに空き領域
が生じてもエンプティのハード割り込みを実行しなくな
り、先入れ先だしメモリに対する意味のないエンプティ
割り込みがなくなって、他のファームウェアにＣＰＵ処
理制御を渡して、より多くの制御処理が可能になり、そ
の高い効率による処理が可能になる。更に、通信回線へ
のキャラクタを確実に送信して不要なキャラクタの送信
が行われることなく、通信回線（通信信号線）に対する
高い効率の制御が可能になる。

【００１７】

【発明の実施の形態】次に、本発明のキャラクタ単位で
電文を送信するデータ通信方法及びその装置の実施形態
を図面を参照して詳細に説明する。図１は本発明のキャ
ラクタ単位で電文を送信するデータ通信方法及びその装
置の実施形態における構成を示すブロック図である。図
１において、この例は、アプリケーションでの、特に送
信指示に基づいたキャラクタ送信を実行するための処理
を行う通信用ファームウェア１と、この通信用ファーム
ウェア１からのキャラクタ送信に対する制御を実行する
ＣＰＵ２とを備えている。なお、一般的に通信用ファー
ムウェア１はＣＰＵ２と一体的に構成されるものであ
る。

【００１８】更に、この例は、例えば、Ｖ２．４インタ
ーフェース（ＩＴＵ−Ｔ／伝送速度１９．２ｋｂｉｔモ
デム規格）による通信回線とのインターフェースを処理
し、かつ、通信回線とインターフェースでの送信信号線
（データセットレディ（ＤＲ）信号、データ端末レディ
（ＥＲ）信号、送信可（ＣＳ）信号、送信要求（ＲＳ）
信号等）とが接続される通信用ＬＳＩ３（請求項におけ
る通信インターフェースに対応）と、通信用ファームウ
ェア１及びＣＰＵ２の制御で以降で説明するように、実
際に送信するキャラクタ（適宜、伝送キャラクタと記載
する）と通信用ＬＳＩ３に対する伝送キャラクタの送信
完了を示すための制御指示用のキャラクタ（適宜、マー
クキャラクタと記載する）との書き込み及び／読み出し
（ＦＩＦＯ／先入れ先だし）を行うＦＩＦＯバッファメ
モリ４とを有している。

【００１９】なお、ＦＩＦＯバッファメモリ４は、通信
用ＬＳＩ３に組み込んだ構成としても、以下の説明と同
様に動作する。

【００２０】次に、この実施形態の動作について説明す
る。図２は実施形態の動作のシーケンス図である。図１
及び図２において、アプリケーションプでの送信指示に
よって通信用ファームウェア１が、ＣＰＵ２の制御を通
じて通信用ＬＳＩ３を制御し、キャラクタ単位での電文
送信を行う。また、通信用ファームウェア１は、ＣＰＵ
２の制御を通じてＦＩＦＯバッファメモリ４にキャラク
タを書き込む処理とともに、更に、通信用ファームウェ
ア１は、ＣＰＵ２の制御を通じて通信用ＬＳＩ３でのＶ
２．４インターフェースにおける送信信号線（データセ
ットレディ（ＤＲ）信号、データ端末レディ（ＥＲ）信
号、送信可（ＣＳ）信号、送信要求（ＲＳ）信号等）の
それぞれのオン／オフを実行し、また、オン／オフの状
態を取り込む。なお、本発明では、送信要求（ＲＳ）信
号に対しては、ＦＩＦＯバッファメモリ４に格納するマ
ークキャラクタに基づいて行われる。また、通信用ファ
ームウェア１は、同期信号として、ＳＹＮ符号の規定数
を送出するＳＹＮ同期制御を実行する。

【００２１】なお、ＦＩＦＯバッファメモリ４に書き込
むキャラクタは、実際に送信するキャラクタ（適宜、伝
送キャラクタと記載する）と通信用ＬＳＩ３の制御を指
示するキャラクタとの２種類である。なお、従来は送信
するキャラクタのみを書き込んでいる。

【００２２】また、マークキャラクタは、通信用ＬＳＩ
３の固有のものを予め通信用ファームウェア１を通じて
通信用ＬＳＩ３中の図示しないメモリに登録する。この
場合、通信手順で送信に使用されない非透過（非トラン
スペアレント）モードでの最上位ビットがオン（ＯＮ）
のキャラクタなどを登録する。

【００２３】次に、キャラクタ単位で電文を送信する概
略動作（１）（２）について説明する。 （１）通信用ファームウェア１が通信回線に送信する全
てのキャラクタをＦＩＦＯバッファメモリ４に書き込ん
だことを認識するためのマークデータを、ＣＰＵ２の制
御を通じて通信用ＬＳＩ３の図示しないメモリから読み
出してＦＩＦＯバッファメモリ４に書き込む。このマー
クデータの書き込みによってＣＰＵ２は、全キャラクタ
がＦＩＦＯバッファメモリ４で書き込み完了となったこ
とを認識し、これ以後は、ＦＩＦＯバッファメモリ４が
空になってもエンプティの割り込みは実行しない。

【００２４】（２）通信用ＬＳＩ３は、マークキャラク
タが通信回線に送信完了した後（好適には送信完了した
時点）に、送信要求（ＲＳ）信号をオフとして通信用フ
ァームウェア１及びＣＰＵ２での送信モードを解除す
る。

【００２５】なお、受信時は、通信用ファームウェア
１，ＣＰＵ２及び通信用ＬＳＩ３を通じて、図２に参考
用として示したシーケンスによって通信回線から受信し
たデータをアプリケーションに渡すようにしている。

【００２６】以下、このキャラクタ単位で電文を送信す
る動作を詳細に説明する。図３は動作を説明するための
ＦＩＦＯバッファメモリ４の格納状態を示す図である。
図１から図３において、まず、通信用ファームウェア１
は、実際に通信回線に送信される可能性がないマークキ
ャラクタを予め通信用ＬＳＩ３に図示しないメモリに登
録する。ここでは、そのマークキャラクタを「ｘ８１」
とする。このマークキャラクタは、正常かつ容易に通知
されない非透過（非トランスペアレント）モードでの最
上位ビットがオン（ＯＮ）のキャラクタなどである。こ
の通信用ＬＳＩ３に対する登録は、通信用ファームウェ
ア１を通じて上位ホスト装置（ホストコンピュータ）か
ら書き込んだり、保守装置（例えば、小型汎用コンピュ
ータ）を、例えば、ＣＰＵ２にＲＳ−２３２Ｃインター
フェース（Ｉ／Ｆ）などを接続して書き込むようにすれ
ば良い。

【００２７】次に、通信用ファームウェア１は、ＣＰＵ
２の制御を通じて実際に通信回線に送信する全キャラク
タ（伝送キャラクタ）を書き込んだ後のエンプティ割り
込みでＦＩＦＯバッファメモリ４にマークキャラクタ
「ｘ８１」を書き込む。ここでのＦＩＦＯバッファメモ
リ４の記憶領域を四つとする。

【００２８】また、制御コード（マークキャラクタ）を
含まない実際に送信するテキスト（伝送データ）が、キ
ャラクタ「……ＡＢＣＤＥ」である。

【００２９】ここでは、図３（ａ）において、ＦＩＦＯ
バッファメモリ４において右から左への送出順序する。
そして、図３（ｂ）において、ＦＩＦＯバッファメモリ
４からの伝送キャラクタ「Ａ」をＣＰＵ２の制御及び通
信用ＬＳＩ３での、例えば、Ｖ２．４インターフェース
（適宜、インターフェースをＩ／Ｆと略称する）を通じ
て、このＶ２．４インターフェースの通信信号線から通
信回線に送出する。ここでＦＩＦＯバッファメモリ４で
の１キャラクタ分の記憶領域が空きとなり、通信用ファ
ームウェア１及びＣＰＵ２の制御を通じてエンプティ割
り込みを行う。

【００３０】次に、図３（ｃ）において、エンプティ割
り込みを受けた通信用ファームウェア１がＣＰＵ２の制
御を通じて伝送キャラクタ「Ｅ」をＦＩＦＯバッファメ
モリ４に書き込む。また、図３（ｄ）において、伝送キ
ャラクタ「Ｂ」をＣＰＵ２の制御及び通信用ＬＳＩ３で
のＶ２．４インターフェースを通じて、その通信信号線
から通信回線に送信する。ここでＦＩＦＯバッファメモ
リ４での１キャラクタ分の記憶領域が空きとなり、通信
用ファームウェア１及びＣＰＵ２の制御を通じてエンプ
ティ割り込みを行う。

【００３１】更に、図３（ｅ）において、エンプティ割
り込みを受けた通信用ファームウェア１は、ＣＰＵ２の
制御を通じてＦＩＦＯバッファメモリ４に対し、全キャ
ラクタを書き込んだため、次に、マークキャラクタ「ｘ
８１」をＦＩＦＯバッファメモリ４に書き込む。図３
（ｆ）において、キャラクタ「Ｃ」を送信し、１キャラ
クタ分の記憶領域が空きとなったが、すでにマークキャ
ラクタ「ｘ８１」が書き込まれているため、エンプティ
割り込みは行わない。

【００３２】更に、図３（ｇ）において、マークキャラ
クタ「Ｃ」を送信し、１キャラクタ分の記憶領域が空き
となっているが、すでにマークキャラクタ「ｘ８１」が
書き込まれているため、エンプティ割り込みは行わな
い。図３（ｈ）において、伝送キャラクタ「Ｅ」を送信
し、１キャラクタ分の記憶領域が空きとなったが、すで
にマークキャラクタ「ｘ８１」が書き込まれているた
め、エンプティ割り込みは行わない。更に、図３（ｉ）
では、マークキャラクタ「ｘ８１」をＣＰＵ２の制御を
通じて通信用ＬＳＩ３が検出したため、送信完了として
通信用ＬＳＩ３でのＶ２．４インターフェースにおける
通信信号線（送信要求（ＲＳ）信号）をオフ（ＯＦＦ）
にする。

【００３３】このようして、ＦＩＦＯバッファメモリ４
に対する意味のないエンプティ割り込みがなくなり、図
示しない他のファームウェアにＣＰＵ２での処理制御を
渡すことが出来るようになる。したがって、ＣＰＵ２
が、より多様な制御を実行できるようになって、その高
い効率的な処理が可能になる。また、通信用ＬＳＩ３か
ら通信回線にキャラクタを確実に送信して不要なキャラ
クタの送信が行われることなく、通信信号線に対する高
い効率での制御が可能になる。

【００３４】

【発明の効果】以上の説明から明らかなように、本発明
のキャラクタ単位で電文を送信するデータ通信方法及び
その装置によれば、先入れ先だしメモリに伝送キャラク
タと通信インターフェースに対する送信完了を指示制御
するためのマークキャラクタとが書き込まれ、このマー
クキャラクタを認識した後に、マークキャラクタの前
（直前）の伝送キャラクタを通信回線に送出し、この後
に通信インターフェースにおける送信要求（送信信号
線）をオフとしている。

【００３５】この結果、先入れ先だしメモリに空き領域
が生じてもエンプティのハード割り込みを実行しなくな
り、先入れ先だしメモリに対する意味のないエンプティ
割り込みがなくなって、他のファームウェアにＣＰＵ処
理制御を渡し、より多様な制御処理が実行されて、その
高い効率的な処理が可能になるとともに、通信回線への
キャラクタを確実に送信して不要なキャラクタの送信が
行われることなく、通信回線に対する高い効率的な制御
が可能になるという効果を有する。

【図面の簡単な説明】

【図１】図１は本発明のキャラクタ単位で電文を送信す
るデータ通信方法及びその装置の実施形態における構成
を示すブロック図である。

【図２】実施形態の動作のシーケンス図である。

【図３】実施形態にあって動作を説明するためのＦＩＦ
Ｏバッファメモリの格納状態を示す図である。

【符号の説明】

１ 通信用ファームウェア ２ ＣＰＵ ３ 通信用ＬＳＩ ４ ＦＩＦＯバッファメモリ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 先入れ先だしメモリにキャラクタ単位で
   送信データを書き込み通信インターフェースを通じて通
   信回線にキャラクタ単位で電文を送信するデータ通信方
   法において、 先入れ先だしメモリに、伝送するキャラクタと通信イン
   ターフェースに対する送信完了を指示制御するためのマ
   ークキャラクタとを書き込む処理と、 通信インターフェースがマークキャラクタを認識する処
   理と、 この認識によって先入れ先だしメモリに空き領域が生じ
   てもエンプティのハード割り込みを実行せず、マークキ
   ャラクタの前の伝送キャラクタを通信回線に送出した
   後、通信インターフェースにおける送信要求をオフにす
   る処理と、 を有することを特徴とするキャラクタ単位で電文を送信
   するデータ通信方法。
2. 【請求項２】 先入れ先だしメモリにキャラクタ単位で
   送信データを書き込み通信インターフェース回路を通じ
   て通信回線にキャラクタ単位で電文を送信するキャラク
   タ単位電文送信装置において、 前記先入れ先だしメモリに、伝送キャラクタと、通信イ
   ンターフェースに対する送信完了を指示制御するための
   マークキャラクタとを書き込み、このマークキャラクタ
   を認識した後に、マークキャラクタの前の伝送キャラク
   タを通信回線に送出し、この後に通信インターフェース
   における送信要求をオフに設定するキャラクタ送信処理
   手段を備えることを特徴とするキャラクタ単位電文送信
   装置。
3. 【請求項３】 前記キャラクタ送信処理手段が、 アプリケーションでの送信指示を含む制御指示によって
   キャラクタ送信を実行するための処理を行う通信用ファ
   ームウェア処理手段と、 通信回線とインターフェースでの送信要求を含む処理を
   行うとともに、実際に送信する伝送キャラクタの送信完
   了を示す制御指示用のマークキャラクタが予め登録され
   る通信インターフェース処理手段と、 この通信用ファームウェア処理手段におけるマークキャ
   ラクタとともに伝送キャラクタの書き込み及び／読み出
   しを、通信用ファームウェア処理手段又は通信インター
   フェース処理手段を通じて行うＦＩＦＯバッファメモリ
   と、 を備えることを特徴とする請求項２記載のキャラクタ単
   位電文送信装置。
4. 【請求項４】 前記マークキャラクタとして、 送信されない非透過モードでの最上位ビットがオンのキ
   ャラクタを用いることを特徴とする請求項２記載のキャ
   ラクタ単位電文送信装置。
5. 【請求項５】 前記通信インターフェース処理手段が、 Ｖ２．４インターフェース（ＩＴＵ−Ｔ）を含むモデム
   規格のインターフェースを処理することを特徴とする請
   求項３記載のキャラクタ単位電文送信装置。
6. 【請求項６】 前記通信インターフェース処理手段が、 通信用ＬＳＩを含む通信回路素子であり、この通信回路
   素子にＦＩＦＯバッファメモリが組み込まれることを特
   徴とする請求項３記載のキャラクタ単位電文送信装置。
7. 【請求項７】 前記通信用ファームウェア処理手段と通
   信インターフェース処理手段及びＦＩＦＯバッファメモ
   リとの間に、 前記通信用ファームウェア処理手段からのキャラクタ送
   信の制御を実行するＣＰＵを含む制御手段を備えること
   を特徴とする請求項３記載のキャラクタ単位電文送信装
   置。
8. 【請求項８】 前記通信インターフェース処理手段に予
   め登録するマークキャラクタを通信用ファームウェア処
   理手段を通じて登録し、又は、前記通信インターフェー
   ス処理手段に予め登録するマークキャラクタを少なくと
   も前記通信用ファームウェア処理手段に外部装置を接続
   して登録することを特徴とする請求項３記載のキャラク
   タ単位電文送信装置。