JP2834094B2 - 調歩同期式通信装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は調歩同期式通信装置
に関し、特にマイクロコンピュータ間の通信等に用いら
れる調歩同期式通信装置に関する。

【０００２】

【従来の技術】調歩同期式通信（Ｕｎｉｖｅｒｓａｌ
Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａ
ｎｓｍｉｔｔｅｒ：以下ＵＡＲＴ）方式はシリアル通信
方式の１つであり、マイクロコンピュータ間の通信シス
テムに広く用いられ、高速かつ膨大なデータを確実に転
送することが重要になってきている。このため、データ
の欠落（以下フレーミングエラー）や転換（以下パリテ
ィーエラー）等の通信エラーが発生した場合、これを確
実に検出し適切に処理することが重要となる。

【０００３】従来、このようなマイクロコンピュータ間
のシリアル通信における通信エラー処理は、受信側で通
信エラーを検出した場合、通信エラー検出信号を割り込
みコントローラ（以下ＩＮＴＣ）に生成し、ＩＮＴＣか
ら受信側の中央処理装置（以下ＣＰＵ）に通信エラー処
理を要求する。ＣＰＵは通信エラー処理のため、汎用ポ
ート等を経由して、上記通信エラーの発生情報を送信側
に伝達する。送信側では、上記通信エラー発生情報を受
信すると、送信側ＣＰＵは予め設定されたプログラムに
より通信データの再送信などの通信エラー処理を行って
いた。

【０００４】従来の調歩同期式通信装置（ＵＡＲＴ）を
含む従来のマイクロコンピュータ間通信システムをブロ
ックで示す図７を参照すると、この従来のマイクロコン
ピュータ間通信システムは、受信側及び送信側のマイク
ロコンピュータ１，２から成る。

【０００５】受信側マイクロコンピュータ１は、ＣＰＵ
１１と、ＩＮＴＣ１２と、ＵＡＲＴ部１３とを備え、通
信エラー処理に関して、これらＣＰＵ１１とＩＮＴＣ１
２とＵＡＲＴ部１３と受信データ端子Ｔ１１と、ポート
Ｐ１１を使用する。

【０００６】送信側マイクロコンピュータ２は、ＣＰＵ
２１と、ＩＮＴＣ２２と、ＵＡＲＴ部２３とを備え、通
信エラー処理に関して、これらＣＰＵ２１とＩＮＴＣ２
２とＵＡＲＴ部２３と送信データ端子Ｔ２１と、ポート
Ｐ２１を使用する。

【０００７】ＵＲＴ部１３の構成を受信制御機能につい
てブロックで示す図８（Ａ）を参照すると、このＵＲＴ
部１３は、通信データをシフト入力する受信シフトレジ
スタ１３２と、受信シフトレジスタ１３２から受けたデ
ータを一時格納する受信バッファ１３１と、通信データ
のシフト入力や受信バッファへの格納タイミングの制御
を行う受信タイミング制御回路１３３と、受信したデー
タの通信エラーを検出する通信エラー検出回路１３４
と、通信エラーの情報を格納する通信エラーレジスタ１
３５とを備える。

【０００８】ＵＲＴ部２３の構成を送信制御機能につい
てブロックで示す図８（Ｂ）を参照すると、ＣＰＵ２１
が内部バス２５を経由して書込む送信データを保持する
送信バッファ２３１と、送信バッファ２３１の送信デー
タを取り込んでシフト出力する送信シフトレジスタ２３
２と、通信データのシフト出力タイミングや送信バッフ
ァから送信シフトレジスタへの転送タイミングの制御を
行う送信タイミング制御回路２３３とを備える。

【０００９】次に、図７，図８（Ａ），（Ｂ）及びデー
タの受信タイミングをタイムチャートで示す図９を参照
して、従来の調歩同期式通信装置の動作について説明す
ると、まず、受信側のＵＲＴ部１３では、受信シフトレ
ジスタ１３２は、受信データ端子Ｔ１１から入力された
シリアルデータＤＳを受信タイミング制御回路１３３か
ら供給される受信クロックＣＫＲに同期して入力し、受
信シフトクロックＣＳＲに同期してシフトすることによ
りパラレルデータＤＰに変換する。受信シフトレジスタ
１３２は、所定ビット数から成る通信データ（以下１通
信データ）の受信を終了すると受信終了信号ＲＥを発生
し、受信タイミング制御回路１３３に受信終了を伝達す
る。受信終了を検知した受信タイミング制御回路１３３
は受信制御信号群ＲＣによって受信バッファ１３１への
データ転送を許可し、受信バッファ１３１は受信クロッ
クＣＫＲに同期してデータＤＰを格納する。受信バッフ
ァ１３１の格納データＤＰは内部バス１５を経由してＣ
ＰＵ１１によって読み出される。

【００１０】同時に通信エラー検出回路１３４は、受信
データ端子Ｔ１１から入力されたデータＤＳから通信上
のエラーである通信エラーを検出した場合、通信エラー
検出信号ＥＣを発生する。

【００１１】通信エラーの内容は、例えば、通信の過程
でデータの欠落（以下フレーミングエラー）や転換（以
下パリティーエラー）が起きた場合、あるいは、受信側
において、ＣＰＵ１１が受信バッファ１３１の格納デー
タＤＰを読み出す前に次のデータの格納がなされた場合
（以下オーバーランエラー）である。フレーミングエラ
ーやパリティエラーの認識は、予め送信側と受信側とで
通信上のプロトコルを決めておき、受信側ではプロトコ
ルに従った受信データを受信できたか否かによりエラー
の検出を行う。

【００１２】ＵＡＲＴ方式の通信プロトコルでは、通信
データＤＳがない場合の送信データ端子の状態を”１”
にしておき、送信開始時には、送信開始を示す１ビット
の”０”（以下スタートビットＳＴ）、続いて８ビット
分の実データ（以下データビット群０〜７）、データビ
ット群の後に８ビットの実データ中の”１”の数が偶数
個であった場合には”１”、奇数個であった場合には”
０”を示す１ビットのデータ（以下、パリティービット
Ｐ）、さらに通信終了を示す２ビットの”１”（以下ス
トップビットＳＴ）を設定している。

【００１３】例えば、データビット群が”０１１０１０
０１”の８ビットだったとすると、送信側は、スタート
ビットＳＴの”０”、データビット群の”０１１０１０
０１”、パリティービットＰの”１”、ストップビット
ＳＰの”１１”、すなわち、”００１１０１００１１１
１”の１２ビットを１通信データとして送出する。受信
側では、”０１１０１００１”をデータビット群として
受信し、受信データ中の”１”の数を計算し、計算した
パリティビットＰ”１”と受信したパリティビットＰ”
１”が一致すること、さらにその後の２ビットのストッ
プビットＳＰ”１１”を受けて、通信上のエラーが無か
ったと認識する。

【００１４】フレーミングエラーが発生した場合、例え
ばデータビット群の２ビット目が欠落したとすると、受
信データは”００１０１００１１１１”の１１ビットと
なる。受信側では、スタートビットＳＰに続く８ビッ
ト”０１０１００１１”をデータビット群として受け、
続く１ビットをパリティビットＰ、残る”１”をストッ
プビットＳＰとして受信する。ストップビットは２ビッ
トの”１”というプロトコルに反して１ビット分のスト
ップビットしか受信できていないので、フレーミングエ
ラーを検出する。パリティエラーが発生した場合、例え
ば通信データの３ビット目が転換したとすると、受信デ
ータは”００１００１００１１１１”の１２ビットとな
る。受信側では、スタートビットＳＰに続く８ビット”
０１００１００１”をデータビット群として受け、この
データ中の１の数は奇数個なのでパリティビットＰとし
ては”０”を期待するが受信パリティビットＰは”１”
なので、パリティエラーを検出する。

【００１５】通信エラー検出回路１３４は、このように
して通信上で発生するエラーを検出し通信エラー検出信
号ＥＣを生成する。通信エラー検出信号ＥＣはＣＰＵ１
１に伝達され、同時に通信エラーレジスタ１３４に格納
される。ＣＰＵ１１は通信エラーレジスタ１３４に格納
したエラー情報を内部バス１５を経由して読み出す。

【００１６】次に、送信側のＵＲＴ部２３では、まず、
ＣＰＵ２１は内部バス２５を経由して送信バッファ２３
１に送信データを書込む。送信バッファ２３１への書込
みが終了すると、送信タイミング制御回路２３３は、送
信制御信号群１５１により送信バッファ２３１から送信
シフトレジスタ２３２へのデータ転送を許可する。送信
シフトレジスタ２３２に転送されたデータは、送信タイ
ミング制御回路２３３から供給される送信シフトクロッ
クＣＳＴに同期してシフトされることによりシリアルデ
ータＤＳに変換され、送信クロックＣＫＴに同期して送
信データ端子Ｔ２１から出力される。１通信データ分の
送信を終了すると送信終了信号ＴＥを発生し、送信タイ
ミング制御回路２３３に送信終了を伝達する。

【００１７】図９を再度参照すると、ここでは、上記通
信プロトコルにしたがい、受信クロックＣＫＲに同期し
てデータの受信が行われ、１通信データ毎に、スタート
ビットＳＴ、データビット群０〜７、パリティビット
Ｐ、ストップビットＳＰのビット群で受信される場合を
示す。また、ストップビットＳＰの受信が終了すると、
受信終了信号ＲＥがアクティブになる。

【００１８】データの送信タイミングは、図１０におい
て受信クロックＣＫＲが送信クロックＣＫＴとなるほか
は同様である。

【００１９】次に、従来のマイクロコンピュータにおけ
るＵＡＲＴの通信処理をフローチャートで示す図１０を
参照して従来のマイクロコンピュータにおけるＵＡＲＴ
の通信処理について説明すると、ここでは、説明の便宜
上、１データフレーム分を５１２通信データとして通信
を行う場合について説明する。

【００２０】まず、送信側、受信側それぞれで、通信エ
ラー発生時の処理のための諸処理ステップＰ１１，Ｐ２
１の設定を行う。次に、ＵＡＲＴ部２３の送信を許可し
（ステップＰ２２）、受信側ではＵＡＲＴ部１３の受信
を許可（ステップＰ１２）する。次に、送信側では、送
信バッファ２３１へデータを書き込む（ステップＰ２
３）。送信バッファ２３１にデータが書き込まれると、
送信側では、１通信データの送信を実行（ステップＰ２
４）する。この時、受信側では、１通信データの受信動
作と通信エラーの判定を行う（ステップＰ１３）。１通
信データの送受信動作は、スタートビットに始まり、指
定ビット数のデータ，パリティビット，ストップビット
で構成される。

【００２１】次に、１通信データの送受信動作が終了す
ると、受信側のＵＡＲＴ部１３は通信エラーの有無をＩ
ＮＴＣ１２に伝える（ステップＰ１４）。送信側では１
通信データの送信の終了毎に、１データフレーム分の送
信終了の判定処理を行い１データフレーム分の送信終了
するまで、前述の送信動作（ステップＰ２３〜Ｐ２４）
を反復する。受信側も同様に、１データフレーム分の受
信が終了するまで前述の受信動作（ステップＰ１３）を
行う。受信側のＩＮＴＣ１２は、受信中、ＵＡＲＴ部１
３から通信エラー検出信号ＥＣにより通信エラーの有無
を受け（ステップＰ１４）、通信エラーが検出された場
合、通信エラー割り込み処理をＣＰＵ１１に要求する
（ステップＰ１５）。通信エラー割り込み要求をうけ
て、ＣＰＵ１１では、予め設定（ステップＰ１１）され
たエラー検出時の処理、すなわち、通信エラーが検出さ
れたことを所定の汎用ポートに伝える（ステップＰ１
６）。受信側の汎用ポートＰ１１と接続された送信側の
汎用ポートＰ２１を経由して通信エラー検出情報ＥＣＩ
（ステップＰ２５）を送信側のＩＮＴＣ２２に伝える
（ステップＰ２６）。ＩＮＴＣ２２では再送信割り込み
処理をＣＰＵ２１に要求する。これらの処理（ステップ
Ｐ１４〜Ｐ１６，Ｐ２５〜Ｐ２７）は、ＵＡＲＴ部１
３，２３で行う送受信と並行して行われる。送信側で
は、１データフレーム分の送信が終了すると、このデー
タフレームに関して、通信エラーの有無を判断する。通
信エラーが検出された場合、すなわち、再送信割り込み
要求がＣＰＵに伝達されていた場合（ステップＰ２７）
には、通信エラーが検出された１データフレームの再送
信を行う（ステップＰ２８）。

【００２２】以上のように、従来のＵＡＲＴでは、通信
エラー処理にＣＰＵの介在によるソフトウェア対応を必
要とし、ＣＰＵの負担となっていた。またエラー発生時
に１通信データ毎の再送信を行うなどのエラー処理対応
が難しく、１データフレームを全て再送する必要があ
り、非効率であった。

【００２３】

【発明が解決しようとする課題】上述した従来の調歩同
期式通信装置は、通信エラーの処理にＣＰＵの介在を必
要としていたため通信エラー処理がＣＰＵの大きな負担
となり、性能の大幅な低下要因となるという欠点があっ
た。

【００２４】また、エラー発生時に１通信データ毎に再
送信を行うなどのエラー処理対応が困難であるため、１
データフレーム毎にエラー処理を行っていたので、エラ
ー処理が非効率であるという欠点があった。

【００２５】さらに、予め通信エラー発生時の処理をユ
ーザーがソフトウェアで設定し、実行するしかなかった
ので、通信エラー検出・処理のためのソフトウェア処理
の諸設定が増大し、ユーザーの負担になるという欠点が
あった。

【００２６】本発明の目的は、通信エラー検出時の処理
におけるＣＰＵの介在を不要としてＣＰＵの負担を軽減
し、１通信データ毎のエラー処理を実現することにより
エラー発生時の処理の効率向上を図るとともに、ソフト
ウェア処理のための諸設定を低減してユーザーの負担を
軽減できる調歩同期式通信装置を提供することにある。

【００２７】

【課題を解決するための手段】本発明の調歩同期式通信
装置は、受信制御手段が、受信したシリアル通信データ
を受信クロックに同期してシフト入力し受信データを生
成する受信シフトレジスタと、前記受信シフトレジスタ
から供給を受けた前記受信データを一時格納する受信バ
ッファと、前記受信クロックの発生と前記シリアル通信
データのシフト入力と前記受信データの格納タイミング
の制御を行う受信タイミング制御回路と、前記受信デー
タの通信エラーを検出し通信エラー情報を出力する通信
エラー検出回路と、前記通信エラー情報を格納する通信
エラーレジスタとを備え、送信制御手段が、送信データ
を保持する送信バッファと、前記送信バッファから出力
される前記送信データを取込み送信クロックと同期して
シフト出力してシリアル通信データを出力する送信シフ
トレジスタと、前記送信クロックの発生と前記シリアル
通信データのシフト出力タイミングと前記送信データの
前記送信シフトレジスタへの転送タイミングの制御を行
う送信タイミング制御回路とを備え、前記受信制御手段
を含む第１のマイクロコンピュータと前記送信制御手段
を含む第２のマイクロコンピュータとの間で調歩同期式
のシリアル通信を行う調歩同期式通信装置において、前
記受信制御手段が、第１の制御信号の供給に応答して前
記シリアル通信データの入力と前記通信エラー情報の出
力とを切替る第１の入出力制御回路と、前記通信エラー
検出回路の出力する前記通信エラー情報を前記受信クロ
ックに同期して前記第１の入出力制御回路に伝達するエ
ラー情報送信シフトレジスタとを備え、前記送信制御手
段が、第２の制御信号の供給に応答して前記シリアル通
信データの出力と前記通信エラー情報の入力とを切替る
第２の入出力制御回路と、前記第２の入出力制御回路か
ら入力した前記通信エラー情報を前記送信クロックに同
期して取込み前記送信データの再送信を要求する再送信
要求信号を前記送信タイミング回路に伝達するエラー情
報受信シフトレジスタとを備えて構成されている。

【００２８】

【発明の実施の形態】次に、本発明の実施の形態の調歩
同期式通信装置を特徴づける受信側及び送信側の各々の
ＵＡＲＴ部１３Ａ，２３Ｂを図８と共通の構成要素には
共通の参照文字／数字を付して同様にブロックで示す図
１（Ａ），（Ｂ）を参照すると、この図に示す本実施の
形態のＵＡＲＴ部１３Ａは、従来と共通の受信シフトレ
ジスタ１３２と、受信バッファ１３１と、受信タイミン
グ制御回路１３３と、通信エラー検出回路１３４と、通
信エラーレジスタ１３４とに加えて、受信データ端子Ｔ
１１の入出力制御回路１３７と、通信エラー検出回路１
３４から通信エラー検出信号ＥＣを取り込み受信クロッ
クＣＫＲに同期して入出力制御回路１３７に伝達するエ
ラー情報送信シフトレジスタ１３６とを備える。

【００２９】入出力制御回路１３７は、受信シフトレジ
スタ１３２から入力される受信終了信号ＲＥを入出力切
替信号として受信中は受信データ端子Ｔ１１から通信デ
ータを入力し、受信後はエラー情報送信シフトレジスタ
１３６から出力されるエラー情報信号ＥＩを受信データ
端子Ｔ１１に出力するように切替を行う。

【００３０】図１（Ｂ）を参照すると、この図に示す本
実施の形態のＵＡＲＴ部２３Ａは、従来と共通の送信バ
ッファ２３１と、送信シフトレジスタ２３２と、送信タ
イミング制御回路２３３とに加えて、送信データ端子Ｔ
２１の入出力制御回路１３７と、送信データ端子Ｔ２１
から入力されるエラー情報信号ＥＩを入出力制御回路１
３７を介し送信クロックＣＫＴに同期して取り込み再送
信要求信号ＲＴを送信タイミング制御回路２３３に伝え
るエラー情報受信シフトレジスタ２３６とを備える。

【００３１】入出力制御回路１３７は、送信シフトレジ
スタ２３２から出力される送信終了信号ＴＥを入出力切
替信号として、送信中は送信シフトレジスタ２３２から
の送信データを送信データ端子Ｔ２１に出力し、送信後
には送信データ端子Ｔ２１から入力されるエラー情報Ｅ
Ｉを取り込みエラー情報受信シフトレジスタ２３６に伝
えるように切替を行う。

【００３２】次に、図１（Ａ），（Ｂ）及びデータの受
信／送信タイミングをタイムチャートで示す図２を参照
して本実施の形態の動作について説明すると、本実施の
形態では、説明の便宜上、従来の通信プロトコルと共通
の受信／送信各クロックＣＫＲ／ＣＫＴに同期してスタ
ートビットＳＴ、データビット群０〜７、パリティービ
ットＰ、ストップビットＳＰを受信／送信するものと
し、さらにストップビットＳＰの後にエラー情報ビット
ＥＩを送信／受信する。通信エラーが発生すると、受信
側のＵＲＴ部１３Ａでは、１通信データ毎にストップビ
ットＳＰの受信終了後、受信終了信号ＲＥに同期して受
信データ端子Ｔ１１からエラー情報ＥＩを出力する。送
信側のＵＡＲＴ部２３Ａは、ストップビットＳＰの送信
終了後、送信終了信号ＴＥに同期して送信データ端子Ｔ
２１からエラー情報ＥＩを取り込み、このエラー情報Ｅ
Ｉからエラー発生を検出すると再送信を実行する。

【００３３】本実施の形態の動作の詳細について説明す
ると、まず、通常時の受信時には、受信側のＵＲＴ部１
３Ａでは、受信シフトレジスタ１３２の出力する受信終
了信号ＲＥがインアクティブであり、入出力制御回路１
３７は受信データ端子Ｔ１１を入力状態に切替え、従来
と同様にデータ端子Ｔ１１から入力した受信シリアルデ
ータＤＳを受信シフトレジスタ１３２に供給する。受信
シフトレジスタ１３２は、供給されたシリアルデータＤ
Ｓを受信クロックＣＫＲに同期して入力し、受信シフト
クロックＣＳＲに同期してパラレルデータＤＰに変換す
る。このとき、まず、スタートビットＳＴ、続いて、８
ビットのデータビット群０〜７、パリティビットＰ、ス
トップビットＳＰが入力される。ストップビットＳＰが
受信されると受信終了信号ＲＥがアクティブになり、入
出力制御回路１３７は受信データ端子Ｔ１１を出力状態
に切替え、１ビットのエラー情報ＥＩを出力する。エラ
ー情報ＥＩの出力が終了すると、入出力制御回路１３７
は受信データ端子Ｔ１１を入力状態に復帰させ、通常の
受信動作を行う。

【００３４】入出力制御回路１３７の切替タイミングを
タイムチャートで示す図３（Ａ）を併せて参照すると、
通常の受信は、受信データ端子Ｔ１１からのストップビ
ットＳＰ受信により終了する。すなわち、受信データ端
子Ｔ１１からストップビットＳＰが入力され、受信シフ
トクロックＣＳＲの立ち上がり、すなわちｔＡのタイミ
ングで受信シフトレジスタ１３２にシフト入力されると
受信が終了する。ここで、受信したシリアルデータＤＳ
中に通信エラーを検出した場合、この通信エラーは通信
エラー検出信号ＥＣの立ち上がり、すなわちｔＢのタイ
ミングでアクティブとなり、エラー情報ＥＩとしてエラ
ー情報送信シフトレジスタ１３５に取り込まれる。受信
シフトレジスタ１３２は、ｔＣのタイミングで受信終了
信号ＲＥをアクティブ化し、入出力制御回路１３７は受
信終了信号ＲＥのアクティブ化に応答して受信データ端
子Ｔ１１を出力状態に切替え、エラー情報ＥＩを受信デ
ータ端子Ｔ１１から出力する。エラー情報出力後、ｔＥ
のタイミングで受信終了信号ＲＥをインアクティブ化
し、入出力制御回路１３７は受信終了信号ＲＥのインア
クティブ化に応答して受信データ端子Ｔ１１を入力状態
に切替え、通常の受信動作を行う。

【００３５】次に、送信側のＵＡＲＴ２３Ａの入出力制
御回路２３７の切替タイミングをタイムチャートで示す
図３（Ｂ）を併せて参照してＵＡＲＴ２３Ａの動作につ
いて説明すると、通常の送信は、送信データ端子Ｔ２１
からのストップビットＳＰ出力により終了する。すなわ
ち、ｔＦのタイミングで、送信シフトレジスタ２３２の
データをシフト出力する。次にｔＧのタイミングで送信
終了信号ＴＥがアクティブになり、送信終了信号ＴＥの
アクティブ化に応答して入出力制御回路２３７は送信デ
ータ端子２１を入力状態に切替える。送信データ端子Ｔ
２１から入力されるエラー情報ＥＩは、次の送信シフト
クロックＣＳＴに同期、すなわちｔＨのタイミングでエ
ラー情報受信シフトレジスタ２３６に取り込まれる。エ
ラー情報ＥＩ受信後、ｔＩのタイミングで、送信終了信
号ＴＥをインアクティブ化し、入出力制御回路２３７は
送信終了信号ＴＥのアクティブ化に応答して送信データ
端子Ｔ２１を出力状態に切替え、通常の送信動作を行
う。

【００３６】上述したように、受信側ＵＡＲＴ１３Ａで
は、エラーを検出した場合通信エラー検出信号ＥＣがア
クティブとなり、通信エラー情報ＥＩとしてエラー情報
送信シフトレジスタ１３５に格納する。１通信データの
終了毎にこのエラー情報ＥＩを受信データ端子Ｔ１１か
ら出力する。送信側のＵＡＲＴ２３Ａでは、１通信デー
タの終了毎にエラー情報ＥＩを送信データ端子Ｔ２１を
経由してエラー情報受信シフトレジスタ２３６に取込
む。エラー情報受信シフトレジスタ２３６に格納された
エラー情報ＥＩは、再送信要求信号ＲＴとして送信タイ
ミング制御回路２３３に伝えられる。再送信要求信号Ｒ
Ｔがアクティブ化された場合、送信タイミング制御回路
２３３は再送信処理の実行、すなわち、送信バッファ２
３１のデータを送信シフトレジスタ２３２へ転送し、同
一データを再度送信する。従来の技術において説明した
ように通信エラーの種類は複数あるが、ここではエラー
の種類は問題とならない。

【００３７】以上の本実施の形態のＵＡＲＴ部１３Ａ，
２３Ａを備える複数のマイクロコンピュータ間のシリア
ル通信動作について説明すると、まず、送信側ではＵＡ
ＲＴ部２３Ａの送信を許可し、受信側ではＵＡＲＴ部１
３Ａの受信を許可する。次に、ＵＡＲＴ部２３Ａでは、
送信バッファ２３１へ送信データを書き込む。送信バッ
ファ２３１に送信データが書き込まれると、ＵＡＲＴ部
２３Ａは、１通信データ分の送信を実行する。この時、
受信側のＵＡＲＴ部１３Ａでは、１通信データ分の受信
動作と通信エラーの検出を行う。１通信データの送受信
動作は、スタートビットＳＴに始まり、指定ビット数の
データビット群、パリティビットＰ、ストップビットＳ
Ｐで構成され、従来技術の動作となんら変りはない。

【００３８】次に、１通信データ分の送受信動作が終了
すると、受信側のＵＡＲＴ部１３Ａでは受信データ端子
Ｔ１１を出力状態に切替え、通信エラーの有無を示すエ
ラー情報ＥＩを受信データ端子Ｔ１１を経由して送信す
る。送信側のＵＡＲＴ部２３Ａは、１通信データ分の送
信の終了後、送信データ端子Ｔ２１を入力状態に切替
え、送信データ端子Ｔ２１を経由してエラー情報ＥＩを
受信する。ＵＡＲＴ部２３Ａは受信したエラー情報ＥＩ
の判定を行う。エラー情報が”０”、すなわち通信が正
常に行われたことを示している場合には、次の１通信デ
ータの送信動作を開始する。エラー情報が”１”、すな
わち通信エラーが発生したことを示している場合には、
タイミング制御回路に再送信を要求し、通信エラーが発
生したデータを再度送信する。このようにして、送受信
は、例えば、５１２通信データを１ブロックとした所望
のデータフレーム分の送受信が終了するまでデータの送
受信を連続して行う。

【００３９】このように、本実施の形態では、ＵＡＲＴ
部自体に通信エラー処理機能を持たせたことにより、マ
イクロコンピュータ間の通信エラー発生時の処理におい
て、通信エラー処理に関するＣＰＵの介在を不要とし、
ユーザーはエラー処理を意識することなく通信を実行で
きる。

【００４０】また、従来のＵＡＲＴ部を用いたマイクロ
コンピュータ間通信では、１データフレーム毎に通信エ
ラー発生の有無を確認し、エラー発生時には１データフ
レーム毎に再送信するような必要があったが、本発明で
は、１通信データ毎に再送信が可能なため、再送するデ
ータ数が大幅に削減できる。一例として、１データフレ
ームを５１２通信データ、ボーレートを２４００ｂｐｓ
とし、１２個の通信データを送受信中に１つの通信エラ
ーが発生するものとすると、従来の処理における再送時
間は１．７０６秒であったのが、本実施の形態の処理で
は０．００６秒に削減され、すなわち９９．６％の短縮
を図ることができる。

【００４１】さらに、通信エラー処理をハードウェアで
実現することにより、通信上のエラー処理を自動的に行
うことができ、通信エラー検出時の処理のためのソフト
ウェア諸設定を一切無くすことが可能となる。

【００４２】次に、本発明の第２の実施の形態の受信側
ＵＡＲＴ部１３Ｂ及び送信側ＵＡＲＴ部２３Ｂを図１と
共通の構成要素には共通の文字／数字を用いてブロック
で示す図４（Ａ），（Ｂ）を参照すると、この図に示す
本実施の形態の第１の実施の形態との相違点は、受信側
ＵＡＲＴ部１３Ｂが複数の通信エラーの内容を２ビット
の通信エラー情報ＥＩにエンコードするエラー情報エン
コード回路１３８と、これに関連して２ビットに拡張し
たエラー情報送信シフトレジスタ１３６Ａとを備え、送
信側ＵＡＲＴ部２３Ｂが２ビットの通信エラー情報ＥＩ
を格納するため２ビットに拡張したエラー情報受信シフ
トレジスタ２３６Ａと通信エラー情報をデコードするエ
ラー情報デコード回路２３８とを備え、第１の実施の形
態ではエラー情報としてエラーの有無を示す１ビットの
エラー情報を伝達していたのに対して、本実施の形態で
はエラー内容を示す２ビットのエラー情報を伝達するこ
とである。

【００４３】エラー情報エンコード回路１３８は、従来
の技術において説明したような通信上の複数のエラー内
容をエンコードする機能を有する。ここではエラーの種
類は問題としないので、説明の便宜上、３つの通信エラ
ー、ＥＲＲ０，ＥＲＲ１，ＥＲＲ２を検出する場合のエ
ラー内容とエラー情報データとの組み合わせ例を表１に
示す。

【００４４】

【表１】

【００４５】本実施の形態のデータの受信／送信タイミ
ングをタイムチャートで示す図５を併せて参照すると、
本実施の形態のエラー情報の受信側ＵＡＲＴ１３Ｂの送
信タイミングは、ストップビットＳＰの受信信終了後、
受信終了信号ＲＥに同期して受信データ端子Ｔ１１から
表１組み合わせにしたがった２ビットのエラー情報ＥＩ
１，ＥＩ２を出力する。

【００４６】受信側ＵＡＲＴ１３Ｂの入出力制御回路１
３７の切替タイミングをタイムチャートで示す図６
（Ａ）を併せて参照して第１の実施の形態との相違点に
ついて動作を説明すると、ｔＣのタイミングで受信終了
信号ＲＥをアクティブ化し、受信終了信号ＲＥのアクテ
ィブ化に応答して受信データ端子Ｔ１１を出力状態に切
替えると、エラー情報ＥＩ１，ＥＩ２の順序でを受信デ
ータ端子Ｔ１１から出力する。エラー情報ＥＩ２の出力
後、ｔＥのタイミングで受信終了信号ＲＥをインアクテ
ィブ化し、入出力制御回路１３７は受信終了信号ＲＥの
インアクティブ化に応答して受信データ端子Ｔ１１を入
力状態に切替え、通常の受信動作を行う。

【００４７】次に、送信側のＵＡＲＴ２３Ｂの入出力制
御回路２３７の切替タイミングをタイムチャートで示す
図６（Ｂ）を併せて参照して第１の実施の形態との相違
点について動作を説明すると、ｔＧのタイミングで送信
終了信号ＴＥがアクティブ化し、送信データ端子２１を
入力状態に切替える。送信データ端子Ｔ２１から入力さ
れるエラー情報ＥＩ１，ＥＩ２は、ｔＨのタイミングで
エラー情報受信シフトレジスタ２３６Ａに取り込まれ、
ｔＩのタイミングで、送信終了信号ＴＥをインアクティ
ブ化し、入出力制御回路２３７は送信終了信号ＴＥのイ
ンアクティブ化に応答して送信データ端子Ｔ２１を出力
状態に切替え、通常の送信動作を行う。

【００４８】本実施の形態では、エラー内容が３種類の
場合について示したが、この方法がエラー内容の種類数
に依存しないことは云うまでもない。

【００４９】このように、本実施例では、種類の異なる
複数の通信エラーに対応することができる。第１の実施
の形態の場合に加えて、エラーの内容をも伝達すること
ができ、予め決めておけば、エラーの内容によってエラ
ー発生対応の処理方法を変えることもできる。

【００５０】

【発明の効果】以上説明したように、本発明の調歩同期
式通信装置は、受信ＵＡＲＴ部が、受信終了信号の供給
に応答してシリアル通信データの入力と通信エラー情報
の出力とを切替る第１の入出力制御回路と、上記通信エ
ラー情報を受信クロックに同期して上記第１の入出力制
御回路に伝達するエラー情報送信シフトレジスタとを備
え、送信ＵＡＲＴ部が、送信終了信号の供給に応答して
シリアル通信データの出力と上記通信エラー情報の入力
とを切替る第２の入出力制御回路と、入力した上記通信
エラー情報を送信クロックに同期して取込み再送信要求
信号を送信タイミング回路に伝達するエラー情報受信シ
フトレジスタとを備え、ＵＡＲＴ部自体に通信エラー処
理機能を持たせることにより、マイクロコンピュータ間
のシリアル通信における通信エラー発生時の処理を、Ｃ
ＰＵに負担をかけずに行えるという効果がある。

【００５１】また、１通信データ毎にハードウェアでエ
ラー処理を行うことにより、通信エラー発生時の再送デ
ータ数を大幅に削減できることにより、通信エラー発生
時の処理の効率を大幅に向上できるという効果がある。

【００５２】さらに、通信エラー処理をハードウェアで
実行することによりＣＰＵによるソフトウェア処理のた
めの諸設定を低減でき、ユーザーの負担を軽くすること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の調歩同期式通信装置の第１の実施の形
態を示すブロック図である。

【図２】本実施の形態の調歩同期式通信装置におけるデ
ータの受信／送信タイミングを示すタイムチャートであ
る。

【図３】本実施の形態の調歩同期式通信装置における受
信側及び送信側の各々のＵＡＲＴ部の入出力制御回路の
切替タイミングをを示すタイムチャートである。

【図４】本発明の調歩同期式通信装置の第２の実施の形
態を示すブロック図である。

【図５】本実施の形態の調歩同期式通信装置におけるデ
ータの受信／送信タイミングを示すタイムチャートであ
る。

【図６】本実施の形態の調歩同期式通信装置における受
信側及び送信側の各々のＵＡＲＴ部の入出力制御回路の
切替タイミングをを示すタイムチャートである。

【図７】調歩同期式のマイクロコンピュータ間通信シス
テムの一例を示すブロック図である。

【図８】従来の調歩同期式通信装置の一例を示すブロッ
ク図である。

【図９】従来の調歩同期式通信装置におけるデータの受
信／送信タイミングを示すタイムチャートである。

【図１０】従来の調歩同期式通信装置における通信エラ
ー処理の一例を示すフローチャートである。

【符号の説明】

１ 受信側マイクロコンピュータ ２ 送信側マイクロコンピュータ １１，２１ ＣＰＵ １２，２２ ＩＮＴＣ １３，２３，１３Ａ，２３Ａ，１３Ｂ，２３Ｂ ＵＡ
ＲＴ部 １５ 内部バス １３１ 受信バッファ １３２ 受信シフトレジスタ １３３ 受信タイミング制御回路 １２４ 通信エラー検出回路 １３５ 通信エラーレジスタ １３６，１３６Ａ エラー情報送信シフトレジスタ １３７，２３７ 入出力制御回路 １３８ エラー情報エンコード回路 ２３１ 送信バッファ ２３２ 送信シフトレジスタ ２３３ 送信タイミング制御回路 ２３６，２３６Ａ エラー情報受信シフトレジスタ ２３８ エラー情報デコード回路 Ｔ１１ 受信データ端子 Ｔ２１ 送信データ端子 Ｐ１１ ポート

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 受信制御手段が、受信したシリアル通信
   データを受信クロックに同期してシフト入力し受信デー
   タを生成する受信シフトレジスタと、前記受信シフトレ
   ジスタから供給を受けた前記受信データを一時格納する
   受信バッファと、前記受信クロックの発生と前記シリア
   ル通信データのシフト入力と前記受信データの格納タイ
   ミングの制御を行う受信タイミング制御回路と、前記受
   信データの通信エラーを検出し通信エラー情報を出力す
   る通信エラー検出回路と、前記通信エラー情報を格納す
   る通信エラーレジスタとを備え、送信制御手段が、送信
   データを保持する送信バッファと、前記送信バッファか
   ら出力される前記送信データを取込み送信クロックと同
   期してシフト出力してシリアル通信データを出力する送
   信シフトレジスタと、前記送信クロックの発生と前記シ
   リアル通信データのシフト出力タイミングと前記送信デ
   ータの前記送信シフトレジスタへの転送タイミングの制
   御を行う送信タイミング制御回路とを備え、前記受信制
   御手段を含む第１のマイクロコンピュータと前記送信制
   御手段を含む第２のマイクロコンピュータとの間で調歩
   同期式のシリアル通信を行う調歩同期式通信装置におい
   て、 前記受信制御手段が、第１の制御信号の供給に応答して
   前記シリアル通信データの入力と前記通信エラー情報の
   出力とを切替る第１の入出力制御回路と、 前記通信エラー検出回路の出力する前記通信エラー情報
   を前記受信クロックに同期して前記第１の入出力制御回
   路に伝達するエラー情報送信シフトレジスタとを備え、 前記送信制御手段が、第２の制御信号の供給に応答して
   前記シリアル通信データの出力と前記通信エラー情報の
   入力とを切替る第２の入出力制御回路と、 前記第２の入出力制御回路から入力した前記通信エラー
   情報を前記送信クロックに同期して取込み前記送信デー
   タの再送信を要求する再送信要求信号を前記送信タイミ
   ング回路に伝達するエラー情報受信シフトレジスタとを
   備えることを特徴とする調歩同期式通信装置。
2. 【請求項２】 前記受信制御手段が、複数の種類の前記
   通信エラー情報を予め定めた符号で符号化して符号化通
   信エラー情報を生成するエラー情報エンコード回路をさ
   らに備え、 前記送信制御手段が、前記符号化エラー情報をデコード
   して前記複数の種類の通信エラー情報を出力するエラー
   情報デコード回路をさらに備えることを特徴とする請求
   項１記載の調歩同期式通信装置。
3. 【請求項３】 前記第１の制御信号が、受信した前記シ
   リアル通信データの１フレーム分の最終を示すストップ
   パルスの検出に応答して生成される受信終了信号であ
   り、前記第２の制御信号が、送信した前記シリアル通信
   データの１フレーム分の最終を示すストップパルスの出
   力に応答して生成される送信終了信号であることを特徴
   とする請求項１記載の調歩同期式通信装置。