JPH11219338A - シリアルデータ伝送システム - Google Patents
シリアルデータ伝送システムInfo
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- JPH11219338A JPH11219338A JP10019904A JP1990498A JPH11219338A JP H11219338 A JPH11219338 A JP H11219338A JP 10019904 A JP10019904 A JP 10019904A JP 1990498 A JP1990498 A JP 1990498A JP H11219338 A JPH11219338 A JP H11219338A
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Abstract
(57)【要約】
【課題】処理ビット数が小規模のマイクロコンピュータ
に機器動作を制御するプログラムと通信を制御するプロ
グラムとを共存させた上で、割り込み処理によるメイン
処理の実行効率の低下がを少なく高速データ伝送が可能
でビット誤り率の低いシリアルデータ伝送システムを提
供する。 【解決手段】受信側の信号処理部であるＣＰＵ２１は、
外部割り込みポートＩＮＴへの入力により外部割り込み
処理を行い、受信用シリアルクロックを起動する。その
後、ＣＰＵ２１は、シリアルデータ入力ポートＳＩに入
力されるデータを受信用シリアルクロックの立ち上がり
に同期してサンプリングしてシリアルレジスタ２１９へ
順次格納する。ＣＰＵ２１は、シリアルレジスタ２１９
に該シリアルレジスタ２１９のビット数のデータが入っ
た時に、シリアル割り込み手段によりシリアルレジスタ
２１９のデータを一括して多数決判定手段へ引き渡す。
に機器動作を制御するプログラムと通信を制御するプロ
グラムとを共存させた上で、割り込み処理によるメイン
処理の実行効率の低下がを少なく高速データ伝送が可能
でビット誤り率の低いシリアルデータ伝送システムを提
供する。 【解決手段】受信側の信号処理部であるＣＰＵ２１は、
外部割り込みポートＩＮＴへの入力により外部割り込み
処理を行い、受信用シリアルクロックを起動する。その
後、ＣＰＵ２１は、シリアルデータ入力ポートＳＩに入
力されるデータを受信用シリアルクロックの立ち上がり
に同期してサンプリングしてシリアルレジスタ２１９へ
順次格納する。ＣＰＵ２１は、シリアルレジスタ２１９
に該シリアルレジスタ２１９のビット数のデータが入っ
た時に、シリアル割り込み手段によりシリアルレジスタ
２１９のデータを一括して多数決判定手段へ引き渡す。
Description
【０００１】
【発明の属する技術分野】本発明は、信号線を介して接
続されたデータ伝送装置間でシリアルデータを伝送する
シリアルデータ伝送システムに関するものである。
続されたデータ伝送装置間でシリアルデータを伝送する
シリアルデータ伝送システムに関するものである。
【０００２】
【従来の技術】一般に、安価なデータ伝送装置では、処
理ビット数が小規模（低能力、低速）な１チップマイク
ロコンピュータ（例えば４ビットマイクロコンピュー
タ、８ビットマイクロコンピュータ）をＣＰＵとして用
いることが多く、機器動作を制御するプログラムと通信
を制御するプログラムとは同一の１チップマイクロコン
ピュータ（以下、マイコンと略称する）内で実行され
る。ところで、この種のデータ伝送システムにおいて、
受信側のデータ伝送装置でシリアルデータを受信する方
式としては、一定時間毎にタイマ割り込みを行いデータ
入力ポート（受信ポート）をサンプリングする方式を採
用しているものが多い。
理ビット数が小規模（低能力、低速）な１チップマイク
ロコンピュータ（例えば４ビットマイクロコンピュー
タ、８ビットマイクロコンピュータ）をＣＰＵとして用
いることが多く、機器動作を制御するプログラムと通信
を制御するプログラムとは同一の１チップマイクロコン
ピュータ（以下、マイコンと略称する）内で実行され
る。ところで、この種のデータ伝送システムにおいて、
受信側のデータ伝送装置でシリアルデータを受信する方
式としては、一定時間毎にタイマ割り込みを行いデータ
入力ポート（受信ポート）をサンプリングする方式を採
用しているものが多い。
【０００３】この種のデータ伝送システムとして、図７
に示すように、データ伝送装置１０’とデータ伝送装置
２０’とを２線平衡ケーブルからなる信号線３０を介し
て接続したものがある。図７に示す構成において、デー
タ伝送装置１０’，２０’は、１チップマイコンからな
るＣＰＵ１１’，２１’（信号処理部）と、ＣＰＵ１
１’，２１’のデータ出力ポート１１１，２１１から出
力されるシリアルデータを信号線３０へ出力するバッフ
ァアンプよりなる送信アンプ１２，２２と、信号線３０
から入力されるシリアルデータをＣＰＵ１１’，２１’
のデータ入力ポート１１２，２１２へ出力するバッファ
アンプよりなる受信アンプ１３，２３とを備えている。
なお、ＣＰＵ１１’，２１’は、データ伝送装置１
０’，２０’の動作およびデータ通信を制御するもので
あり、また、データ出力ポート１１１，２１１はシリア
ルデータを送信するための汎用出力ポート、データ入力
ポート１１２，２１２はシリアルデータを受信するため
の汎用入力ポートである。
に示すように、データ伝送装置１０’とデータ伝送装置
２０’とを２線平衡ケーブルからなる信号線３０を介し
て接続したものがある。図７に示す構成において、デー
タ伝送装置１０’，２０’は、１チップマイコンからな
るＣＰＵ１１’，２１’（信号処理部）と、ＣＰＵ１
１’，２１’のデータ出力ポート１１１，２１１から出
力されるシリアルデータを信号線３０へ出力するバッフ
ァアンプよりなる送信アンプ１２，２２と、信号線３０
から入力されるシリアルデータをＣＰＵ１１’，２１’
のデータ入力ポート１１２，２１２へ出力するバッファ
アンプよりなる受信アンプ１３，２３とを備えている。
なお、ＣＰＵ１１’，２１’は、データ伝送装置１
０’，２０’の動作およびデータ通信を制御するもので
あり、また、データ出力ポート１１１，２１１はシリア
ルデータを送信するための汎用出力ポート、データ入力
ポート１１２，２１２はシリアルデータを受信するため
の汎用入力ポートである。
【０００４】次に、上記データ伝送装置１０’からデー
タ伝送装置２０’へシリアルデータを伝送する場合のデ
ータ伝送装置２０’の動作について図８を参照して説明
する。図８（ａ）はデータ入力ポート２１２に入力され
るデータを示し、Ｄ１，Ｄ２，Ｄ３，・・・はそれぞれ
１ビットでありシリアルに入力される。データ伝送装置
２０’のＣＰＵ２１’は、タイマ割り込み処理でデータ
入力ポート２１２を所定のタイミングでサンプリングす
るが、ビット誤り率を低減するためにデータの１ビット
を複数回サンプリングする多値サンプリングを行ってい
る。このような多値サンプリングを行う場合には、デー
タレートと同じ第１の周期Ｔ1 （図８（ｂ）参照）の第
１のタイマと、データレートよりも速い第２の周期Ｔ2
（図８（ｂ）参照）の第２のタイマとを使用し、図８
（ｂ）に示すように、プログラムのメイン処理中にデー
タ１ビットに対して奇数回（３回）のタイマ割り込み処
理を行うことにより、データ１ビットを奇数回だけサン
プリングし（図８中の上向きの矢印はサンプリングのタ
イミングを示す）、奇数個のサンプリング値を多数決判
定することによりビットを抽出する方式を採用している
ものが多い。
タ伝送装置２０’へシリアルデータを伝送する場合のデ
ータ伝送装置２０’の動作について図８を参照して説明
する。図８（ａ）はデータ入力ポート２１２に入力され
るデータを示し、Ｄ１，Ｄ２，Ｄ３，・・・はそれぞれ
１ビットでありシリアルに入力される。データ伝送装置
２０’のＣＰＵ２１’は、タイマ割り込み処理でデータ
入力ポート２１２を所定のタイミングでサンプリングす
るが、ビット誤り率を低減するためにデータの１ビット
を複数回サンプリングする多値サンプリングを行ってい
る。このような多値サンプリングを行う場合には、デー
タレートと同じ第１の周期Ｔ1 （図８（ｂ）参照）の第
１のタイマと、データレートよりも速い第２の周期Ｔ2
（図８（ｂ）参照）の第２のタイマとを使用し、図８
（ｂ）に示すように、プログラムのメイン処理中にデー
タ１ビットに対して奇数回（３回）のタイマ割り込み処
理を行うことにより、データ１ビットを奇数回だけサン
プリングし（図８中の上向きの矢印はサンプリングのタ
イミングを示す）、奇数個のサンプリング値を多数決判
定することによりビットを抽出する方式を採用している
ものが多い。
【０００５】ところで、データ伝送装置２０’のＣＰＵ
２１’のプログラムでは、上述のタイマ割り込み処理が
ない場合には、一定時間毎に一周するメイン処理ループ
（メインルーチン）で、図９に示すように、メイン処理
１（Ｓ４１）、メイン処理２（Ｓ４２）、メイン処理３
（Ｓ４３）、・・・、メイン処理Ｎ（Ｓ４６）、送信処
理（Ｓ４７）、受信処理（Ｓ４８）を実行する。なお、
データ伝送システムとして、例えば、家人が屋内で来訪
者を確認でき且つ家人と来訪者との間で通話ができるド
アホンシステムを構成するような場合、メイン処理１、
メイン処理２、メイン処理３、・・・、メイン処理Ｎと
しては、スイッチ入力の取り込み処理、送受信データの
データ処理、ＬＥＤ表示の出力処理、メロディ音の出力
処理などがある。
２１’のプログラムでは、上述のタイマ割り込み処理が
ない場合には、一定時間毎に一周するメイン処理ループ
（メインルーチン）で、図９に示すように、メイン処理
１（Ｓ４１）、メイン処理２（Ｓ４２）、メイン処理３
（Ｓ４３）、・・・、メイン処理Ｎ（Ｓ４６）、送信処
理（Ｓ４７）、受信処理（Ｓ４８）を実行する。なお、
データ伝送システムとして、例えば、家人が屋内で来訪
者を確認でき且つ家人と来訪者との間で通話ができるド
アホンシステムを構成するような場合、メイン処理１、
メイン処理２、メイン処理３、・・・、メイン処理Ｎと
しては、スイッチ入力の取り込み処理、送受信データの
データ処理、ＬＥＤ表示の出力処理、メロディ音の出力
処理などがある。
【０００６】一方、上述のタイマ割り込み処理がある場
合には、図１０に示すように、サンプリングを行うため
のタイマ割り込み処理（Ｓ４９）が実行される。なお、
データ伝送装置１０’からデータ伝送装置２０’へシリ
アルデータを伝送する場合について説明したが、データ
伝送装置２０’からデータ伝送装置１０’へシリアルデ
ータを伝送する場合も同様である。
合には、図１０に示すように、サンプリングを行うため
のタイマ割り込み処理（Ｓ４９）が実行される。なお、
データ伝送装置１０’からデータ伝送装置２０’へシリ
アルデータを伝送する場合について説明したが、データ
伝送装置２０’からデータ伝送装置１０’へシリアルデ
ータを伝送する場合も同様である。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来構成では、タイマ割り込み処理が実行されると、メイ
ン処理を実行する時間が少なくなり、メイン処理ループ
の１周期内に実行できるメイン処理の量が少なくなって
しまうという問題があった。したがって、データ速度を
高速にし且つ１ビットを多値サンプリングするようにし
た場合、データの受信中はほとんどタイマ割り込み処理
のみが実行されることになり、メイン処理の実行効率が
下がるという問題があった。
来構成では、タイマ割り込み処理が実行されると、メイ
ン処理を実行する時間が少なくなり、メイン処理ループ
の１周期内に実行できるメイン処理の量が少なくなって
しまうという問題があった。したがって、データ速度を
高速にし且つ１ビットを多値サンプリングするようにし
た場合、データの受信中はほとんどタイマ割り込み処理
のみが実行されることになり、メイン処理の実行効率が
下がるという問題があった。
【０００８】本発明は上記事由に鑑みて為されたもので
あり、その目的は、処理ビット数が小規模のマイクロコ
ンピュータに機器動作を制御するプログラムと通信を制
御するプログラムとを共存させた上で、割り込み処理に
よるメイン処理の実行効率の低下がを少なく高速データ
伝送が可能でビット誤り率の低いシリアルデータ伝送シ
ステムを提供することにある。
あり、その目的は、処理ビット数が小規模のマイクロコ
ンピュータに機器動作を制御するプログラムと通信を制
御するプログラムとを共存させた上で、割り込み処理に
よるメイン処理の実行効率の低下がを少なく高速データ
伝送が可能でビット誤り率の低いシリアルデータ伝送シ
ステムを提供することにある。
【０００９】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、信号線を介して接続されたデー
タ伝送装置間でシリアルデータを伝送するシリアル伝送
システムであって、両データ伝送装置は、少なくともデ
ータ通信を制御するマイクロコンピュータからなる信号
処理部を有し、受信側のデータ伝送装置の信号処理部
は、上記信号線を介して送られてくるシリアルデータの
先頭に付加されたスタートビットを検出するための外部
割り込みポートと、外部割り込みポートに入力されるス
タートビットを検出して受信用シリアルクロックを起動
する外部割り込み手段と、外部割り込み処理により起動
されデータレートの複数倍のクロックレートの受信用シ
リアルクロックを発生する受信シリアルクロック発生手
段と、上記シリアルデータが入力され上記受信用シリア
ルクロックに同期してシリアルデータをサンプリングす
るシリアル入力ポートと、シリアルデータのビット毎に
得られた複数個のサンプリング値の多数決判定を行う多
数決判定手段と、シリアル入力ポートに入力されるデー
タを順次格納する複数ビットのシリアルレジスタと、シ
リアルレジスタに該シリアルレジスタのビット数のデー
タが入った時に割り込みをかけて多数決判定手段へシリ
アルレジスタのデータを一括して引き渡すシリアル割り
込み手段とを備えることを特徴とするものであり、シリ
アルレジスタに該シリアルレジスタのビット数のデータ
が入った時にのみシリアル割り込み手段により割り込み
がかけられてシリアルレジスタのデータが一括して多数
決判定手段へ引き渡されるので、従来のようにタイマ割
り込み処理でデータサンプリングする場合と比較して、
データ受信中に入る割り込み処理の回数が低減され、処
理ビット数の小規模な１チップマイクロコンピュータ
に、機器動作を制御するプログラムと通信を制御するプ
ログラムを共存させた場合でも、割り込み処理によるメ
イン処理の実行効率の低下を少なくでき、ビット誤り率
を低く維持したまま従来に比べて高速データ伝送が可能
になる。
目的を達成するために、信号線を介して接続されたデー
タ伝送装置間でシリアルデータを伝送するシリアル伝送
システムであって、両データ伝送装置は、少なくともデ
ータ通信を制御するマイクロコンピュータからなる信号
処理部を有し、受信側のデータ伝送装置の信号処理部
は、上記信号線を介して送られてくるシリアルデータの
先頭に付加されたスタートビットを検出するための外部
割り込みポートと、外部割り込みポートに入力されるス
タートビットを検出して受信用シリアルクロックを起動
する外部割り込み手段と、外部割り込み処理により起動
されデータレートの複数倍のクロックレートの受信用シ
リアルクロックを発生する受信シリアルクロック発生手
段と、上記シリアルデータが入力され上記受信用シリア
ルクロックに同期してシリアルデータをサンプリングす
るシリアル入力ポートと、シリアルデータのビット毎に
得られた複数個のサンプリング値の多数決判定を行う多
数決判定手段と、シリアル入力ポートに入力されるデー
タを順次格納する複数ビットのシリアルレジスタと、シ
リアルレジスタに該シリアルレジスタのビット数のデー
タが入った時に割り込みをかけて多数決判定手段へシリ
アルレジスタのデータを一括して引き渡すシリアル割り
込み手段とを備えることを特徴とするものであり、シリ
アルレジスタに該シリアルレジスタのビット数のデータ
が入った時にのみシリアル割り込み手段により割り込み
がかけられてシリアルレジスタのデータが一括して多数
決判定手段へ引き渡されるので、従来のようにタイマ割
り込み処理でデータサンプリングする場合と比較して、
データ受信中に入る割り込み処理の回数が低減され、処
理ビット数の小規模な１チップマイクロコンピュータ
に、機器動作を制御するプログラムと通信を制御するプ
ログラムを共存させた場合でも、割り込み処理によるメ
イン処理の実行効率の低下を少なくでき、ビット誤り率
を低く維持したまま従来に比べて高速データ伝送が可能
になる。
【００１０】請求項２の発明は、請求項１の発明におい
て、シリアルデータのビット毎に得られるサンプリング
値は偶数個であって、多数決判定手段は、１ビット毎の
偶数個のサンプリング値のうち、少なくとも最後のサン
プリング値を除き且つ最初のサンプリング値から少なく
とも上記複数個の半数に１を加算した数の順番までのサ
ンプリング値を含めた奇数個のサンプリング値を用いて
多数決判定を行うので、受信側シリアルクロックの起動
の遅れに起因したサンプリング開始の遅延があっても、
サンプリング誤りの可能性の高いサンプリング値を除い
て多数決判定されるから、データ判定誤りの確率を低減
することが可能になるとともに、多数決判定が五分にな
ることを防止できる。
て、シリアルデータのビット毎に得られるサンプリング
値は偶数個であって、多数決判定手段は、１ビット毎の
偶数個のサンプリング値のうち、少なくとも最後のサン
プリング値を除き且つ最初のサンプリング値から少なく
とも上記複数個の半数に１を加算した数の順番までのサ
ンプリング値を含めた奇数個のサンプリング値を用いて
多数決判定を行うので、受信側シリアルクロックの起動
の遅れに起因したサンプリング開始の遅延があっても、
サンプリング誤りの可能性の高いサンプリング値を除い
て多数決判定されるから、データ判定誤りの確率を低減
することが可能になるとともに、多数決判定が五分にな
ることを防止できる。
【００１１】請求項３の発明は、請求項１又は請求項２
の発明において、送信側のデータ伝送装置の信号処理部
は、データレートと同じ速度の送信側シリアルクロック
を発生する送信側シリアルクロック発生手段と、送信側
シリアルクロックに同期してデータを出力するシリアル
出力ポートとを有するので、送信側のデータ伝送装置の
通信処理での負担を受信側のデータ伝送装置に比べて低
減することができる。
の発明において、送信側のデータ伝送装置の信号処理部
は、データレートと同じ速度の送信側シリアルクロック
を発生する送信側シリアルクロック発生手段と、送信側
シリアルクロックに同期してデータを出力するシリアル
出力ポートとを有するので、送信側のデータ伝送装置の
通信処理での負担を受信側のデータ伝送装置に比べて低
減することができる。
【００１２】
【発明の実施の形態】（実施形態１）図１に本実施形態
のシリアルデータ伝送システムの概略構成図を示す。図
１に示すように両データ伝送装置１０，２０間は、２線
平衡ケーブルからなる信号線３０を介して接続されてい
る。
のシリアルデータ伝送システムの概略構成図を示す。図
１に示すように両データ伝送装置１０，２０間は、２線
平衡ケーブルからなる信号線３０を介して接続されてい
る。
【００１３】データ伝送装置１０，２０は、１チップマ
イコンからなるＣＰＵ１１，２１（信号処理部）と、Ｃ
ＰＵ１１，２１のシリアル出力ポートＳＯ，ＳＯから出
力されるシリアルデータを２線平衡ケーブルからなる信
号線３０へ出力するバッファアンプよりなる送信アンプ
１２，２２と、信号線３０から入力されるシリアルデー
タを上記ＣＰＵ１１，２１のシリアル入力ポートＳＩ，
ＳＩへ出力するバッファアンプよりなる受信アンプ１
３，２３とを備えている。
イコンからなるＣＰＵ１１，２１（信号処理部）と、Ｃ
ＰＵ１１，２１のシリアル出力ポートＳＯ，ＳＯから出
力されるシリアルデータを２線平衡ケーブルからなる信
号線３０へ出力するバッファアンプよりなる送信アンプ
１２，２２と、信号線３０から入力されるシリアルデー
タを上記ＣＰＵ１１，２１のシリアル入力ポートＳＩ，
ＳＩへ出力するバッファアンプよりなる受信アンプ１
３，２３とを備えている。
【００１４】また、データ伝送装置のＣＰＵ１１，２１
は、上記信号線３０を介して送られてくるシリアルデー
タの先頭に付加されたスタートビットＳＴ（図２参照）
を検出するための外部割り込みポートＩＮＴと、外部割
り込みポートＩＮＴに入力されるスタートビットＳＴを
検出して受信用シリアルクロックを起動する外部割り込
み手段と、外部割り込み処理により起動されデータレー
トの複数倍のクロックレートの受信用シリアルクロック
を発生する受信用シリアルクロック発生手段と、上記シ
リアルデータが入力され上記受信用シリアルクロックに
同期してシリアルデータをサンプリングするシリアル入
力ポートＳＩ，ＳＩと、シリアルデータのビット毎に得
られた複数個のサンプリング値の多数決判定を行い多い
方のサンプリング値をそのビットのデータとして再生す
る多数決判定手段と、シリアル入力ポートに入力される
データを順次格納する８ビットのシリアルレジスタ１１
９，２１９と、シリアルレジスタ１１９，２１９に８ビ
ットのデータが入った時に割り込みして多数決判定手段
へシリアルレジスタ１１９，２１９のデータを一括して
引き渡す（ＣＰＵ１１，２１の内部バスにデータを転送
する）シリアル割り込み手段とを備え、さらに、送信用
シリアルクロックに同期してデータを送信するシリアル
出力ポートＳＯ，ＳＯとを備えている。なお、外部割り
込みポートＩＮＴ，ＩＮＴは、シリアル入力ポートＳ
Ｉ，ＳＩと並列に接続されており、受信信号のスタート
ビットＳＴの立ち上がり（又は立下り）のエッジを検出
してデータ受信開始の外部割り込みを起動するためのも
のである。
は、上記信号線３０を介して送られてくるシリアルデー
タの先頭に付加されたスタートビットＳＴ（図２参照）
を検出するための外部割り込みポートＩＮＴと、外部割
り込みポートＩＮＴに入力されるスタートビットＳＴを
検出して受信用シリアルクロックを起動する外部割り込
み手段と、外部割り込み処理により起動されデータレー
トの複数倍のクロックレートの受信用シリアルクロック
を発生する受信用シリアルクロック発生手段と、上記シ
リアルデータが入力され上記受信用シリアルクロックに
同期してシリアルデータをサンプリングするシリアル入
力ポートＳＩ，ＳＩと、シリアルデータのビット毎に得
られた複数個のサンプリング値の多数決判定を行い多い
方のサンプリング値をそのビットのデータとして再生す
る多数決判定手段と、シリアル入力ポートに入力される
データを順次格納する８ビットのシリアルレジスタ１１
９，２１９と、シリアルレジスタ１１９，２１９に８ビ
ットのデータが入った時に割り込みして多数決判定手段
へシリアルレジスタ１１９，２１９のデータを一括して
引き渡す（ＣＰＵ１１，２１の内部バスにデータを転送
する）シリアル割り込み手段とを備え、さらに、送信用
シリアルクロックに同期してデータを送信するシリアル
出力ポートＳＯ，ＳＯとを備えている。なお、外部割り
込みポートＩＮＴ，ＩＮＴは、シリアル入力ポートＳ
Ｉ，ＳＩと並列に接続されており、受信信号のスタート
ビットＳＴの立ち上がり（又は立下り）のエッジを検出
してデータ受信開始の外部割り込みを起動するためのも
のである。
【００１５】ここで、ＣＰＵ１１，２１は、１チップマ
イコンからなり、機器動作を制御するためのプログラム
と、データ通信を制御するためのプログラムを備えてい
る。なお、ＣＰＵ１１，２１のシリアル入力ポートＳ
Ｉ，ＳＩ、シリアル出力ポートＳＯ，ＳＯは例えば同一
機器内のマルチプロセッサのマスタＣＰＵとスレーブＣ
ＰＵとのデータ転送に用いることもできる。また、ＣＰ
Ｕ１１，２１のシリアルクロックポートＳＣＫ，ＳＣＫ
は、開放されている。なお、ＣＰＵ１１，２１のシリア
ルクロックポートＳＣＫ，ＳＣＫは例えば同一機器内の
マルチプロセッサのマスタＣＰＵとスレーブＣＰＵとの
データ転送用の同期クロックの入出力ポートとして用い
られる場合もあるが、調歩同期で使用される場合は開放
される場合が多い。
イコンからなり、機器動作を制御するためのプログラム
と、データ通信を制御するためのプログラムを備えてい
る。なお、ＣＰＵ１１，２１のシリアル入力ポートＳ
Ｉ，ＳＩ、シリアル出力ポートＳＯ，ＳＯは例えば同一
機器内のマルチプロセッサのマスタＣＰＵとスレーブＣ
ＰＵとのデータ転送に用いることもできる。また、ＣＰ
Ｕ１１，２１のシリアルクロックポートＳＣＫ，ＳＣＫ
は、開放されている。なお、ＣＰＵ１１，２１のシリア
ルクロックポートＳＣＫ，ＳＣＫは例えば同一機器内の
マルチプロセッサのマスタＣＰＵとスレーブＣＰＵとの
データ転送用の同期クロックの入出力ポートとして用い
られる場合もあるが、調歩同期で使用される場合は開放
される場合が多い。
【００１６】以下、データ伝送装置１０からデータ伝送
装置２０へシリアルデータを転送する場合に受信側とな
るデータ伝送装置２０の受信動作について図２を参照し
て説明する。上述のように、ＣＰＵ２１のシリアル入力
ポートＳＩと外部割り込みポートＩＮＴとは並列に接続
されているので、データ受信時には両ポートＳＩ，ＩＮ
Ｔに同一のシリアルデータが入力される。図２（ａ）は
ＣＰＵ２１の両ポートＳＩ，ＩＮＴに入力されるシリア
ルデータを示し、スタートビットＳＴと、データＤ１，
Ｄ２，Ｄ３，・・・からなる。
装置２０へシリアルデータを転送する場合に受信側とな
るデータ伝送装置２０の受信動作について図２を参照し
て説明する。上述のように、ＣＰＵ２１のシリアル入力
ポートＳＩと外部割り込みポートＩＮＴとは並列に接続
されているので、データ受信時には両ポートＳＩ，ＩＮ
Ｔに同一のシリアルデータが入力される。図２（ａ）は
ＣＰＵ２１の両ポートＳＩ，ＩＮＴに入力されるシリア
ルデータを示し、スタートビットＳＴと、データＤ１，
Ｄ２，Ｄ３，・・・からなる。
【００１７】ＣＰＵ２１は、自身の外部割り込みポート
ＩＮＴに入力されるデータの先頭に付加されたスタート
ビットＳＴの立ち上がりエッジを検出して、外部割り込
み処理を行い、受信用シリアルクロックを起動する。図
２（ｂ）に受信用シリアルクロックを示す。その後、Ｃ
ＰＵ２１は、図２（ｂ）に示す受信用シリアルクロック
の立ち上がりに同期して、シリアル入力ポートＳＩに入
力されるデータをサンプリングする。なお、図２中の上
向きの矢印はサンプリングのタイミングを示したもので
ある。
ＩＮＴに入力されるデータの先頭に付加されたスタート
ビットＳＴの立ち上がりエッジを検出して、外部割り込
み処理を行い、受信用シリアルクロックを起動する。図
２（ｂ）に受信用シリアルクロックを示す。その後、Ｃ
ＰＵ２１は、図２（ｂ）に示す受信用シリアルクロック
の立ち上がりに同期して、シリアル入力ポートＳＩに入
力されるデータをサンプリングする。なお、図２中の上
向きの矢印はサンプリングのタイミングを示したもので
ある。
【００１８】ここにおいて、本実施形態では、図２
（ｂ）に示す受信用シリアルクロックのシリアルクロッ
クレートを図２（ａ）に示すシリアルデータのデータレ
ートの４倍とし、シリアルデータの１ビットを４回サン
プリングしている（４値サンプリングを行っている）。
次に、ＣＰＵ２１のプログラム処理について図３を参照
しながら説明する。なお、図３（ａ）は、シリアル入力
ポートＳＩに入力されるシリアルデータを示し、図３
（ｂ）はメイン処理とシリアル割り込み処理との関係を
示し、図３中の上向きの矢印はサンプリングのタイミン
グを示したものである。
（ｂ）に示す受信用シリアルクロックのシリアルクロッ
クレートを図２（ａ）に示すシリアルデータのデータレ
ートの４倍とし、シリアルデータの１ビットを４回サン
プリングしている（４値サンプリングを行っている）。
次に、ＣＰＵ２１のプログラム処理について図３を参照
しながら説明する。なお、図３（ａ）は、シリアル入力
ポートＳＩに入力されるシリアルデータを示し、図３
（ｂ）はメイン処理とシリアル割り込み処理との関係を
示し、図３中の上向きの矢印はサンプリングのタイミン
グを示したものである。
【００１９】ＣＰＵ２１は、シリアルレジスタ２１９に
データが８ビット入った時点で、シリアル割り込み処理
によりデータを取り込むので、上述のようにシリアルク
ロックレートをデータレートの４倍として１ビットを４
回サンプリングする場合、受信データの２ビット分をサ
ンプリングした時点で、シリアル割り込み処理によりデ
ータを取り込み、多数決判定手段により多数決判定を行
う。
データが８ビット入った時点で、シリアル割り込み処理
によりデータを取り込むので、上述のようにシリアルク
ロックレートをデータレートの４倍として１ビットを４
回サンプリングする場合、受信データの２ビット分をサ
ンプリングした時点で、シリアル割り込み処理によりデ
ータを取り込み、多数決判定手段により多数決判定を行
う。
【００２０】しかして、本実施形態では、シリアルレジ
スタ２１９に８ビットのデータが入った時にのみシリア
ル割り込み手段により割り込みが行われてシリアルレジ
スタ２１９のデータが一括して多数決判定手段へ引き渡
されることになり、従来のようにタイマ割り込み処理で
データサンプリングする場合と比較して、データ受信中
に入る割り込み処理の回数が低減され、処理ビット数の
小規模な１チップマイクロコンピュータに、機器動作を
制御するプログラムと通信を制御するプログラムを共存
させた場合でも、割り込み処理によるメイン処理の実行
効率の低下を少なくでき、ビット誤り率を低く維持した
まま従来に比べて高速データ伝送が可能になる。
スタ２１９に８ビットのデータが入った時にのみシリア
ル割り込み手段により割り込みが行われてシリアルレジ
スタ２１９のデータが一括して多数決判定手段へ引き渡
されることになり、従来のようにタイマ割り込み処理で
データサンプリングする場合と比較して、データ受信中
に入る割り込み処理の回数が低減され、処理ビット数の
小規模な１チップマイクロコンピュータに、機器動作を
制御するプログラムと通信を制御するプログラムを共存
させた場合でも、割り込み処理によるメイン処理の実行
効率の低下を少なくでき、ビット誤り率を低く維持した
まま従来に比べて高速データ伝送が可能になる。
【００２１】なお、本実施形態では、シリアルクロック
レートをデータレートの４倍として１ビットを４回サン
プリングする４値サンプリングを行っているが、例えば
シリアルクロックレートをデータレートの８倍（４の倍
数倍であればよい）として受信データの１ビットを８回
サンプリングする８値サンプリングを行ってもよい。ま
た、本実施形態では、データ伝送装置１０、２０間をベ
ースバンド伝送（ＮＺＲ符号をそのまま信号線に送り出
す伝送）する場合について説明してあるが、モデムを介
してキャリア伝送するようにしてもよい。
レートをデータレートの４倍として１ビットを４回サン
プリングする４値サンプリングを行っているが、例えば
シリアルクロックレートをデータレートの８倍（４の倍
数倍であればよい）として受信データの１ビットを８回
サンプリングする８値サンプリングを行ってもよい。ま
た、本実施形態では、データ伝送装置１０、２０間をベ
ースバンド伝送（ＮＺＲ符号をそのまま信号線に送り出
す伝送）する場合について説明してあるが、モデムを介
してキャリア伝送するようにしてもよい。
【００２２】（実施形態２）ところで、実施形態１にお
いては、受信データの１ビットについて偶数個のサンプ
リングデータが存在するので、多数決判定を行った場合
に五分になる場合がある。また、受信用シリアルクロッ
クは、外部割り込みポートＩＮＴに入力されるスタート
ビットＳＴの立ち上がり（又は立下り）のエッジ検出に
よる外部割り込みで起動するので、図４（ｂ）に実線で
示すスタートビットＳＴの立ち上がりに対して一点鎖線
で示すシリアルクロックの起動までにクロック起動時間
Ｔ3 がある。つまり、スタートビットＳＴの立ち上がり
時刻に対してシリアルクロックの開始時刻に遅延が生じ
る。この起動時間Ｔ3 はソフトウェア処理時間により生
じるものである。したがって、実施形態１の構成では、
サンプリングデータのうち後ろの方のサンプリングデー
タほど誤る確率が高い。
いては、受信データの１ビットについて偶数個のサンプ
リングデータが存在するので、多数決判定を行った場合
に五分になる場合がある。また、受信用シリアルクロッ
クは、外部割り込みポートＩＮＴに入力されるスタート
ビットＳＴの立ち上がり（又は立下り）のエッジ検出に
よる外部割り込みで起動するので、図４（ｂ）に実線で
示すスタートビットＳＴの立ち上がりに対して一点鎖線
で示すシリアルクロックの起動までにクロック起動時間
Ｔ3 がある。つまり、スタートビットＳＴの立ち上がり
時刻に対してシリアルクロックの開始時刻に遅延が生じ
る。この起動時間Ｔ3 はソフトウェア処理時間により生
じるものである。したがって、実施形態１の構成では、
サンプリングデータのうち後ろの方のサンプリングデー
タほど誤る確率が高い。
【００２３】この種の不具合を解決するために、本実施
形態では、図１に示した実施形態１と同様の構成におい
て、受信側のＣＰＵ２１は、データ１ビットを４回サン
プリングする場合、図４（ｂ）に示すようにそのビット
に対しての最後の１回のサンプリング値を除く３回のサ
ンプリング値でデータの多数決判定を行うようになって
いる。また、データ１ビットのサンプリング回数を８回
とした場合には、後半の３回のサンプリング値を除いて
図５（ｂ）に示すように１回目〜５回目のサンプリング
値を用いて多数決判定を行うようになっている。なお、
データ１ビットのサンプリング回数を８回とした場合に
は、後半の１回（つまり、そのビットに対しての最後）
のサンプリング値を除いて１回目〜７回目のサンプリン
グサンプリング値を用いてで多数決判定を行うようにし
てもよい。
形態では、図１に示した実施形態１と同様の構成におい
て、受信側のＣＰＵ２１は、データ１ビットを４回サン
プリングする場合、図４（ｂ）に示すようにそのビット
に対しての最後の１回のサンプリング値を除く３回のサ
ンプリング値でデータの多数決判定を行うようになって
いる。また、データ１ビットのサンプリング回数を８回
とした場合には、後半の３回のサンプリング値を除いて
図５（ｂ）に示すように１回目〜５回目のサンプリング
値を用いて多数決判定を行うようになっている。なお、
データ１ビットのサンプリング回数を８回とした場合に
は、後半の１回（つまり、そのビットに対しての最後）
のサンプリング値を除いて１回目〜７回目のサンプリン
グサンプリング値を用いてで多数決判定を行うようにし
てもよい。
【００２４】しかして、本実施形態では、ＣＰＵ２１
は、１ビット毎の偶数個のサンプリング値のうち、少な
くとも最後のサンプリング値を除き且つ最初のサンプリ
ング値から少なくとも上記複数個の半数に１を加算した
数の順番までのサンプリング値を含めた奇数個のサンプ
リング値を用いて多数決判定を行うので、受信用シリア
ルクロックの起動の遅れに起因したサンプリング開始の
遅延があっても、サンプリング誤りの可能性の高いサン
プリング値を除いて多数決判定されるから、データ判定
誤りの確率を低減することが可能になるとともに、多数
決判定が五分になることを防止できる。したがって、多
数決判定手段により再生されるデータの誤り率を低減す
ることができる。
は、１ビット毎の偶数個のサンプリング値のうち、少な
くとも最後のサンプリング値を除き且つ最初のサンプリ
ング値から少なくとも上記複数個の半数に１を加算した
数の順番までのサンプリング値を含めた奇数個のサンプ
リング値を用いて多数決判定を行うので、受信用シリア
ルクロックの起動の遅れに起因したサンプリング開始の
遅延があっても、サンプリング誤りの可能性の高いサン
プリング値を除いて多数決判定されるから、データ判定
誤りの確率を低減することが可能になるとともに、多数
決判定が五分になることを防止できる。したがって、多
数決判定手段により再生されるデータの誤り率を低減す
ることができる。
【００２５】（実施形態３）本実施形態の基本構成は実
施形態１と同じであって、送信側のデータ伝送装置１０
のＣＰＵ１１に関して、ＣＰＵ１１のシリアル出力ポー
トＳＯから出力する図６（ａ）に示す送信データのデー
タレートと、図６（ｂ）に示すＣＰＵ１１の送信用シリ
アルクロックとを同じ速度とし、送信用シリアルクロッ
クの立下りに同期してデータを送信するようにした点に
特徴がある。
施形態１と同じであって、送信側のデータ伝送装置１０
のＣＰＵ１１に関して、ＣＰＵ１１のシリアル出力ポー
トＳＯから出力する図６（ａ）に示す送信データのデー
タレートと、図６（ｂ）に示すＣＰＵ１１の送信用シリ
アルクロックとを同じ速度とし、送信用シリアルクロッ
クの立下りに同期してデータを送信するようにした点に
特徴がある。
【００２６】なお、受信側のデータ伝送装置２０のＣＰ
Ｕ２１は、実施形態１で説明したのと同様に、外部割り
込みポートＩＮＴに入力されるシリアルデータの先頭に
付加されたスタートビットＳＴの立ち上がりエッジを検
出して、外部割り込み処理で、図６（ｄ）に示すような
受信用シリアルクロックを起動し、さらに、受信用シリ
アルクロックの立ち上がりに同期して図６（ｃ）に示す
シリアル入力ポートＳＩのデータをサンプリングする。
Ｕ２１は、実施形態１で説明したのと同様に、外部割り
込みポートＩＮＴに入力されるシリアルデータの先頭に
付加されたスタートビットＳＴの立ち上がりエッジを検
出して、外部割り込み処理で、図６（ｄ）に示すような
受信用シリアルクロックを起動し、さらに、受信用シリ
アルクロックの立ち上がりに同期して図６（ｃ）に示す
シリアル入力ポートＳＩのデータをサンプリングする。
【００２７】したがって、本実施形態では、送信側のデ
ータ伝送装置１０の通信処理での負担を受信側のデータ
伝送装置２０に比べて低減することができる
ータ伝送装置１０の通信処理での負担を受信側のデータ
伝送装置２０に比べて低減することができる
【００２８】
【発明の効果】請求項１の発明は、信号線を介して接続
されたデータ伝送装置間でシリアルデータを伝送するシ
リアル伝送システムであって、両データ伝送装置は、少
なくともデータ通信を制御するマイクロコンピュータか
らなる信号処理部を有し、受信側のデータ伝送装置の信
号処理部は、上記信号線を介して送られてくるシリアル
データの先頭に付加されたスタートビットを検出するた
めの外部割り込みポートと、外部割り込みポートに入力
されるスタートビットを検出して受信用シリアルクロッ
クを起動する外部割り込み手段と、外部割り込み処理に
より起動されデータレートの複数倍のクロックレートの
受信用シリアルクロックを発生する受信シリアルクロッ
ク発生手段と、上記シリアルデータが入力され上記受信
用シリアルクロックに同期してシリアルデータをサンプ
リングするシリアル入力ポートと、シリアルデータのビ
ット毎に得られた複数個のサンプリング値の多数決判定
を行う多数決判定手段と、シリアル入力ポートに入力さ
れるデータを順次格納する複数ビットのシリアルレジス
タと、シリアルレジスタに該シリアルレジスタのビット
数のデータが入った時に割り込みをかけて多数決判定手
段へシリアルレジスタのデータを一括して引き渡すシリ
アル割り込み手段とを備えているので、シリアルレジス
タに該シリアルレジスタのビット数のデータが入った時
にのみシリアル割り込み手段により割り込みがかけられ
てシリアルレジスタのデータが一括して多数決判定手段
へ引き渡されることになり、従来のようにタイマ割り込
み処理でデータサンプリングする場合と比較して、デー
タ受信中に入る割り込み処理の回数が低減され、処理ビ
ット数の小規模な１チップマイクロコンピュータに、機
器動作を制御するプログラムと通信を制御するプログラ
ムを共存させた場合でも、割り込み処理によるメイン処
理の実行効率の低下を少なくでき、ビット誤り率を低く
維持したまま従来に比べて高速データ伝送が可能になる
という効果がある。
されたデータ伝送装置間でシリアルデータを伝送するシ
リアル伝送システムであって、両データ伝送装置は、少
なくともデータ通信を制御するマイクロコンピュータか
らなる信号処理部を有し、受信側のデータ伝送装置の信
号処理部は、上記信号線を介して送られてくるシリアル
データの先頭に付加されたスタートビットを検出するた
めの外部割り込みポートと、外部割り込みポートに入力
されるスタートビットを検出して受信用シリアルクロッ
クを起動する外部割り込み手段と、外部割り込み処理に
より起動されデータレートの複数倍のクロックレートの
受信用シリアルクロックを発生する受信シリアルクロッ
ク発生手段と、上記シリアルデータが入力され上記受信
用シリアルクロックに同期してシリアルデータをサンプ
リングするシリアル入力ポートと、シリアルデータのビ
ット毎に得られた複数個のサンプリング値の多数決判定
を行う多数決判定手段と、シリアル入力ポートに入力さ
れるデータを順次格納する複数ビットのシリアルレジス
タと、シリアルレジスタに該シリアルレジスタのビット
数のデータが入った時に割り込みをかけて多数決判定手
段へシリアルレジスタのデータを一括して引き渡すシリ
アル割り込み手段とを備えているので、シリアルレジス
タに該シリアルレジスタのビット数のデータが入った時
にのみシリアル割り込み手段により割り込みがかけられ
てシリアルレジスタのデータが一括して多数決判定手段
へ引き渡されることになり、従来のようにタイマ割り込
み処理でデータサンプリングする場合と比較して、デー
タ受信中に入る割り込み処理の回数が低減され、処理ビ
ット数の小規模な１チップマイクロコンピュータに、機
器動作を制御するプログラムと通信を制御するプログラ
ムを共存させた場合でも、割り込み処理によるメイン処
理の実行効率の低下を少なくでき、ビット誤り率を低く
維持したまま従来に比べて高速データ伝送が可能になる
という効果がある。
【００２９】請求項２の発明は、請求項１の発明におい
て、シリアルデータのビット毎に得られるサンプリング
値は偶数個であって、多数決判定手段は、１ビット毎の
偶数個のサンプリング値のうち、少なくとも最後のサン
プリング値を除き且つ最初のサンプリング値から少なく
とも上記複数個の半数に１を加算した数の順番までのサ
ンプリング値を含めた奇数個のサンプリング値を用いて
多数決判定を行うので、受信側シリアルクロックの起動
の遅れに起因したサンプリング開始の遅延があっても、
サンプリング誤りの可能性の高いサンプリング値を除い
て多数決判定されるから、データ判定誤りの確率を低減
することが可能になるとともに、多数決判定が五分にな
ることを防止できるという効果がある。
て、シリアルデータのビット毎に得られるサンプリング
値は偶数個であって、多数決判定手段は、１ビット毎の
偶数個のサンプリング値のうち、少なくとも最後のサン
プリング値を除き且つ最初のサンプリング値から少なく
とも上記複数個の半数に１を加算した数の順番までのサ
ンプリング値を含めた奇数個のサンプリング値を用いて
多数決判定を行うので、受信側シリアルクロックの起動
の遅れに起因したサンプリング開始の遅延があっても、
サンプリング誤りの可能性の高いサンプリング値を除い
て多数決判定されるから、データ判定誤りの確率を低減
することが可能になるとともに、多数決判定が五分にな
ることを防止できるという効果がある。
【００３０】請求項３の発明は、請求項１又は請求項２
の発明において、送信側のデータ伝送装置の信号処理部
は、データレートと同じ速度の送信側シリアルクロック
を発生する送信側シリアルクロック発生手段と、送信側
シリアルクロックに同期してデータを出力するシリアル
出力ポートとを有するので、送信側のデータ伝送装置の
通信処理での負担を受信側のデータ伝送装置に比べて低
減することができるという効果がある。
の発明において、送信側のデータ伝送装置の信号処理部
は、データレートと同じ速度の送信側シリアルクロック
を発生する送信側シリアルクロック発生手段と、送信側
シリアルクロックに同期してデータを出力するシリアル
出力ポートとを有するので、送信側のデータ伝送装置の
通信処理での負担を受信側のデータ伝送装置に比べて低
減することができるという効果がある。
【図１】実施形態１を示す概略構成図である。
【図２】同上の動作説明図である。
【図３】同上の動作説明図である。
【図４】実施形態２の動作例の説明図である。
【図５】同上の他の動作例の説明図である。
【図６】実施形態３の動作説明図である。
【図７】従来例を示す概略構成図である。
【図８】同上の動作説明図である。
【図９】同上の動作説明図である。
【図１０】同上の動作説明図である。
１０ データ伝送装置 ２０ データ伝送装置 １１ ＣＰＵ ２１ ＣＰＵ ３０ 信号線 １１９ シリアルレジスタ ２１９ シリアルレジスタ ＳＯ シリアル出力ポート ＳＩ シリアル入力ポート ＳＣＫ シリアルクロックポート ＩＮＴ 外部割り込みポート
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年３月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】本発明は上記事由に鑑みて為されたもので
あり、その目的は、処理ビット数が小規模のマイクロコ
ンピュータに機器動作を制御するプログラムと通信を制
御するプログラムとを共存させた上で、割り込み処理に
よるメイン処理の実行効率の低下を少なく高速データ伝
送が可能でビット誤り率の低いシリアルデータ伝送シス
テムを提供することにある。
あり、その目的は、処理ビット数が小規模のマイクロコ
ンピュータに機器動作を制御するプログラムと通信を制
御するプログラムとを共存させた上で、割り込み処理に
よるメイン処理の実行効率の低下を少なく高速データ伝
送が可能でビット誤り率の低いシリアルデータ伝送シス
テムを提供することにある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】ここで、ＣＰＵ１１，２１は、１チップマ
イコンからなり、機器動作を制御するためのプログラム
と、データ通信を制御するためのプログラムを備えてい
る。なお、ＣＰＵ１１，２１のシリアル入力ポートＳ
Ｉ，ＳＩ、シリアル出力ポートＳＯ，ＳＯは例えば同一
機器内のマルチプロセッサのマスタＣＰＵとスレーブＣ
ＰＵとのデータ転送に用いられる。また、ＣＰＵ１１，
２１のシリアルクロックポートＳＣＫ，ＳＣＫは、開放
されている。なお、ＣＰＵ１１，２１のシリアルクロッ
クポートＳＣＫ，ＳＣＫは例えば同一機器内のマルチプ
ロセッサのマスタＣＰＵとスレーブＣＰＵとのデータ転
送用の同期クロックの入出力ポートとして用いられる場
合もあるが、調歩同期で使用される場合は開放される場
合が多い。
イコンからなり、機器動作を制御するためのプログラム
と、データ通信を制御するためのプログラムを備えてい
る。なお、ＣＰＵ１１，２１のシリアル入力ポートＳ
Ｉ，ＳＩ、シリアル出力ポートＳＯ，ＳＯは例えば同一
機器内のマルチプロセッサのマスタＣＰＵとスレーブＣ
ＰＵとのデータ転送に用いられる。また、ＣＰＵ１１，
２１のシリアルクロックポートＳＣＫ，ＳＣＫは、開放
されている。なお、ＣＰＵ１１，２１のシリアルクロッ
クポートＳＣＫ，ＳＣＫは例えば同一機器内のマルチプ
ロセッサのマスタＣＰＵとスレーブＣＰＵとのデータ転
送用の同期クロックの入出力ポートとして用いられる場
合もあるが、調歩同期で使用される場合は開放される場
合が多い。
Claims (3)
- 【請求項１】 信号線を介して接続されたデータ伝送装
置間でシリアルデータを伝送するシリアル伝送システム
であって、両データ伝送装置は、少なくともデータ通信
を制御するマイクロコンピュータからなる信号処理部を
有し、受信側のデータ伝送装置の信号処理部は、上記信
号線を介して送られてくるシリアルデータの先頭に付加
されたスタートビットを検出するための外部割り込みポ
ートと、外部割り込みポートに入力されるスタートビッ
トを検出して受信用シリアルクロックを起動する外部割
り込み手段と、外部割り込み処理により起動されデータ
レートの複数倍のクロックレートの受信用シリアルクロ
ックを発生する受信シリアルクロック発生手段と、上記
シリアルデータが入力され上記受信用シリアルクロック
に同期してシリアルデータをサンプリングするシリアル
入力ポートと、シリアルデータのビット毎に得られた複
数個のサンプリング値の多数決判定を行う多数決判定手
段と、シリアル入力ポートに入力されるデータを順次格
納する複数ビットのシリアルレジスタと、シリアルレジ
スタに該シリアルレジスタのビット数のデータが入った
時に割り込みをかけて多数決判定手段へシリアルレジス
タのデータを一括して引き渡すシリアル割り込み手段と
を備えることを特徴とするシリアルデータ伝送システ
ム。 - 【請求項２】 シリアルデータのビット毎に得られるサ
ンプリング値は偶数個であって、多数決判定手段は、１
ビット毎の偶数個のサンプリング値のうち、少なくとも
最後のサンプリング値を除き且つ最初のサンプリング値
から少なくとも上記複数個の半数に１を加算した数の順
番までのサンプリング値を含めた奇数個のサンプリング
値を用いて多数決判定を行うことを特徴とする請求項１
記載のシリアルデータ伝送システム。 - 【請求項３】 送信側のデータ伝送装置の信号処理部
は、データレートと同じ速度の送信側シリアルクロック
を発生する送信側シリアルクロック発生手段と、送信側
シリアルクロックに同期してデータを出力するシリアル
出力ポートとを有することを特徴とする請求項１又は請
求項２記載のシリアルデータ伝送システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01990498A JP3496501B2 (ja) | 1998-01-30 | 1998-01-30 | シリアルデータ伝送システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01990498A JP3496501B2 (ja) | 1998-01-30 | 1998-01-30 | シリアルデータ伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11219338A true JPH11219338A (ja) | 1999-08-10 |
| JP3496501B2 JP3496501B2 (ja) | 2004-02-16 |
Family
ID=12012209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01990498A Expired - Fee Related JP3496501B2 (ja) | 1998-01-30 | 1998-01-30 | シリアルデータ伝送システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3496501B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2422697A (en) * | 2003-04-30 | 2006-08-02 | Agilent Technologies Inc | Serial communication between master and slave devices |
| US7844020B2 (en) | 2007-06-08 | 2010-11-30 | Advantest Corporation | Transmission system, transmitter, receiver, and transmission method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011087259A (ja) | 2009-10-19 | 2011-04-28 | Sony Corp | 通信集中制御システムおよび通信集中制御方法 |
-
1998
- 1998-01-30 JP JP01990498A patent/JP3496501B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2422697A (en) * | 2003-04-30 | 2006-08-02 | Agilent Technologies Inc | Serial communication between master and slave devices |
| US7290073B2 (en) | 2003-04-30 | 2007-10-30 | Avago Technologies Fiber Ip (Singapore) Pte Ltd | Master slave serial bus apparatus |
| US7844020B2 (en) | 2007-06-08 | 2010-11-30 | Advantest Corporation | Transmission system, transmitter, receiver, and transmission method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3496501B2 (ja) | 2004-02-16 |
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