JPH05136827A - 通信処理装置 - Google Patents
通信処理装置Info
- Publication number
- JPH05136827A JPH05136827A JP3298783A JP29878391A JPH05136827A JP H05136827 A JPH05136827 A JP H05136827A JP 3298783 A JP3298783 A JP 3298783A JP 29878391 A JP29878391 A JP 29878391A JP H05136827 A JPH05136827 A JP H05136827A
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- JP
- Japan
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- transmission
- buffer
- buffers
- data
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Abstract
(57)【要約】
【目的】プロトコル処理におけるフレーム間のオーバヘ
ッドを無くし、処理の高速化、プログラム簡易化を行
う。 【構成】送信バッファを複数個設け、一つの送信バッフ
ァのデータ転送が終了した事を検知した場合に他の送信
バッファ内のデータの送信要求があるか否かを判別し、
要求があった場合にはただちにデータを送信シフトレジ
スタに取込むようにした。 【効果】送信するフレーム間のオーバヘッドが無くして
処理の高速化を図ることができるとともに、送信バッフ
ァをフレームの用途別に使用することができ、フロー制
御などのプロトコル処理が容易になり、プログラムも簡
単にできる。
ッドを無くし、処理の高速化、プログラム簡易化を行
う。 【構成】送信バッファを複数個設け、一つの送信バッフ
ァのデータ転送が終了した事を検知した場合に他の送信
バッファ内のデータの送信要求があるか否かを判別し、
要求があった場合にはただちにデータを送信シフトレジ
スタに取込むようにした。 【効果】送信するフレーム間のオーバヘッドが無くして
処理の高速化を図ることができるとともに、送信バッフ
ァをフレームの用途別に使用することができ、フロー制
御などのプロトコル処理が容易になり、プログラムも簡
単にできる。
Description
【０００１】
【産業上の利用分野】本発明は、通信処理技術さらには
交換器、ＰＢＸ、ＬＡＮなどのネットワークを実現する
デジタル通信処理装置に適用して特に有効な技術に関
し、例えばＨＤＬＣ（ハイレベル・データリンク制御）
などフロー制御を必要とするプロトコルを内蔵する通信
制御装置に利用して有効な技術に関する。
交換器、ＰＢＸ、ＬＡＮなどのネットワークを実現する
デジタル通信処理装置に適用して特に有効な技術に関
し、例えばＨＤＬＣ（ハイレベル・データリンク制御）
などフロー制御を必要とするプロトコルを内蔵する通信
制御装置に利用して有効な技術に関する。
【０００２】
【従来の技術】従来、ＨＤＬＣなどフロー制御を必要と
するプロトコルを実現する通信制御用ＬＳＩとして、例
えば図４に示すようなものが製品化されている。同図は
日立製作所製：通信用マイクロプロセッサＨＤ６４１８
０Ｓのマルチプロトコルシリアルコミニュケーションイ
ンタフェース（ＭＳＣＩ）回路の送信部の概略構成を示
す。同図に示されているＭＳＣＩ送信部は、ＦＩＦＯ
（ファーストイン・ファーストアウト）形式の３段の送
信バッファと１本の送信シフトレジスタを持ち、ＣＲＣ
計算などプロトコルに対応するための機能やエラーチェ
ック機能などを内蔵している（株式会社日立製所発行、
「日立８ビットマイクロプロセッサＨＤ６４１８０Ｓ
ＮＰＵ Ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎ
ｉｔ ハードウェアマニュアル」第１１９頁参照）。
するプロトコルを実現する通信制御用ＬＳＩとして、例
えば図４に示すようなものが製品化されている。同図は
日立製作所製：通信用マイクロプロセッサＨＤ６４１８
０Ｓのマルチプロトコルシリアルコミニュケーションイ
ンタフェース（ＭＳＣＩ）回路の送信部の概略構成を示
す。同図に示されているＭＳＣＩ送信部は、ＦＩＦＯ
（ファーストイン・ファーストアウト）形式の３段の送
信バッファと１本の送信シフトレジスタを持ち、ＣＲＣ
計算などプロトコルに対応するための機能やエラーチェ
ック機能などを内蔵している（株式会社日立製所発行、
「日立８ビットマイクロプロセッサＨＤ６４１８０Ｓ
ＮＰＵ Ｎｅｔｗｏｒｋ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎ
ｉｔ ハードウェアマニュアル」第１１９頁参照）。
【０００３】上記通信用ＬＳＩにおける送信処理に際し
ては、出力データがＣＰＵまたはＤＭＡコントローラに
より内部データバス５を介し、送信バッファ１に書き込
まれる。この送信データは順次送信シフトレジスタ４に
送られ、各動作モードで送信フレームを構成するために
必要な情報が付加され、エンコーダを介してＴＸＤＭ端
子より出力される。
ては、出力データがＣＰＵまたはＤＭＡコントローラに
より内部データバス５を介し、送信バッファ１に書き込
まれる。この送信データは順次送信シフトレジスタ４に
送られ、各動作モードで送信フレームを構成するために
必要な情報が付加され、エンコーダを介してＴＸＤＭ端
子より出力される。
【０００４】
【発明が解決しようとする課題】上記装置を用いて送信
処理を行なっている場合、前に送出したフレームの処理
が終了した後に次の送信フレーム生成、送信起動を行う
ため、送信バッファ内の前送信フレームのデータがすべ
て送信バッファ１から送信シフトレジスタ４に取り込ま
れてから次の送信フレームのデータが送信バッファ１に
取り込まれるようになるので、送信フレーム間にオーバ
ヘッドが発生してしまう。そこで、フレーム処理を連続
で行なえるようにする方法としてチェインブロック転送
を利用したものも提案されている。しかしながら、高機
能なフロー制御を行うプロトコルではデータの再送・保
留が必須であり、送信エラーが発生したような場合には
チェインの戻しを行なわなくてはならずその手続きが面
倒であり、送信バッファの管理が複雑化するという問題
点がある。
処理を行なっている場合、前に送出したフレームの処理
が終了した後に次の送信フレーム生成、送信起動を行う
ため、送信バッファ内の前送信フレームのデータがすべ
て送信バッファ１から送信シフトレジスタ４に取り込ま
れてから次の送信フレームのデータが送信バッファ１に
取り込まれるようになるので、送信フレーム間にオーバ
ヘッドが発生してしまう。そこで、フレーム処理を連続
で行なえるようにする方法としてチェインブロック転送
を利用したものも提案されている。しかしながら、高機
能なフロー制御を行うプロトコルではデータの再送・保
留が必須であり、送信エラーが発生したような場合には
チェインの戻しを行なわなくてはならずその手続きが面
倒であり、送信バッファの管理が複雑化するという問題
点がある。
【０００５】本発明の目的は、データの再送・保留が容
易であり、かつ送信処理におけるフレーム間のオーバヘ
ッドを無くすことができるような送信制御技術を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
易であり、かつ送信処理におけるフレーム間のオーバヘ
ッドを無くすことができるような送信制御技術を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴については、本明細書の記述および添附図
面から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、送信バッファを複数個設け、一
つの送信バッファのデータ転送が終了した事を検知した
場合に他の送信バッファ内のデータの送信要求があるか
否かを判別し、要求があった場合にはただちにデータを
送信シフトレジスタに取込むようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、送信バッファを複数個設け、一
つの送信バッファのデータ転送が終了した事を検知した
場合に他の送信バッファ内のデータの送信要求があるか
否かを判別し、要求があった場合にはただちにデータを
送信シフトレジスタに取込むようにしたものである。
【０００７】その場合、それぞれのバッファの送信デー
タ入力状態を信号として制御部への入力とし、その入力
状況に応じて制御部が入力バッファの選択信号を出力さ
せるようにする。つまり、送信バッファにバスを通じて
データが転送された場合に入力信号を有効とし、そのバ
ッファへの最終データを送信シフトレジスタに転送し終
わるまで保持させるとともに、制御部はその入力信号を
検知し、送信中でなけば要求バッファを、送信中であれ
ば終了後に別のバッファを選択して送信シフトレジスタ
への転送切替え制御を行なうようにする。
タ入力状態を信号として制御部への入力とし、その入力
状況に応じて制御部が入力バッファの選択信号を出力さ
せるようにする。つまり、送信バッファにバスを通じて
データが転送された場合に入力信号を有効とし、そのバ
ッファへの最終データを送信シフトレジスタに転送し終
わるまで保持させるとともに、制御部はその入力信号を
検知し、送信中でなけば要求バッファを、送信中であれ
ば終了後に別のバッファを選択して送信シフトレジスタ
への転送切替え制御を行なうようにする。
【０００８】
【作用】上記した手段によれば、複数の送信バッファを
備えそれらを交互に切り替えて使用するため、送信処理
実行中に、次の送信フレームを起動でき、データ送出終
了を検知して直ちに他のバッファのデータを送る事が可
能となるため、送信フレーム間のオーバーヘッドがなく
なり、複数フレームの連続転送が可能となる。また、送
信フレームの用途に応じて使用する送信バッファを使い
分けることができるので、再送の必要があるフレームと
そうでないもの、緊急に送出する必要のあるフレームな
どの組み込みが容易になり、プロトコル処理を容易に実
現することができる。
備えそれらを交互に切り替えて使用するため、送信処理
実行中に、次の送信フレームを起動でき、データ送出終
了を検知して直ちに他のバッファのデータを送る事が可
能となるため、送信フレーム間のオーバーヘッドがなく
なり、複数フレームの連続転送が可能となる。また、送
信フレームの用途に応じて使用する送信バッファを使い
分けることができるので、再送の必要があるフレームと
そうでないもの、緊急に送出する必要のあるフレームな
どの組み込みが容易になり、プロトコル処理を容易に実
現することができる。
【０００９】
【実施例】図１には本発明に係る通信制御装置の一実施
例の要部が示されている。この実施例の通信制御装置は
２つの送信バッファ１ａ，１ｂを持ち、データの取り込
まれるべきバッファを順次選択するための選択信号ＳＴ
１，ＳＴ２を形成するシーケンサ２と、上記２つの送信
バッファ１ａ，１ｂのいずれか一方のデータを選択して
送信シフトレジスタ４へ転送するためのマルチプレクサ
３とが設けられている。他の構成は図４に示されている
通信制御装置と同一である。
例の要部が示されている。この実施例の通信制御装置は
２つの送信バッファ１ａ，１ｂを持ち、データの取り込
まれるべきバッファを順次選択するための選択信号ＳＴ
１，ＳＴ２を形成するシーケンサ２と、上記２つの送信
バッファ１ａ，１ｂのいずれか一方のデータを選択して
送信シフトレジスタ４へ転送するためのマルチプレクサ
３とが設けられている。他の構成は図４に示されている
通信制御装置と同一である。
【００１０】上記送信バッファ１ａ，１ｂはそれぞれＦ
ＩＦＯ形式のメモリで構成されており、内部データバス
５を介してメインメモリから転送されてきた送信データ
が書き込まれる。送信バッファ１ａにデータが書き込ま
れた場合には、送信バッファ１ａから上記シーケンサ２
に対して供給される状態信号ＮＤ１が有効レベルとされ
る。この状態信号ＮＤ１は、送信バッファ１ａ内の最終
データが送信シフトレジスタ４に転送されるまで、ある
いは送信バッファ１ａが空になるまで保持される。送信
バッファ１ｂも同様に動作し、シーケンサ２に対してバ
ッファの内の有効データの有無を示す状態信号ＮＤ２を
出力する。
ＩＦＯ形式のメモリで構成されており、内部データバス
５を介してメインメモリから転送されてきた送信データ
が書き込まれる。送信バッファ１ａにデータが書き込ま
れた場合には、送信バッファ１ａから上記シーケンサ２
に対して供給される状態信号ＮＤ１が有効レベルとされ
る。この状態信号ＮＤ１は、送信バッファ１ａ内の最終
データが送信シフトレジスタ４に転送されるまで、ある
いは送信バッファ１ａが空になるまで保持される。送信
バッファ１ｂも同様に動作し、シーケンサ２に対してバ
ッファの内の有効データの有無を示す状態信号ＮＤ２を
出力する。
【００１１】上記シーケンサ２は、上記状態信号ＮＤ
１，ＮＤ２に基いてバッファ選択信号ＳＴ１，ＳＴ２を
形成し、マルチプレクサ３に供給する。このバッファ選
択信号ＳＴ１，ＳＴ２が同時に有効レベルとされること
はない。これによって、送信バッファ１ａ，１ｂいずれ
か一方のデータが送信シフトレジスタ４に転送される。
１，ＮＤ２に基いてバッファ選択信号ＳＴ１，ＳＴ２を
形成し、マルチプレクサ３に供給する。このバッファ選
択信号ＳＴ１，ＳＴ２が同時に有効レベルとされること
はない。これによって、送信バッファ１ａ，１ｂいずれ
か一方のデータが送信シフトレジスタ４に転送される。
【００１２】図２には、状態信号ＮＤ１，ＮＤ２を入力
とするシーケンサ２の状態遷移図が示されている。この
実施例では、リセット時に、バッファ選択信号ＳＴ１と
ＳＴ２がともに無効レベルとされる（状態Ａ）。次に、
メインメモリから送信バッファ１ａ，１ｂへデータ転送
が行なわれ、送信バッファ１ａ，１ｂからの状態信号Ｎ
Ｄ１またはＮＤ２のいずれか一方が有効レベルにされる
と、シーケンサ２が対応するバッファ選択信号ＳＴ１あ
るいはＳＴ２を有効レベルとし、信号ＮＤ１，ＮＤ２の
有効状態が続くかぎりその状態を保持しつづける（状態
ＢまたはＣ）。そして、送信バッファ１ａまたは１ｂが
最終データの転送あるいは送信バッファの空状態を検知
し、信号ＮＤ１あるいはＮＤ２を無効レベルにした場合
には、シーケンサ２がもう一方の送信バッファのデータ
転送要求があるか否かを判定し、要求があればそちらの
送信バッファを有効にし、なければリセット状態に戻
る。
とするシーケンサ２の状態遷移図が示されている。この
実施例では、リセット時に、バッファ選択信号ＳＴ１と
ＳＴ２がともに無効レベルとされる（状態Ａ）。次に、
メインメモリから送信バッファ１ａ，１ｂへデータ転送
が行なわれ、送信バッファ１ａ，１ｂからの状態信号Ｎ
Ｄ１またはＮＤ２のいずれか一方が有効レベルにされる
と、シーケンサ２が対応するバッファ選択信号ＳＴ１あ
るいはＳＴ２を有効レベルとし、信号ＮＤ１，ＮＤ２の
有効状態が続くかぎりその状態を保持しつづける（状態
ＢまたはＣ）。そして、送信バッファ１ａまたは１ｂが
最終データの転送あるいは送信バッファの空状態を検知
し、信号ＮＤ１あるいはＮＤ２を無効レベルにした場合
には、シーケンサ２がもう一方の送信バッファのデータ
転送要求があるか否かを判定し、要求があればそちらの
送信バッファを有効にし、なければリセット状態に戻
る。
【００１３】特に制限されるものでないが、この実施例
ではリセット状態で同時に送信バッファ１ａ，１ｂから
の状態信号ＮＤ１またはＮＤ２が有効レベルにされた場
合には、選択信号ＮＤ１を有効レベルにするようにして
ある。バッファ選択信号であるＳＴ１，ＳＴ２はマルチ
プレクサ３の制御信号として用いられ、送信シフトレジ
スタ４に接続される送信バッファを切り替える。送信バ
ッファが３個以上ある場合、送信バッファ数分の信号線
を持たせるようにしてもよいが、信号を符号化してデコ
ードするようにしてもよい。なお、上記送信シフトレジ
スタ４に転送されたデータは、パリティビット付加やＣ
ＲＣ計算等の処理を経てシリアルデータとして送信端子
ＴＸＤＭから出力される。
ではリセット状態で同時に送信バッファ１ａ，１ｂから
の状態信号ＮＤ１またはＮＤ２が有効レベルにされた場
合には、選択信号ＮＤ１を有効レベルにするようにして
ある。バッファ選択信号であるＳＴ１，ＳＴ２はマルチ
プレクサ３の制御信号として用いられ、送信シフトレジ
スタ４に接続される送信バッファを切り替える。送信バ
ッファが３個以上ある場合、送信バッファ数分の信号線
を持たせるようにしてもよいが、信号を符号化してデコ
ードするようにしてもよい。なお、上記送信シフトレジ
スタ４に転送されたデータは、パリティビット付加やＣ
ＲＣ計算等の処理を経てシリアルデータとして送信端子
ＴＸＤＭから出力される。
【００１４】この実施例によれば、プロトコル処理で有
用な送信を保留する必要のあるフレームあるいは再送用
のフレームとそれ以外のフレームを分けてフレーム構成
を持つことが容易に実現できる。また、早急に送信する
必要のあるフレームとそれ以外を区別することも容易で
ある。なお、上記実施例ではリセット時に、バッファ選
択信号ＳＴ１とＳＴ２がともに有効レベルとされない
が、いずれか一方を有効レベルとするようにしても支障
はない。
用な送信を保留する必要のあるフレームあるいは再送用
のフレームとそれ以外のフレームを分けてフレーム構成
を持つことが容易に実現できる。また、早急に送信する
必要のあるフレームとそれ以外を区別することも容易で
ある。なお、上記実施例ではリセット時に、バッファ選
択信号ＳＴ１とＳＴ２がともに有効レベルとされない
が、いずれか一方を有効レベルとするようにしても支障
はない。
【００１５】図３には本発明に係る通信制御装置の第２
の実施例が示されている。この実施例は、送信バッファ
１ａ，１ｂへのデータ転送をＤＭＡコントローラＤＭＡ
Ｃ１，ＤＭＡＣ２によって行なう場合の構成例である。
本実施例では、送信バッファ１ａ，１ｂがバッファの空
き状態を検知すると、ＤＭＡコントローラＤＭＡＣ１ま
たはＤＭＡＣ２に対してＤＭＡ転送要求信号ＤＲ１また
はＤＲ２を発行する。また、送信バッファ１ａにデータ
が書き込まれた場合には、送信バッファ１ａから上記シ
ーケンサ２に対して供給される状態信号ＮＤ１が有効レ
ベルとされ、送信バッファ１ａ内の最終データが送信シ
フトレジスタ４に転送されるまで、あるいは送信バッフ
ァ１ａが空になるまで保持される。送信バッファ１ｂも
同様に動作し、シーケンサ２に対してバッファの内のデ
ータの有無を示す状態信号ＮＤ２を出力する。シーケン
サ２は、上記状態信号ＮＤ１，ＮＤ２に基いてバッファ
選択信号ＳＴ１，ＳＴ２を形成し、マルチプレクサ３に
供給する。
の実施例が示されている。この実施例は、送信バッファ
１ａ，１ｂへのデータ転送をＤＭＡコントローラＤＭＡ
Ｃ１，ＤＭＡＣ２によって行なう場合の構成例である。
本実施例では、送信バッファ１ａ，１ｂがバッファの空
き状態を検知すると、ＤＭＡコントローラＤＭＡＣ１ま
たはＤＭＡＣ２に対してＤＭＡ転送要求信号ＤＲ１また
はＤＲ２を発行する。また、送信バッファ１ａにデータ
が書き込まれた場合には、送信バッファ１ａから上記シ
ーケンサ２に対して供給される状態信号ＮＤ１が有効レ
ベルとされ、送信バッファ１ａ内の最終データが送信シ
フトレジスタ４に転送されるまで、あるいは送信バッフ
ァ１ａが空になるまで保持される。送信バッファ１ｂも
同様に動作し、シーケンサ２に対してバッファの内のデ
ータの有無を示す状態信号ＮＤ２を出力する。シーケン
サ２は、上記状態信号ＮＤ１，ＮＤ２に基いてバッファ
選択信号ＳＴ１，ＳＴ２を形成し、マルチプレクサ３に
供給する。
【００１６】上記実施例では、送信バッファ１ａ，１ｂ
がバッファの空き状態を検知すると、ＤＭＡコントロー
ラＤＭＡＣ１またはＤＭＡＣ２に対してＤＭＡ転送要求
信号ＤＲ１またはＤＲ２を発行するようにしたが、シー
ケンサ２から出力される選択信号ＳＴ１またはＳＴ２が
有効レベルである場合に対応するＤＭＡコントローラへ
の要求信号を有効レベルとするような制御を行なうよう
にしてもよい。本実施例は、図１の実施例に比べて転送
速度の高速化が計れるとともに、転送をＤＭＡコントロ
ーラにまかせているので、プログラム処理が容易とな
る。上記実施例では、２つの送信バッファを持つ場合の
例について述べたが、この送信バッファを３つ以上設け
るようにしてもよい。また、マルチプレクサ３に優先処
理機構を設けて優先度の高い送信バッファから順にデー
タをシフトレジスタ４に取り込ませるようにしてもよ
い。
がバッファの空き状態を検知すると、ＤＭＡコントロー
ラＤＭＡＣ１またはＤＭＡＣ２に対してＤＭＡ転送要求
信号ＤＲ１またはＤＲ２を発行するようにしたが、シー
ケンサ２から出力される選択信号ＳＴ１またはＳＴ２が
有効レベルである場合に対応するＤＭＡコントローラへ
の要求信号を有効レベルとするような制御を行なうよう
にしてもよい。本実施例は、図１の実施例に比べて転送
速度の高速化が計れるとともに、転送をＤＭＡコントロ
ーラにまかせているので、プログラム処理が容易とな
る。上記実施例では、２つの送信バッファを持つ場合の
例について述べたが、この送信バッファを３つ以上設け
るようにしてもよい。また、マルチプレクサ３に優先処
理機構を設けて優先度の高い送信バッファから順にデー
タをシフトレジスタ４に取り込ませるようにしてもよ
い。
【００１７】以上説明したように、上記実施例は、送信
バッファを複数個設け、一つの送信バッファのデータ転
送が終了した事を検知した場合に他の送信バッファ内の
データの送信要求があるか否かを判別し、要求があった
場合にはただちにデータを送信シフトレジスタに取込む
ようにしたので、送信バッファを交互に切り替えて使用
することができるため、送信処理実行中に、次の送信フ
レームを起動でき、データ送出終了を検知して直ちに他
のバッファのデータを送る事が可能となり、これによっ
て送信フレーム間のオーバーヘッドがなくなり、複数フ
レームの連続転送が可能となるという効果がある。ま
た、送信フレームの用途に応じて使用する送信バッファ
を使い分けることができるので、再送の必要があるフレ
ームとそうでないもの、緊急に送出する必要のあるフレ
ームなどの組み込みが容易になりプロトコル処理を容易
に実現することができるという効果がある。
バッファを複数個設け、一つの送信バッファのデータ転
送が終了した事を検知した場合に他の送信バッファ内の
データの送信要求があるか否かを判別し、要求があった
場合にはただちにデータを送信シフトレジスタに取込む
ようにしたので、送信バッファを交互に切り替えて使用
することができるため、送信処理実行中に、次の送信フ
レームを起動でき、データ送出終了を検知して直ちに他
のバッファのデータを送る事が可能となり、これによっ
て送信フレーム間のオーバーヘッドがなくなり、複数フ
レームの連続転送が可能となるという効果がある。ま
た、送信フレームの用途に応じて使用する送信バッファ
を使い分けることができるので、再送の必要があるフレ
ームとそうでないもの、緊急に送出する必要のあるフレ
ームなどの組み込みが容易になりプロトコル処理を容易
に実現することができるという効果がある。
【００１８】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、送信バッファを複数個設けているが、送信
シフトレジスタも送信バッファと同じ数だけ設けて送信
シフトレジスタの後にセレクタを配置していずれか一つ
のデータを選択して送信させるようにしてもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、送信バッファを複数個設けているが、送信
シフトレジスタも送信バッファと同じ数だけ設けて送信
シフトレジスタの後にセレクタを配置していずれか一つ
のデータを選択して送信させるようにしてもよい。
【００１９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である通信制
御用ＬＳＩに適用した場合について説明したが、この発
明はそれに限定されるものでなく、バッファメモリを有
するマイクロコンピュータや周辺コントロールＬＳＩ等
に利用することができる。
なされた発明をその背景となった利用分野である通信制
御用ＬＳＩに適用した場合について説明したが、この発
明はそれに限定されるものでなく、バッファメモリを有
するマイクロコンピュータや周辺コントロールＬＳＩ等
に利用することができる。
【００２０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、送信するフレーム間のオー
バヘッドが無くして処理の高速化を図ることができると
ともに、送信バッファをフレームの用途別に使用するこ
とができ、フロー制御などのプロトコル処理が容易にな
り、プログラムも簡単にできる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、送信するフレーム間のオー
バヘッドが無くして処理の高速化を図ることができると
ともに、送信バッファをフレームの用途別に使用するこ
とができ、フロー制御などのプロトコル処理が容易にな
り、プログラムも簡単にできる。
【図１】本発明に係る通信制御装置の一実施例の要部を
示すブロック図である。
示すブロック図である。
【図２】図１の通信制御装置におけるシーケンサによる
制御の状態遷移図である。
制御の状態遷移図である。
【図３】本発明に係る通信制御装置の第２の実施例の要
部を示すブロック図である。
部を示すブロック図である。
【図４】従来の通信制御装置における送信部の構成例を
示すブロック図である。
示すブロック図である。
１ａ，１ｂ 送信バッファ ２ シーケンサ ３ マルチプレクサ ４ 送信シフトレジスタ
Claims (3)
- 【請求項１】 シリアルデータ送信を行なう通信処理装
置において、送信部に送信データを保持するバッファを
複数個設け、それらのバッファへのデータ入力状態を検
知してバッファの切り替えを行なうように構成されてな
ることを特徴とする通信処理装置。 - 【請求項２】 上記バッファは、ファーストイン・ファ
ーストアウト方式のメモリにより構成されていることを
特徴とする請求項１記載の通信処理装置。 - 【請求項３】 上記各バッファには、それぞれ所定の用
途の送信フレームのみが取り込まれるようにされ、送信
フレームの用途に応じてバッファに優先順位が与えられ
ていることを特徴とする請求項１または２記載の通信処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298783A JPH05136827A (ja) | 1991-11-14 | 1991-11-14 | 通信処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298783A JPH05136827A (ja) | 1991-11-14 | 1991-11-14 | 通信処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136827A true JPH05136827A (ja) | 1993-06-01 |
Family
ID=17864165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3298783A Withdrawn JPH05136827A (ja) | 1991-11-14 | 1991-11-14 | 通信処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136827A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000156674A (ja) * | 1998-11-20 | 2000-06-06 | Matsushita Electric Ind Co Ltd | 時分割多重無線通信装置及び方法 |
| JP2005333481A (ja) * | 2004-05-20 | 2005-12-02 | Nec Electronics Corp | データ転送装置及び通信データ処理システム |
| JP2007267249A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | データ送信装置、データ送信方法、およびデータ送信プログラム |
-
1991
- 1991-11-14 JP JP3298783A patent/JPH05136827A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000156674A (ja) * | 1998-11-20 | 2000-06-06 | Matsushita Electric Ind Co Ltd | 時分割多重無線通信装置及び方法 |
| US6515982B1 (en) | 1998-11-20 | 2003-02-04 | Matsushita Electric Industrial Co., Ltd. | Device and method for time-division multiple access radio communication |
| JP2005333481A (ja) * | 2004-05-20 | 2005-12-02 | Nec Electronics Corp | データ転送装置及び通信データ処理システム |
| JP4567373B2 (ja) * | 2004-05-20 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | データ転送装置及び通信データ処理システム |
| JP2007267249A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | データ送信装置、データ送信方法、およびデータ送信プログラム |
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