JPS63293657A

JPS63293657A - シリアル通信制御装置

Info

Publication number: JPS63293657A
Application number: JP62128310A
Authority: JP
Inventors: Kenji Miyazaki; 健司宮崎; Takashi Murakami; 敬司村上
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1987-05-27
Filing date: 1987-05-27
Publication date: 1988-11-30
Anticipated expiration: 2011-07-31
Also published as: JP2520905B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はシリアル通信制御装置に関するもので、例え
ば、ＨＤＬＣ（Ｈｉｇｈ　−Ｌｅｖｅｌ　　ＤａｔａＬ
ｉｎｋ　Ｃｏｎｔｒｏｌ　　Ｐｒｏｃｅｄｕｒｅ：ハイ
レベルデータリンク制御手順）適合の通信処理装置に含
まれるシリアル通信制御装置に利用して有効な技術に関
するものである。

〔従来の技術〕

異なる機種のパーソナルコンピュータ間において通信デ
ータの転送を行いうる通信処理装置（通信機能装置又は
通信アダプタ）が提案されている。

また、このような通信処理装置等に用いられ、複数の通
信プロトコルに適合しうるマルチプロトコル型のシリア
ル通信制御装置がある。

上記のような通信処理装置については、例えば、日経マ
グロウヒル社発行、１９８５年５月６日付「日経エレク
トロニクスｊの１９７頁〜２２４頁に記載されている。

また、マルチプロトコル型のシリアル通信制御装置につ
いては、例えば、１９８４年９月、日本電気株式会社発
行のｒμＰＤ７２０１Ａ　　ＭＰＳＣユーザーズマニュ
アル１に記載されている。

〔発明が解決しようとする問題点〕

上記に記載される通信処理装置は、ダイレクトメモリア
クセス制御装置ＤＭＡＣを含む、このダイレクトメモリ
アクセス制御装置ＤＭＡＣを介することによって、通信
処理装置のシリアル通信制御装置ＳＩＯにおいて送受信
される通信データは、処理装置ＣＰＵを介在することな
く、一時記憶用のランダムアクセスメモリＲＡＭに入出
力される。

シリアル通信制御装置Ｓ■０は、フラグシーケンスによ
って各フレームの終結を検出し処理装置ＣＰＵに割り込
みを発生する機能を持つ、これにより、処理装置ＣＰＵ
は各フレームの受信状態を確認し、次のフレームの受信
動作を指示する。つまり、このような従来の通信処理装
置において、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃを介して行われる通信データの受信動作は、一つのフ
レームを区切として行われる。

一方、ＨＤＬＣを用いた通信プロトコルでは、例えば最
大８つのフレームを相手局の応答なしに連続伝送するい
わゆる連続フレーム伝送が許されており、伝送スループ
ットの向上が図られている。

ところが、このようなＨＤＬＣプロトコルを上記のよう
な従来の通信処理装置に通用した場合、フレーム終結ご
とに行われる割り込み処理のために各フレーム間の処理
装置ＣＰＵの処理時間が長くなる。このため、通信回線
のビットレートが高速化されＨＤＬＣによる連続フレー
ム伝送が採用されるにもかかわらず、通信系としての伝
送スループットが思うように効率化されない。

これに対処するため、本願発明者等は本願発明に先立っ
て、ダイレクトメモリアクセス制御装置ＤＭＡＣとシリ
アル通信制御装置ＳＩＯとの間に受信データ及び受信ス
テータスのそれぞれに対応する転送要求信号及び転送確
認信号を設け、連続フレーム伝送により連続して受信さ
れる複数のフレームの受信データ及び受信ステータスを
、処理装置ＣＰＵによるフレーム間の割り込み処理を必
要とすることな（高速度でランダムアクセスメモ＋ＪＲ
ＡＭに転送する方法を開発した。

ところが、これまでのシリアル通信制御装置Ｓ■０には
受信データバッファが複数バイト分設けられまたこれら
の受信データバッファが先入れ先出しくＦｉｒｓｉ　Ｉ
ｎ　Ｆｉｒｓｔ・Ｏｕｔ：以下ＦＩＦＯと称する）形態
とされるにもかかわらず、フレーム中断を示すアボート
フレーム検出ビットやフレームビット数の不足を示すシ
ョートフレーム検出ビット及び最終受信データの余剰ビ
ット数を示す有効余剰ビット数コードなどの受信ステー
タスを一時的に格納するステータスレジスタがそれぞれ
１個ずつしか設けられていない、このため、複数の受信
データバッファの中に、例えばフレーム中断されたフレ
ームや監視フレームなどのように情報部を持たない短い
フレームが複数個含まれる場合、上記のような受信ステ
ータスがどのフレームに対応するものであるかを識別で
きず、正常なデータ転送を行うことができない。

この発明の目的は、受信ステータスの転送方法を改善し
かつ伝送スループットの向上を図ったシリアル通１＝制
御装五を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示さｈる発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、シリアル通信制御装置に、アボートフレーム
シーケンス検出ビットやショートフレーム検出ビット及
び有効余剰ビット数コードなどの受信ステータスを一時
的に格納する受信ステータスレジスタを複数個設け、受
信データバッファに対応させてＦＩＦＯ形態とするもの
である。

〔作　　用〕

上記した手段によれば、複数の受信データバフファにフ
レーム中断されたフレームや監視フレームなどの短いフ
レームが複数個含まれる場合でも、これらの受信データ
と受信ステータスとを正確に対応付けることができ、連
続フレーム伝送によって連続受信される複数フレームの
受信データ及び受信ステータスを高速度で一時記憶部に
格納でき、通信処理装置ひいては通信系としての伝送品
質及び伝送スループットを向上できる。

〔実施例〕

第２図には、この発明が通用されたシリアル通信制御装
置ＳＩＯを含む通信処理袋ｆＮＰＵの一実施例を示すブ
ロック図が示されている。同図の各回路ブロックを構成
する回路素子は、公知の集積回路製造技術によって、特
に制限されないが、単結晶シリコンのような１個の半導
体基板上において形成される。

この実施例の通信処理装置ＮＰＵは、特に制限されない
が、処理装置ＣＰＵと、リードオンリーメモリＲＯＭ、
一時記憶用のランダムアクセスメモリＲＡＭ、ダイレク
トメモリアクセス制御装置ＤＭＡＣ及びシリアル通信制
御装置ＳＩｏを含む。

シリアル通信制御装置ＳＩＯは、特に制限されないが、
二組のチャンネルＣＨＡ及びＣＨＢを含む。

このうちチャンネルＣＩＡは、例えば網制御装置ＮＣＵ
と通信回線ＬＩＮＥ及び図示されない相手局の同様な網
制御装置ＮｃＵと通信処理装置ＮＰＵを介して、例えば
ワークステーションとなる端末側のコンピュータに結合
される。また、チャンネルＣＨＢは、例えばこのシリア
ル通信制御装置ＳＩＯと同様な構成とされるシリアル入
出力制御装置ＳＩＯを介して、例えばホスト側のコンピ
ュータＨＯ３Ｔに結合される０通信処理装置ＮＰＵは、
ホスト倒コンピュータＨＯ３Ｔと図示されない端末側コ
ンピュータとの間で授受されるべき一連のデータを、予
め定められた通信プロトコルに従って転送する機能を持
つ、これにより、ホスト側及び端末側のコンピュータは
、通信回線の存在やその通信プロトコルを意識すること
なく、データの授受を行うことができる。

第２図において、処理装置ＣＰＵは、リードオンリーメ
そりＲＯＭに格納されるプログラムに従って、通信処理
装置ＮＰＵ内の各ブロックの動作を制御し、統轄する。

処理装置ＣＰＵと他の各ブロックは、特に制限されない
が、アドレスバスＡＢとデータバスＤＢ及びアドレスス
トローブ信号に茗、リード・ライト信号Ｒ／Ｗ、割り込
み要求信号「マ〒などのコントロールバスを介しテ互イ
に結合される。ダイレクトメモリアクセス制御装置ＤＭ
ＡＣとシリアル通信制御装置ＳＩＯとの間には、特に制
限されないが、チャンネルＣＩＡ及びＣＨＢのそれぞれ
に対応して送信データ用の転送要求信号ＲＥＱＴＡ、Ｒ
ＥＱＴＢと、受信データ用の転送要求信号ＲＥＱＲＡ、
ＲＥＱＲＢ及び受信ステータス用の転送要求信号ＲＥＱ
ＳＡ、ＲＥＱＳＢがそれぞれ設けられる。また、これら
の転送要求信号に対応して、３ビツトの転送確認信号Ａ
ＣＫ　１〜ＡＣＫ３によってエンコードされる６通りの
転送確認信号が用意される。さらに、処理装置ＣＰＵと
ダイレクトメモリアクセス制御装置ＤＭＡＣとの間には
、ホールト信号ＨＡＬＴが設けられる。

処理袋ＷＣＰＵから各ブロックに送られる各種の動作命
令は、特に制限されないが、アドレスストローブ信号Ａ
Ｓの立ち下がりに同期して出力される。このとき、アド
レスバスＡＢには複数ビットからなるアドレス信号が出
力され、このうち上位複数ビットによって各ブロックの
デバイスコードが指定される。また、データバスＤＢに
は複数ビットからなるデータが入出力され、その伝達方
向はリード・ライト信号Ｒ／Ｗの論理レベルに従って決
定される。ダイレクトメモリアクセス制御装置ＤＭＡＣ
を介してシリアル通信制御装置ｓｒＯ及びランダムアク
セスメモリＲＡＭ間のデータ転送が行われる場合、これ
らのアドレスストローブ信号買やリード・ライト信号Ｒ
／Ｗ及びアドレス信号等はダイレクトメモリアクセス制
御装置ＤＭＡＣから出力される。また、このときデータ
バスＤＢにはランダムアクセスメモリＲＡＭ又はシリア
ル通信制御装置Ｓｌ○から通信データ等が直接出力され
る。

一方、割り込み要求信号丁に〒が論理ロウレベルとされ
るとき、処理装置ＣＰＵは通常の処理を中断して割り込
み処理を開始する。また、ホールト信号ＨＡＬＴが論理
ロウレベルとされるとき、処理装置ＣＰＵはその処理を
一時的に停止し、バス権をダイレクトメモリアクセス制
御装２ＤＭＡＣに纏る。

リードオンリーメモリＲＯＭは、例えばマスクメモリな
どの読み出し専用メモリによって構成され、処理装置Ｃ
ＰＵの動作を制御するためのプログラムや通信プロトコ
ルを規定するためのプログラム等を格納する。リードオ
ンリーメモリＲＯＭは、アドレスバスＡＢの上位ビット
によってリードオンリーメモリＲＯＭに対応するデバイ
スコードが指定されるとき、アドレスバスＡＢの下ｊ立
ビットを介して供給されるアドレス信号をアドレススト
ローブ信号Ａｓに従って取り込む、また、このアドレス
信号によって指定されるアドレスからプログラム等の記
憶データを読み出し、データバスＤＢを介じて処理装置
ＣＰＵに送る。

ランダムアクセスメモリＲＡＭは、例えばＭＯＳダイナ
ミック型ＲＡＭなどの書き換え可能な半導体メモリによ
って構成され、通信データや処理装置ＣＰＵの演算過程
のデータ等を一時的に格納する。ランダムアクセスメモ
リＲＡＭは、アドレスバスＡＢの上位ビットによってラ
ンダムアクセスメモリＲＡＭに対応するデバイスコード
が指定されるとき、アドレスバスＡＢの下位ビットを介
して供給されるアドレス信号をアドレスストローブ信号
ＡＳに従って取り込む、このとき、リード・ライト信号
Ｒ／Ｔカ（論理ロウレベルであると、ランダムアクセス
メモリＲＡＭは、このアドレス信号によって指定される
アドレスに処理装置ＣＰＵ又はシリアル通信制御装置Ｓ
ＩＯからデータバスＤＢを介して供給される受信データ
等を書き込む。また、リード・ライト信号Ｒ／Ｗが論理
ハイレベルであると、ランダムアクセスメモリＲＡＭは
、このアドレス信号によって指定されるアドレスから送
信データ等を読み出し、データバスＤＢを介して処理装
置ｃｐｕ又はシリアル通信制御装置３１０に送る。

ところで、ランダムアクセスメモリＲＡＭのメモリエリ
アのうち通信データを一時的に格納するバッファエリア
は、特に制限されないが、所定のバイト数のメモリブロ
ックとして分割される。これらのメモリブロックは、例
えば連続フレーム伝送される８つのフレームのそれぞれ
に対応付けられ、それぞれの先頭アドレスはランダムア
クセスメモリＲＡＭの所定のアドレスに設けられる８つ
のディスクリブタによって指定される。これらのディス
クリブタには、対応するメモリブロックの先頭アドレス
を格納するポインタに続いて、それぞれ対応するフレー
ムに関する受信ステータス及び次のディスクリブタのア
ドレスを格納するメモリエリアが用窓される。ダイレク
トメモリアクセス制御装置ＤＭＡＣは、起動時に先頭の
ディスクリブタのアドレスのみを処理装置ＣＰＵから指
定されることで、８つのディスクリブタのアドレスを連
鎖的に指定することができる。

シリアル通信制御装置ＳＩＯは、前述のように、二つの
チャンネルＣＩＡ及びＣＨＢと、共通のバスコントロー
ラＢＵＳＣＴＬ及びＤＭＡコン１−ローラＤＭＡＣＴＬ
を含む、各チャンネルには、通信データ用のバンファレ
ジスタを含むデータ送信部及びデータ受信部がそれぞれ
設けられ、またこれらのデータ送受信部を制御するため
のコントロールレジスフＣＲＥＧと受信ステータスバッ
ファを含むステータスレジスタ５ＲＥＧがそれぞれ設け
られる。シリアル通信制御装置ＳＩＯは、データバスＤ
Ｂを介してパラレルに供給される送信データを通信回線
のビットレートに従ってシリアルに網制御装置ＮＣＬＩ
に伝達するとともに、網制御装置ＮＣＵからシリアルに
入力される受信データを受信し、データバスＤＢを介し
てパラレルに伝達する。また、これらの送信データを通
信プロトコルに従って組み立てるための各種の制御用コ
ードを付加したり、受信データの中から同期信号や各種
の制御用コードを抽出する機能を持つ。シリアル通信制
御装置ＳＩＯにおける通信データの送受信動作は、予め
コントロールレジスタＣＲＥＧにセットされる制御パラ
メータに従って行われる。

シリアル通信制御装置ＳＩＯは、さらにコントロールし
・ジスタＣＲＥＧに対する制御パラメータの書き込みや
、ステータスレジスタ５ＲＥＧからのステータス読み出
しを行う機能を持つ。

シリアル通信制御装置３１０の具体的な構成とその動作
については、後で詳細に説明する。

ダイレクトメモリアクセス制御装置ＤＭＡＣは、特に＄
１ＪｒＱｉされないが、４つのチャンネルを持つ。

このうち、第１のチャンネルは、シリアル通信制御装置
ｓＩｏのチャンネルＣＨＡのデータ送信部に割り当てら
れる。また、同様に、ダイレクトメモリアクセス制御装
置ＤＭＡＣの第２ないし第４のチャンネルは、シリアル
通信制御装置Ｓ１０のチャンネルＣＨＢのデータ送信部
、チャンネルＣＩＡのデータ受信部及びチャンネルＣＨ
Ｈのデータ受信部にそれぞれ割り当てられる。

ダイレクトメモリアクセス制御装置ＤＭＡＣには、それ
ぞれのチャンネルに対応してアドレスカウンタレジスタ
、バイトカウンタレジスタ、コントロールレジスタ及び
ディスクリブタレジスタが設けられる。また、４つのチ
ャンネルに共通に、バスコントローラ及びチャンネルコ
ントローラが設けられる。処理袋ＥＣＰＵは、ダイレク
トメモリアクセス制御装置ＤＭＡＣの各チャンネルの起
動に先立って、対応するコントロールレジスタに制御パ
ラメータを書き込む、また、対応するディスクリブタレ
ジスタに先頭ディスクリブタのアドレスを書き込み、対
応するバイトカウンタレジスタにメモリブロックのバイ
ト数等を書き込む、これにより、ダイレクトメモリアク
セス制御装置ＤＭＡＣの対応するチャンネルが起動され
る。ダイレクトメモリアクセス制御装置ＤＭＡＣの起動
されたチャンネルは、シリアル通信制御装置Ｓ【０の転
送要求信号ＲＥＱＴＡ、ＲＥＱＴＢ又はＲＥＱＲＡ、Ｒ
ＥＱＲＢに従ってランダムアクセスメモリＲＡＭとシリ
アル通信制御装置３１０との間で送信データ又は受信デ
ータの転送動作を行わせる。これらの送信データ及び受
信データの転送動作に際し、ダイレクトメモリアクセス
制御袋ｆＤＭＡＣは処理装置ＣＰＵに対してホールト信
号πＡＬＴを送ってバス権を要求し、アドレスストロー
ブ信号ＡＳが論理ハイレベルとされることで処理袋′Ｂ
、ｃＰＵがバス権を放棄したことを確認する。

これにより、ダイレクトメモリアクセス制御装置ＤＭＡ
Ｃはアドレスストローブ信号Ｘ〕−を論理口うレベルと
し、リード・ライト信号Ｒ／Ｗやアドレス信号等をバス
に送出する。

ところで、ダイレクトメモリアクセス制御装置Ｄ　Ｍ　
Ａ　Ｃの４つのチーンネルのうちシリアル通信制固装ｆ
ｆ１ｓｒｏのチャンネルＣＨＡ及びＣＨＢのデータ受ｆ
３部に割り当てられた２つのチャンネルは、転送要求信
号ＲＥＱＳＡ又はＲＥＱＳＢに従って、シリアル通信制
御装置ＳＴｏとランダムアクセスメモリＲＡＭとの間で
受信ステータスの転送を行わせる機能を持つ。また、通
信回線においてＨＤ　Ｌ　Ｃプロトコルが採られ連続フ
レーム伝送が行われる場合、これらの受信ステータスを
モニタすることでランダムアクセスメモリＲＡＭのディ
スクリブタを連鎖的に読み出し、通信データを格納する
メモリブロックを切り換える機能を持つ。

特に制限されないが、ダイレクトメモリアクセス制御装
置ＤＭＡＣは、最後のメモリブロックに対する通信デー
タの転送が終了した時点で割り込み要求信号ＩＮＴを論
理ロウレベルとし、処理装置〇ＰＵに割り込み処理を要
求する。これにより、この実施例の通信処理装置ＮＰＵ
は、連続フレーム伝送によって連続的に受信される例え
ば７つのフレームを、高速度でランダムアクセスメモリ
ＲＡＭに取り込むことができる。

第１図には、この発明が適用されたシリアル通信制御装
置ＳＩＯの一実施例のブロック図が示されている。特に
制限されないが、このシリアル通信制御装置ＳＸＯは、
上述の１チップ通信処理装置ＮＰＵ内に内蔵される。

第１図において、処理袋ＥＣＰＵから出力されるアドレ
スストローブ信号Ａｓは、特に制限されないが、シリア
ル通信制御装置ＳＩＯのアドレスバスー９’　Ｄ　Ｅ　
Ｃに供給される。このアドレスデコーダＤＥＣには、さ
らにアドレスバスＡＢの上位ビットを介して出力される
デバイスコードが供給される。アドレスデコーダＤＥＣ
は、アドレスストローブ信号τ茗に従って動作状態とさ
れ、デバイスコードをデコードする。アドレスデコーダ
ＤＥＣは、デバイスコードがこのシリアル通信制御装置
ＳＩＯに対応する組み合わせとされるとき、チップ選択
信号Ｃ８を論理ハイレベルとしてシリアル通信制御装置
ＳＩＯを選択状態とする。

アドレスバスＡＢの一部の下位ビットは、チャンネルや
レジスタ等を指定するための選択信号とされ、セレクタ
ＳＥＬに供給される。シリアル通信制御装置ＳＩＯのセ
レクタＳＥＬは、コントロールレジスタＣＲＥＧの書き
込み命令やステータスレジスタ５ＲＥＧの読み出し命令
などに際し、上記選択信号をデコードして対応するチャ
ンネル又はレジスタを選択・指定する。

データバスＤＢは、シリアル通信制御装置５１０のデー
タパスバッファＤＢＢに結合され、さらに内部データバ
スＩＤＢを介してチャンネルＣＨＡ及びＣＨＢのコ・ン
トロールレジスタＣＲＥＧ。

ステータスレジスタ５ＲＥＧ、　送信データバッファＴ
ＤＢ及び受信データバッファＲＤＢに結合される。

処理袋５ＩＣＰＵから出力されるリード・ライト信号Ｒ
／Ｗは、シリアル通信制御装置ＳＩＯのバスコントロー
ラＢＵＳＣＴＬに供給される。バスコントローラＢＵＳ
ＣＴＬには、さらに上記アドレスデコーダＤＥＣからチ
ップ選択信号Ｃ３が供給される。バスコントローラＢＵ
ＳＣＴＬは、これらのリード・ライト信号Ｒ／Ｗ及びチ
ップ選択信号Ｃ８によってシリアル通信制御装置ＳＩＯ
の各部で必要な各種のタイミング信号を形成する。

また、チャンネルＣＨＡ及びＣＨＨの送受信動作におい
てＣＲＣエラーなどの異常が発生した場合、割り込み要
求信号ＩＮ〒を論理ロウレベルとして処理装置ＣＰＵに
割り込み処理を要求する。

シリアル通信制御装置３１０のＤＭＡコントローラＤＭ
ＡＣは、チャンネルＣＨＡ又はＣＨＢの送信データバッ
ファＴＤＢ、受信データバッファＲＤＢ及びステータス
レジスタ５ＲＥＧの状態をモニタし、送信データ用の転
送要求信号ＲＥＱＴＡ、ＲＥＱＴＢや受信データ用の転
送要求信号ＲＥＱＲＡ、ＲＥＱＲＢ及び受信ステータス
用の転送要求信号ＲＥＱＳＡ、ＲＥＱＳＢを形成し、ダ
イレクトメモリアクセス制御装置ＤＭＡＣに送る。

すなわち、ＤＭＡコントローラＤＭＡＣは、チャンネル
ＣＩＡ又はＣＨＨのデータ送信部において１バイト分の
データ送信が終了し送信データバッファＴＤＢが空にな
ったとき、送信データ用の転送要求信号ＲＥＱＴＡ又は
ＲＥＱＴＢを論理ハイレベルとする。同様に、チャンネ
ルＣＩＡ又はＣＨＢのデータ受信部において少なくとも
１バイト分のデータ受信が終了しその受信データが受信
データバッファＲＤＢに格納されたとき、受信データ用
の転送要求信号ＲＥＱＲＡ又はＲＥＱＲＢを論理ハイレ
ベルとする。また、チャンネルＣＨＡ又はＣＨＢのデー
タ受信部においてフレーム終結やフレーム中断などの制
御用コードが検出されたとき、受信ステータス用の転送
要求信号ＲＥＱＳＡ又はＲＥＱＳＢを論理ハイレベルと
する。

これに対して、ダイレクトメモリアクセス制御装置ＤＭ
ＡＣは、所定の優先順位に従ってこれらの転送要求信号
を受理し、転送確認信号ＡＣＫ　１〜ＡＣＫ３を、受理
したチャンネルのデータ送信部又はデータ受信部に対応
する組み合わせで論理ハイレベル又は論理ロウレベルと
する。これらの転送確認信号ＡＣＫ１〜ＡＣＫ３は、シ
リアル通信制御装置ＳＩＯのＤＭＡコントローラＤＭＡ
Ｃにおいてデコードされ、対応するチャンネルの送信デ
ータバッファＴＤＢ、受信データバッファＲＤＢ又はス
テータスレジスタ５ＲＥＧに対して、送信データや受信
データ又は受信ステータスの転送指示が行われる。

チャンネルＣＨＡ及びＣ）ＩＢは、特に制限されないが
、それぞれコントロールレジスタＣＲＥＧ。

ステータスレジスタ５ＲＥＧ、送信データバッファＴＤ
Ｂ、受信データバフファＲＤＢ及び送信回路Ｔ　ｘ　、
受信回路Ｒｘを含む、送信回路Ｔｘには、さらに送信デ
ータに各種の制御用コードや誤り検出符号等を付加しま
た送信ステータスを形成するための送信制御回路Ｔ　ｘ
　ＣＴ　Ｌが結合される。また、上記受信回路Ｒｘには
、受信データから制御用コードや誤り検出符号を抽出し
また受信ステータスを形成するための受信制御回路Ｒｘ
ＣＴＬが結合される。

チャンネルＣＩＡ及びＣＨＢのコントロールレジスタＣ
ＲＥＧは、複数バイトのレジスタによって構成される。

これらのレジスタには、特に制限されないが、シリアル
通信制御装置ｓＩｏの起動時において、処理装置ＣＰＵ
から通信モードや通信プロトコル及び相手局アドレスな
どの制御パラメータが書き込まれる。

チャンネルＣＩＡ及びＣＨＢのステータスレジスタ５Ｒ
ＥＧは、送信ステータスや特定のエラーステータスを格
納する共通のステータスレジスタと受信ステータスを格
納するｎ個の受信ステータスバッファを含む、このうち
、フレーム終結を示す終了フラグ検出ビットやＣＲＣエ
ラーを示すフレームエラー検出ビット及び上述のアボー
トフレームシーケンス検出ビット、シッートフレーム検
出ビット及び有効余剰ビット数コードなどの受信ステー
タスを含む受信ステータスバッファは、第１図に例示的
に示されるように、同数の受信データバッファＲＤＢに
対応付けられながらＦＩＦＯ形態とされる。これらの受
信ステータスバッファは、ダイレクトメモリアクセス制
御袋ｒｊｌＤＭＡ　Ｃの指示によって読み出され、ラン
ダムアクセスメモリＲＡＭのディスクリブタ内に転送さ
れた後、リセットされる。受信ステータスバッファを除
くその他のステータスは、例えば処理装置ＣＰＵの割り
込み処理に際して読み出され、必要な処理が行われた後
、リセットされる。

送信データバッファＴＤＢは、特に制限されないが、１
バイト分のレジスタによって構成される。

この送信データバッファＴＤＢには、ランダムアクセス
メモリＲＡＭ又は処理袋２ＣＰＵからデータバスＤＢ及
び内部データバスＩＤＢを介して送信データがパラレル
に入力される。これらの送信データは、送信制御回路Ｔ
ｘＣＴＬの指示によって送信回路Ｔｘに取り込まれ、さ
らに通信回線の伝送レートに従ってシリアルに網制御装
置ＮＣＵに伝達される。前述のように、送信データが送
信回路Ｔｘに取り込まれ送信データバッファＴＤＢが空
になると、転送要求信号ＲＥＱＴＡ又はＲＥＱＴＩ３が
形成され、これによって次の送信データが送信データバ
ッファＴＤＢに入力される。

送信回路Ｔｘは、直並列変換用のシフトレジスタ及び回
線駆動回路を含む、送信回路Ｔｘは、送信データバッフ
ァＴＤＢ又は送信制御回路ＴｘＣＴＬからパラレルに供
給されるバイト単位の送信データ又は制御用コードを、
直並列変換用シフトレジスタに取り込み、通信回線の伝
送レートに従ってシリアルに網制御装置ＮＣＵに伝達す
る。

送信制御回路Ｔ　ｘ　ＣＴ　Ｌは、送信データバッファ
ＴＤＢに入力された送信データを送信回路Ｔｘに転送さ
せるとともに、コントロールレジスタＣＲＥＧに書き込
まれた制御パラメータに従ってフラグシーケンスやアド
レスコードなど各種の制御用コードを形成する。また、
送信制御回路ＴｘＣＴＬは、例えばＣＲＣ方式などによ
る誤り検出符号を形成し、これらの制御用コードや誤り
検出符号を所定の通信プロトコルに従って送信データの
前後に組み合わせて送出する。

一方、シリアル通信制御装置ＳＩＯの受信データバッフ
ァＲＤＢは、上述のステータスレジスタ５ＲＥＧの受信
ステータスバッファと同数すなわちｎ個のレジスタによ
って構成される。これらの受信データバッファは、それ
ぞれ受信ステータスバッファに対応付けられながらＦＩ
ＦＯ形態とされる。受信回路Ｒｘにおいて組み立てられ
た受信データは、１バイトごとにパラレルに受信データ
バッファＲＤＢに送られる。このとき、ＤＭＡ転送モー
ドが採られる場合、シリアル通信制御装置ＳＩＯのバス
コントローラＢＵＳＣＴＬにおいて受信データ用の転送
要求信号ＲＥＱＲＡ又はＲＥＱＲＢが形成され、ダイレ
クトメモリアクセス制御装置ＤＭＡＣに送られる。これ
により、ダイレクトメモリアクセス制御装置ＤＭＡＣか
ら受信データをランダムアクセスメモリＲＡＭに転送す
るための指示が行われる。受信データは、受信データバ
ソファＲＤＢから内部データバスＩＤＢ、データバッフ
ァＤＢＢ及びデータバスＤＢを介して、ランダムアクセ
スメモリＲＡＭのバッファ用メモリブロックに転送され
る。

受信回路Ｒｘは、直並列変換用のシフトレジスタ及びデ
ータマルチプレクサ等を含む、受信回路ＲＸは、相手局
から通信回線ＬＩＮＥ及び網制御袋ＥＮＣＵを介してシ
リアルに送られる通信データを受信し、受信制御回路Ｒ
ｘＣＴＬの指示に従って受信データバッファＲＤＢにパ
ラレルに伝達する。

受信制御回路ＲｘＣＴＬは、受信回路Ｒｘのシフトレジ
スタを経由して伝達される受信データをモニタし、フレ
ーム開始・終結のフラグシーケンスやフレーム中断など
の制御用コードを抽出する。

また、フレームビット長や受信データ及び誤り検出符号
によって受信データの正常性を確認するとともに、その
結果及び上記制御用コードに従ってステータスレジスタ
５ＲＥＧの受信ステータスバッファの対応するビットを
セットする。このとき、ＤＭＡ転送モードが採られさら
にＨＤＬＣによる連続フレーム伝送が行われる場合、シ
リアル通信制御袋ｆｆ５ｒｏのパスコンドロー−７ＢＵ
ＳＣＴＬにおいて受信ステータス用の転送要求信号ＲＥ
ＱＳＡ又はＲＥＱＳＢが形成され、ダイレクトメモリア
クセス制御装置ＤＭＡｃに送られる。これにより、ダイ
レクトメモリアクセス制御装置ＤＭＡＣからシリアル通
信制御袋ＷＳＩＯ及びランダムアクセスメモリＲＡＭに
対して受信ステータスの転送指示が行われる。受信ステ
ータスは、受信データバッファＲＤＢの受信データと正
確に対応付けられながら、ステータスレジスタ５ＲＥＧ
の受信ステータスバッファから内部データバスＩＤＢ。

データバッファＤＢＢ及びデータバスＤＢを介して、ラ
ンダムアクセスメモリＲＡＭのディスクリブタに転送さ
れる。

ところで、ランダムアクセスメモリＲＡＭのディスクリ
ブタに転送される受信ステータスは、ダイレクトメモリ
アクセス制御装置ＤＭＡＣによってモニタされ、受信フ
レーム数のチェックが行われる。この結果、例えば８番
目のフレームの受信データの転送が終了した時点で、ダ
イレクトメモリアクセス制御装置ＤＭＡＣから処理装置
ＣＰＵに対して割り込み処理要求が行われ、処理装置ｃ
ＰＵに処理が移される。

以上のように、この実施例のシリアル通信制御袋Ｈｓｉ
ｏを含む通信処理装置ＮＰＵは、連続フレーム伝送によ
って連続的に受信される複数フレームの受信データ及び
受信ステータスを、ダイレクトメモリアクセス制御装置
ＤＭＡＣを介しかつ処理装置ＣＰＵによるフレームごと
の割り込み処理を必要とすることなく連続してランダム
アクセスメモリＲＡＭに転送する方法が採られる。また
、シリアル通信制御装置ＳＩＯには、フレーム中断を示
すアボートフレームシーケンス検出ビットやフレームビ
ット不足を示すショートフレーム検出ビットなどの受信
ステータスを一時的に格納する受信ステータスバッファ
が受信データバッファＲＤＢと同数だけ設けられ、それ
ぞれが受信データバッファに対応付けられながらＦＩＦ
Ｏ形態とされる。このため、受信データバフファＲＤＢ
内に中断されたフレームや監視フレームなどの短いフレ
ームが複数個含まれる場合でも、これらの受信データと
受信ステータスとを正確に対応付けることができ、かつ
連続フレーム伝送によって連続受信される複数フレーム
の受信データ及び受信ステータスを高速度でランダムア
クセスメモリＲＡＭに転送できるものである。

以上の本実施例に示されるように、この発明をＨＤＬＣ
Ｊ合の通信処理装置に含まれるシリアル通信制御装置に
適用した場合、次のような効果が得られる。すなわち、（１１シリアル通信制御装置に、アボートフレームシー
ケンス検出ビット、ショートフレーム検出ビット及び有
効余剰ビット数コードなどの受信ステータスを一時的に
格納する受信ステータスバッファを受Ｉｆｆデータバッ
ファと同数個だけ設け、受信データバッファに対応付け
ながらＦＩＦ○形態とすることによって、複数の受ｆ３
デークバッファ内に中断されたフレームや監視フレーム
などの短い）レームが複数掴合よれる場合でも、これら
の受信データと受信ステータスとを正確に対応付けるこ
とができるという効果が得られる。

（２）上記（１１項により、ＨＤＬＣプロトコルを採る
通信処理装置において、連続フレーム伝送によって連続
受信される複数フレームの受信データ及び受信ステータ
スを高速度でしかも正確に一時記憶部に格納できるとい
う効果が得られる。

（３）上記（１）項及び（２）項により、シリアル通信
制御装置を含む通信処理装置ひいては通信系としての伝
送品質を改善し、その伝送スループットを向上できると
いう効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、通信回線の伝
送レートが比較的遅い場合、受信データバッファＲＤＢ
及びステータスレジスタ５ＲＥＧの受信ステータスバッ
ファはそれぞれ１個ずつだけ設けられてもよい、また、
受信ステータスと送信ステータスは、それぞれ別個のス
テータスレジスタに含まれるようにしてもよい、この実
施例では連続フレーム伝送が終了したことを割り込みに
よって処理装置ＣＰＵに知らせているが、例えば処理装
置ＣＰＵから比較的ゆっくりした周期でポーリングを行
うよ・）にしてもよい。また、シリアル通信制御装置３
１０に連続フレーム伝送によって連続転送されるフレー
ム数と同数例えば８フレ一ム分のステータスバッファを
設けることが許されるならば、シリアル通信制弾装ＶＭ
、ｓＩｏから処理装置ＣＰＵに割り込みをかけることに
よって連続フレーム伝送の終了を知らせることもよい、
この実施例において通信処理装置ＮＰＵは一つの半導体
基板上に形成されるものとしているが、それぞれのブロ
ックが個々の半導体基板上に独立し又は組み合わされて
形成されるものであってもよい、さらに、第１図に示し
たシリアル通信制弾装ｇＬｓＩｏの具体的なブロック構
成や第２図に示した通信処理装置ｉ！ＮＰＵのブロック
構成及び各装置間の制御信号の組み合わせ等、種々の実
施形態を採りうるちのである。

以上の説明では生として本発明者によってなされた発明
をその背景となった利用分野であるＨＤＬＣ適合の通信
処理装置に含まれるシリアル通信制御装置に通用した場
合について説明したが、それに限定されるものではなく
、例えば、その他の通信・プロトコルに適合される通信
処理装置に含まれるシリアル通信制御装置にも通用でき
る０本発明は、少なくともＤＭＡ転送モードを有しかつ
連続フレーム伝送機能を有する通信処理装置に含まれる
シリアル通信制御装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、シリアル通信制御装置に、アポートフレ
ームシーケンス検出ビット。

ショートフレーム検出ビット及び有効余剰ピント数コー
ドなどの受信ステータスを一時的に格納する受信ステー
タスバッファを受信データバッファと同数個だけ設け、
受信データバッファに対応付けながらＦＩＦＯ形態とす
ることで、複数の受信データバッファ内に中断されたフ
レームや監視フレームなどの短いフレームが複数個取り
込まれる場合でも、これらの受信データと受信ステータ
スとを正確に対応付けることができ、連続フレーム伝送
によって連続受信される複数フレームの受信データ及び
受信ステータスを高速度でしかも正確に一時記憶部に転
送できるため、シリアル通信制御装置を含む通信処理装
置ひいては通信系としての伝送品質を改善し、その伝送
スループ７トを向上できるものである。

【図面の簡単な説明】

第Ｆ図は、この発明が通用されたシリアル通信制御装置
の一実施例を示すブロック図、第２図は、第１図のシリ
アル通信制御装置を含む通信処理装置の一実施例を示す
ブロック図である。３１０・・・シリアル通信制御装置、ＣＨＡ。ＣＨＢ・・・ＳＩＯチ中ンネル、ＢＵＳＣＴＬ・・・バ
スコントローラ、ＤＭＡＣ・・・ＤＭＡコントローラ、
ＤＢＢ・・・データバスバッファ、ＤＥＣ・・・アドレ
スデコーダ、ＳＥＬ・・・セレクタ、ＣＲＥＧ・・・コ
ントロールレジスタ、５ＲＥＧ・・・ステータスレジス
タ（受信ステータスバッファを含む）　、ＴＤＢ・・・
送信データバッファ、ＴｘＣＴＬ・・・送信制御回路、
Ｔｘ・・・送信回路、ＲＤＢ・・・受信データバッファ
、ＲｘＣＴＬ・・・受信′ｔｌｉｅ回路、Ｒｘ・−−受
信回路。ＮＰＵ・・・通信処理装置、ＣＰＵ・・・処理装置、Ｄ
ＭＡＣ・・・ダイレクトメモリアクセス制御装置、ＲＯ
Ｍ・・・リードオンリーメモリ、ＲＡ　？／ｆ・・・ラ
ンダムアクセスメモリ、ＨＯ５Ｔ・・・ホストコンピュ
ータ、ＮＣＵ・・・網制御装置。第１図ＤＭΔ〔

Claims

【特許請求の範囲】１、受信データの直並列直換機能を持つデータ受信部と
、先入れ先出し形態とされ上記データ受信部によって受
信される受信データを一時的に格納する複数の受信デー
タバッファと、上記受信データバッファと同数だけ設け
られかつ上記受信データバッファと対応付けられながら
先入れ先出し形態とされ上記データ受信部によって受信
され又は形成される受信ステータスを一時的に格納する
複数の受信ステータスバッファを含み、連続フレーム伝
送によって連続して送られる複数フレームの受信データ
及び受信ステータスを、ダイレクトメモリアクセス制御
装置を介しかつ中央処理装置によるフレームごとの割り
込み処理を必要とすることなく一時記憶装置に連続転送
しうることを特徴とするシリアル通信制御装置。２、上記受信ステータスには、アボートフレームシーケ
ンス検出ビット、ショートフレーム検出ビット及び有効
余剰ビット数コードが含まれることを特徴とする特許請
求の範囲第１項記載のシリアル通信制御装置。