JP2821320B2

JP2821320B2 - ホームバス・プロトコル・コントローラ

Info

Publication number: JP2821320B2
Application number: JP4209880A
Authority: JP
Inventors: 聡子小川
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1992-08-06
Filing date: 1992-08-06
Publication date: 1998-11-05
Anticipated expiration: 2013-11-05
Also published as: JPH0662079A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はホムーバス・プロトコル
・コントローラに関し、特にシリアル送受信機能におい
てホームバス・システム規格に準拠したプロトコルで送
受信を行い、送信時には送信データをＡＭＩ信号に変換
して出力するホームバス・プロトコル・コントローラに
関する。

【０００２】ここで、ホームバス・システムとは、家庭
内の各種情報通信機器（家電機器やＡＶ機器，セキュリ
ティ関連機器等）を共通の伝送路に接続して、遠隔制御
するシステムであり、このシステムのキャラクタ構成
を、図６に示す。

【０００３】また、ＡＭＩ信号とは、（Ａｌｔｅｒｎａ
ｔｅＭａｒｋＩｎｖｅｒｓｉｏｎ）ディジタル信号
を伝送する場合の伝送波形の１つであり、ゼロ，プラ
ス，マイナスの３値を持ち、例えば負論理の場合、論理
「１」をゼロに、論理「０」をプラスまたはマイナスの
レベルに交互に割り付ける方式である。

【０００４】また、後述するＡＣＫ／ＮＡＫとは、通信
手順の中で使用されるコードで、送信したフレームが正
確に送信先に届いたかどうかを確認するため、送信元が
受信するものであり、ＡＣＫ（Ａｃｋｎｏｗｌｅｄｇ
ｅ）は肯定応答，ＮＡＫ（ＮｅｇａｔｉｖｅＡｃｋｎ
ｏｗｌｅｄｇｅ）は否定応答を意味する。

【０００５】

【従来の技術】従来のホームバス・プロトコル・コント
ローラの送受信制御部分のブロック図を図３に示す。

【０００６】図３において、本送受信制御部分は、送信
データを設定する送信レジスタ３１と、送信途中のデー
タが格納される送信シフト・レジスタ３２と、送信時に
スタート・ビット，パリティ・ビット，ストップ・ビッ
トを付加して送信制御を行う送信制御パリティ付加部４
１と、送信シフト・レジスタ３２でシフトされた１ビッ
トのデータをＡＭＩ信号に変換するＡＭＩ変換部３９
と、受信データを取り込む受信レジスタ３３と、受信途
中のデータが格納される受信シフト・レジスタ３４と、
受信時にパリティエラーのチェックを行う受信制御パリ
ティ・チェック部４２と、送信データ，受信データのシ
フトを行うタイミングを作るカウント・クロック生成部
４０と、１１ビット＝１パケットのデータの送信および
受信の終了時に、割り込み信号を発生する送受信割り込
み制御部３５と、データ数（パケット数）をカウントす
るデータ・カウンタ３６と、ビット位置をカウントする
ビット・カウンタ３７と、受信エラー内容を保存してお
くエラーステータス・レジスタ３８とを備えている。

【０００７】送信動作の場合、送信データが送信レジス
タ３１に設定されると、送信制御パリティ付加部４１に
よってスタート・ビット，パリティ・ビット，ストップ
・ビットが付加されながら、カウント・クロック生成部
４０で生成されたカウント・クロックに同期して送信シ
フト・レジスタ３２の内容が１ビットずつシフトアウト
され、そのビット値がＡＭＩ変換部３９でＡＭＩ信号に
変換されて端子から出力される。１ビット送信するごと
にビットカウンタ３７でビット位置がカウントされ、ビ
ットカウンタ３７が１１ビット＝１パケット（別紙参
照）分カウントされると、データカウンタ３６が１デー
タ分カウントされ、それと同時に送受信割り込み制御部
３５より割り込み信号が発生する。

【０００８】受信動作の場合は、端子から信号が入力さ
れると、カウント・クロックに同期してそのビット値が
受信データとして受信シフト・レジスタ３４にシフトイ
ンされる。受信後、受信制御パリティ・チェック部４２
によってパリティ・チェックやストップ・ビットチェッ
クが行われ、チェック結果がエラーステータス・レジス
タ３８に書き込まれる。１ビット受信するごとにビット
カウンタ３７でビット位置カウントされ、ビットカウン
タ３７が１１ビット＝１パケット分カウントされると、
データカウンタ３６が１データ分カウントされ、それと
同時に送受信割り込み制御部３５より割り込み信号が発
生する。

【０００９】１パケットの送信または受信が終了する
と、ただちにこの割り込み要求を受け付け、図４，図５
に示す手順でプログラム処理を行っていた。図４におい
て、１パケットの送信が終了すると（ステップ５１）、
次の送信データを送信レジスタに設定する（ステップ５
２）。又１パケットの受信が終了すると（ステップ５
１）、受信データを受信レジスタから読み出す（ステッ
プ５５）。

【００１０】また、受信側が受信結果をアクノリッジデ
ータとして送信側に返送するＡＣＫ／ＮＡＫ部分にくる
と（ステップ５３，５６）、受信側のプログラムで受信
エラーの内容を判断し（ステップ５７）、プログラムで
ＡＣＫデータもしくはＮＡＫデータを送信レジスタ３１
に設定する（ステップ５８）。そして送信側，受信側の
プログラムで送信動作，受信動作を切り替える（ステッ
プ５９）。

【００１１】以上の処理を繰り返し、図４において、１
フレームのデータの送信が終了すると、図５において、
次のフレームの送信データの準備を行い（ステップ６
１）、１フレームの受信が終了すると、現受信フレーム
の加工等の処理を行う（ステップ６２）。

【００１２】

【発明が解決しようとする課題】このような従来のホー
ムバス・プロトコル・コントローラでは、１パケットの
送信または受信終了のたびに、プログラム処理内で次の
送信データの設定、または現在の受信データの読みだし
を行うため、送信データの設定，受信データの読みだし
の必要最低限の処理と割り込みを受け付けるまでの時間
だけでも、ホームバス・システム規格の１ビット長約１
０４μｓのうちの数十μｓを割いてしまう。

【００１３】さらに、ＡＣＫ／ＮＡＫ部分でのエラー判
断とＡＣＫ／ＮＡＫデータの送信レジスタへの設定、お
よび送信動作，受信動作の切り替え処理では、前述の処
理以上に時間がかかってしまう。そのため、ホストＣＰ
Ｕがホームバス通信以外の処理、例えば他機器との通
信，キー入力，表示，送受信データの処理，加工等に費
やせる時間が減少し、応答性の悪いシステムとなってし
まうという問題点があった。

【００１４】本発明の目的は前記問題点を解決し、応答
性を良好にしたホームバス・プロトコル・コントローラ
を提供することにある。

【００１５】

【課題を解決するための手段】本発明のホームバス・プ
ロトコル・コントローラの構成は、送信データをメモリ
から読みだす送信データ読みだし部と、前記送信データ
読みだし部で読みだした送信データを送信レジスタへ設
定する送信データ設定部と、受信データを受信レジスタ
から読みだす受信データ読みだし部と、前記受信データ
読みだし部で読みだした受信データをメモリへ転送する
受信データ転送部と、前記受信において検出された受信
エラーをエラーステータス・レジスタの内容から判断す
るエラー判断部と、前記受信エラーの結果に応じてＡＣ
Ｋ／ＮＡＫデータを選択するＡＣＫ／ＮＡＫデータ選択
部と、これらの送受信動作がＡＣＫ／ＮＡＫ部分にきた
ら送信動作，受信動作を切り替える送受信切り替え部と
を備えていることを特徴とする。

【００１６】

【実施例】図１は本発明の第１の実施例のホームバス・
プロトコル・コントローラの送受信制御部分とＡＣＫ／
ＮＡＫ出力制御部分とのブロック図である。

【００１７】図１において、本実施例は、送信データを
メモリあるいはＡＣＫ／ＮＡＫデータ選択部から読み出
す送信データ読みだし部１と、読みだした送信データを
送信レジスタへ設定する送信データ設定部２と、受信デ
ータを受信レジスタから読み出す受信データ読みだし部
３と、読みだした受信データをメモリへ転送する受信デ
ータ転送部４と、受信において検出された受信エラーを
エラーステータス・レジスタの内容から判断するエラー
判断部５と、この受信エラーの結果に応じてＡＣＫ／Ｎ
ＡＫデータを選択するＡＣＫ／ＮＡＫデータ選択部６
と、送受信動作がＡＣＫ／ＮＡＫ部分にきたら送信動
作，受信動作を切り替える送受信切り替え部７と、前記
ＡＣＫ／ＮＡＫデータの送信または受信が終了（＝１フ
レームの送信または受信が終了）したら終了割り込みを
発生する終了割り込み発生部８とを備えている。

【００１８】また、送信レジスタ９への設定データを１
フレーム（図６参照）分あらかじめ格納しておく送信バ
ッファ２１と、受信レジスタから取り込むデータを１フ
レーム分格納する受信バッファ２２とがある。

【００１９】即ち、本実施例のホームバス・プロトコル
・コントローラの構成は、送信データを設定する送信レ
ジスタ９，送信途中のデータが格納される送信シフト・
レジスタ１０，送信時にスタート・ビット，パリティ・
ビット，ストップ・ビットを付加して送信制御を行う送
信制御パリティ付加部１２，前記送信レジスタでシフト
された１ビットのデータをＡＭＩ（Ａｌｔｅｒｎａｔｅ
ＭａｒｋＩｎｖｅｒｓｉｏｎ：以下ＡＭＩと称す）
信号に変換するＡＭＩ変換部１１，受信データを取り込
む受信レジスタ１３，受信途中のデータが格納される受
信シフト・レジスタ１４，受信時にパリティエラーのチ
ェックを行う受信制御パリティ・チェック部１５，送信
データ，受信データのシフトを行うタイミングを作るカ
ウント・クロック生成部１６，１１ビット＝１パケット
のデータの送信および受信の終了時に、割り込み信号を
発生する送受信割り込み制御部１８，データ数（パケッ
ト数）をカウントするデータカウンタ１９，ビット位置
をカウントするビットカウンタ２０，受信エラーの内容
を保存しておくエラーステータス・レジスタ１７を備
え、さらに送信データをメモリあるいはＡＣＫ／ＮＡＫ
（Ａｃｋｎｏｗｌｅｄｇｅ／ＮｅｇａｔｉｖｅＡｃｋ
ｎｏｗｌｅｄｇｅ：以下ＡＣＫ／ＮＡＫと称す）データ
選択部６から読みだす送信データ読みだし部１，読みだ
した送信データを送信レジスタ９へ設定する送信データ
設定部２，および受信データを受信レジスタ１３から読
みだす受信データ読みだし部３，読みだした受信データ
をメモリへ転送する受信データ転送部４，前記受信にお
いて検出された受信エラーをエラーステータス・レジス
タ１７の内容から判断するエラー判断部５，受信エラー
の結果に応じてＡＣＫ／ＮＡＫデータを選択するＡＣＫ
／ＮＡＫデータ選択部６，これらの送受信動作がＡＣＫ
／ＮＡＫ部分にきたら送信動作，受信動作を切り替える
送受信切り替え部７を備えたことを特徴とする。

【００２０】次に、この送信データ読みだし部１，送信
データ設定部２，受信データ読みだし部３，受信データ
転送部４，エラー判断部５，ＡＣＫ／ＮＡＫデータ選択
部６，送受信切り替え部７，終了割り込み発生部８，送
信バッファ２１，受信バッファ２２の動作を説明する。

【００２１】まず、送信動作の場合である。送信レジス
タ９に設定されたデータが、ＡＭＩ信号に変換されて、
端子から出力される動作は、従来技術と同様である。ビ
ットカウンタ２０が、１１ビット＝１パケット分カウン
トすると、データカウンタ１９が１データ分カウントさ
れ、それと同時に送受信割り込み制御部１８より割り込
み信号が発生する。このタイミングで、次の送信データ
が、送信レジスタ９から送信シフト・レジスタ１０に転
送される。この割り込み信号は、送信データ読みだし部
１に入力され、この信号をトリガとして、送信データ読
みだし部１により送信バッファ２１から次の設定データ
が読みだされ、読みだされたデータが送信データ設定部
２により送信レジスタ９に設定される。続いて同様に、
次のデータ送信が行われるが、このとき読まれる送信バ
ッファは、前回読まれたエリアの１つあとのエリアとな
る。

【００２２】次に受信動作の場合である。受信信号が、
受信データとして受信レジスタ１３に取り込まれる動作
は、従来技術と同様である。ビットカウンタ２０が１１
ビット＝１パケット分カウントすると、データカウンタ
１９が１データ分カウントされ、それと同時に送受信割
り込み制御部１８より割り込み信号が発生する。このタ
イミングで受信レジスタ１３に受信シフト・レジスタ１
４のデータが転送される。この割り込み信号は受信デー
タ読みだし部３に入力され、この信号をトリガとして、
受信データ読みだし部３により受信レジスタ１３のデー
タが読みだされ、読みだされたデータが受信データ転送
部４により受信バッファ２２に転送される。続いて同様
に、次のデータ受信が行われるが、このとき転送される
受信バッファは前回転送されたエリアの１つあとのエリ
アとなる。送信，受信の場合とも、データカウンタ１９
のカウンタがＡＣＫ／ＮＡＫ部分に来るまて以上の動作
が繰り返される。

【００２３】受信動作の場合、データカウンタ１９のカ
ウントがＡＣＫ／ＮＡＫ部分に来ると、エラー判断部５
によって、エラーステータス・レジスタ１７から受信エ
ラーの内容が判断され、この結果がＡＣＫ／ＮＡＫデー
タ選択部６に知らされ、ＡＣＫ／ＮＡＫデータ選択部６
によりＡＣＫデータまたはＮＡＫデータが選択され、こ
のデータが送信データ読みだし部１により読みだされ、
送信データ設定部２により送信レジスタ８に設定され
る。同じくデータカウンタのカウントがＡＣＫ／ＮＡＫ
部分に来たタイミングで、送受信切り替え部７により送
信側の動作と受信側の動作が切り替えられ、前記ＡＣＫ
／ＮＡＫの送信または受信が終了すると、終了割り込み
発生部８より終了割り込みが発生する。この割り込み処
理のフロー図は、図５と同様となる。本実施例における
プログラム処理は、従来技術に比較して、図４の処理が
まったく不要となる。

【００２４】図２は本発明の第２の実施例のホームバス
・プロトコル・コントローラの送受信制御部分とＡＣＫ
／ＮＡＫ出力制御部分とのブロック図である。図２にお
いて、本実施例は、送信データ読みだし部からビットカ
ウンタ２０までは図１と構成，動作ともに同様である。

【００２５】図１と相違する部分は、送信データ・メモ
リ８１，８１′，８１″（送信レジスタ９への転送デー
タを複数フレーム持っておくことのできる送信データ・
メモリ）と、受信データ・メモリ８２，８２′，８２″
（受信レジスタ１３から取り込むデータを複数フレーム
格納することのできる受信データ・メモリ）と、送信デ
ータ・メモリ・ポインタ８３（送信データ・メモリの先
頭アドレスを示す送信データ・メモリ・ポインタ）と、
受信データ・メモリ・ポインタ８４（受信データ・メモ
リの先頭アドレスを示す受信データ・メモリ・ポイン
タ）とである。

【００２６】次に、この送信データ・メモリ８１，８
１′，８１″と受信データ・メモリ８２，８２′，８
２″、送信データ・メモリ・ポインタ２３と受信データ
・メモリ・ポインタ２４の動作について説明する。

【００２７】送信動作の場合、１パケットの送信が終了
すると、送信データ読みだし部１により送信データ・メ
モリ８１から次の送信データが読みだされ、送信データ
設定部２により送信レジスタ９に転送される動作は第１
の実施例と同様である。このとき送信データ・メモリ・
ポインタ８３が＋１される。送信データ・メモリ８１の
データが１フレーム全て転送されると、送信データ・メ
モリ・ポインタ８３のデータが参照され、次のフレーム
の送信データ・メモリ８１′の先頭アドレスが決定され
る。このあとの送信動作は前述と同様である。

【００２８】受信動作の場合も、１パケットの受信が終
了すると、受信データ読みだし部３により受信レジスタ
１３のデータが読みだされ、このデータが受信データ転
送部４により受信データ・メモリ８２へ転送される動作
は前記第１の実施例と同様である。このとき受信データ
・メモリ・ポインタ８４が＋１される。受信データ・メ
モリ８２に１フレームのデータが転送されると、受信デ
ータ・メモリ・ポインタ８４のデータが参照され、次の
フレームの受信データが格納される受信データ・メモリ
８２′の先頭アドレスが決定される。このあとの受信動
作は前述と同様である。

【００２９】前述のように送信データ・メモリ・ポイン
タ８３，受信データ・メモリ・ポインタ８４は、１パケ
ットの送信または受信が終了するたびに＋１されるた
め、次のフレームのデータ・メモリが引き続いている場
合はプログラムでの更新の必要がなく、次のフレームの
データ・メモリが引き続いていない場合は、１フレーム
の送信または受信が終了したときに終了割り込み発生部
８より発生する終了割り込みのプログラム処理において
更新する。

【００３０】このようにして、送信データの送信レジス
タへの設定、および受信データの受信レジスタからの読
みだしが自動的に行われ、さらにＡＣＫ／ＮＡＫ部分で
は受信エラーの内容が判断され、その結果に応じて送信
レジスタに自動的にＡＣＫ／ＮＡＫデータが設定され、
そして送信動作，受信動作が自動的に切り替えられるこ
とはもちろんのこと、複数フレームの送信データの自動
転送、及び複数フレームの受信データの自動転送も実現
できるため、１フレームの送信が終了するたびに、ホス
トＣＰＵが次のフレームのデータを送信データ・メモリ
に格納し、また１フレームの受信が終了するたびに、前
のフレームの受信データを受信データ・メモリから読み
だす処理が不要になり、ホストＣＰＵがホームバス通信
以外の処理に費やせる時間が第１の実施例に比較して、
ますます増加する。

【００３１】

【発明の効果】以上説明したように、本発明は、送信デ
ータ読みだし部，送信データ設定部，受信データ読みだ
し部，受信データ転送部を有することにより、１パケッ
トの送信または受信終了のたびに、割り込み処理内で次
の送信データの設定または現在の受信データの読みだし
を行わないため、１パケット単位での割り込み処理の必
要がなく、さらにエラー判断部を有することによりＡＣ
Ｋ／ＮＡＫ部分での受信エラーの内容の判断を行う必要
がなく、ＡＣＫ／ＮＡＫデータ選択部を有することによ
りＡＣＫ／ＮＡＫデータの送信レジスタへの設定も必要
なく、送受信切り替え部を有することにより送信動作，
受信動作の切り替えを行う必要もなくなり、そのため、
ホストＣＰＵがホームバス通信以外の処理に費やせる時
間が大幅に増加し、システム全体の応答性が向上すると
いう効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例のホームバス・プロトコ
ル・コントローラの送受信制御部分とＡＣＫ／ＮＡＫ出
力制御部分とのブロック図である。

【図２】本発明の第２の実施例のホームバス・プロトコ
ル・コントローラの送受信制御部分とＡＣＫ／ＮＡＫ出
力制御部分とのブロック図である。

【図３】従来のホームバス・プロトコル・コントローラ
の送受信制御部分のブロック図である。

【図４】従来のホームバス・プロトコル・コントローラ
における制御プログラムの第１ステップ群を示すフロー
図である。

【図５】図４のプログラムの第２のステップ群を示すフ
ロー図である。

【図６】ホームバス・システムのキャラクタ構成を示す
図である。

【符号の説明】１送信データ読みだし部２送信データ設定部３受信データ読みだし部４受信データ転送部５エラー判断部６ＡＣＫ／ＮＡＫデータ選択部７送受信切り替え部８終了割り込み発生部９，３１送信レジスタ１０，３２送信シフト・レジスタ１１，３９ＡＭＩ変換部１２，４１送信制御パリティ付加部１３，３３受信レジスタ１４，３４受信シフト・レジスタ１５，４２受信制御パリティ・チェック部１６，４０カウント・クロック生成部１７，３８エラーステータス・レジスタ１８，３５送受信割り込み制御部１９，３６データカウンタ２０，３７ビットカウンタ２１送信バッファ２２受信バッファ５０〜６２処理８１，８１′，８１″ 送信データメモリ８２，８２′，８２″ 受信データメモリ８３送信データ・メモリ・ポインタ８４受信データ・メモリ・ポインタ

Claims

(57)【特許請求の範囲】

【請求項１】送信データをメモリから読みだす送信デ
ータ読みだし部と、前記送信データ読みだし部で読みだ
した送信データを送信レジスタへ設定する送信データ設
定部と、受信データを受信レジスタから読みだす受信デ
ータ読みだし部と、前記受信データ読みだし部で読みだ
した受信データをメモリへ転送する受信データ転送部
と、前記受信において検出された受信エラーをエラース
テータス・レジスタの内容から判断するエラー判断部
と、前記受信エラーの結果に応じてＡＣＫ／ＮＡＫデー
タを選択するＡＣＫ／ＮＡＫデータ選択部と、これらの
送受信動作がＡＣＫ／ＮＡＫ部分にきたら送信動作，受
信動作を切り替える送受信切り替え部とを備えているこ
とを特徴とするホームバス・プロトコル・コントロー
ラ。
【請求項２】送信レジスタへの転送データを複数フレ
ーム持っておくことのできる送信データ・メモリと、受
信レジスタから取り込むデータを複数フレーム格納する
ことのできる受信データ・メモリと、前記送信データ・
メモリの先頭アドレスを示す送信データ・メモリ・ポイ
ンタと、前記受信データ・メモリの先頭アドレスを示す
受信データ・メモリ・ポインタとを有する請求項１に記
載のホームバス・プロトコル・コントローラ。