JPH06177941A - ホーム・バス・コントローラ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】エラー発生時の再送処理時間を削減して、処理
サービス時間の向上を図る。 【構成】ＡＣＫ／ＮＡＫ判定データ指定部９と、送信フ
レーム・バッファ回路１１と、送受信タイミング信号ク
ロック生成回路８と、受信データの制御パリティ・チェ
ック回路３と、調歩同期式データをシリアル・パラレル
変換するシフト・レジスタ１と、ＡＣＫ／ＮＡＫ部と受
信バッファ回路２の受信データとを比較してＡＣＫ／Ｎ
ＡＫ部の有無を判定する判定回路１０と、受信動作を始
動させるパケット状態部１２と、送信の再送回数指定部
１５と、送信フレーム同期をとる休止時間制御部１３
と、送信フレーム・バッファ回路よりデータを取出し、
送信バッファ回路４に設定する送信制御手段１４と、送
信動作時の、送信制御パリティ付加回路６と、調歩同期
式のシリアル・データに変換する第２のシフト・レジス
タ５と、シリアル・データをＡＭＩ信号に変換して出力
する制御回路７とで構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はホーム・バス・コントロ
ーラに関し、特に家庭内の各種情報通信機器を、共通の
バス伝送路を介して遠隔制御するホーム・バス・コント
ローラに関する。

【０００２】

【従来の技術】従来の、この種のホーム・バス・コント
ローラの一例を図３に示す。図３に示されるように、本
従来例は、調歩同期式のシリアル・データをパラレル・
データに変換するシフト・レジスタ１と、受信データの
内、スタート・ビット、パリティ・ビットおよびストッ
プ・ビットを除く８ビットのデータを保持する受信バッ
ファ回路２と、受信データのパリティ・ビットのチェッ
クを行う受信制御パリティ・チェック回路３と、送信デ
ータを設定する送信バッファ回路４と、送信データをシ
リアル・データに変換するシフト・レジスタ５と、送信
時にはスタート・ビット、パリティ・ビットおよびスト
ップ・ビットを付加する送信制御パリティ付加回路６
と、調歩同期式シリアル・データをホーム・バス・シス
テムに対応する通信コードであるＡＭＩ信号に変換して
送信出力するＡＭＩ制御回路７と、送受信動作のタイミ
ングを生成して出力するクロック生成回路８とを備えて
構成される。

【０００３】なお、図５に示されるのは、家庭内におけ
る各情報通信機器（家電機器、ＡＶ機器およびセキュリ
ティ機器等を含む）に対応するホーム・バス・システム
において使用される通信フオーマットの１フレームの構
成、ならびに当該１フレームに含まれる１パケットに対
応するＡＭＩ信号のフレーム構成例である。図５におい
て、１フレームは、ＰＲ（優先コード）、ＳＡ（自己ア
ドレス）、ＤＡ（相手先アドレス）、ＣＣ（制御コー
ド）、ＢＣ（電文長コード）、ＤＡＴＡ（データ）、Ｆ
ＣＣ（チェック・コード）、ＤＭＹ（ダミー）およびＡ
ＣＫ／ＮＡＫ（ＡＣＫ／ＮＡＫコード）により構成さ
れ、前記ＢＣ（電文長コード）に対応する１パケット
は、ＳＴ（スタート・ビット）、ｂ₀ 〜ｂ₇ （データ・
ビット）、Ｐ（パリテイ・ビット）およびＳＴＰ（スト
ップ・ビット）により構成されている。また、各フレー
ム間には、１０ｍｓの休止時間が置かれている。

【０００４】以下、図５に示されるホーム・バス・シス
テムにおける通信フォーマットに準拠した１フレーム転
送動作について説明する。送信バッファ回路４に、所定
の送信データが設定されると、送信制御パリティ付加回
路６により、スタート・ビット、パリティ・ビットおよ
びストップ・ビットが付加されながら、クロック生成回
路８より出力される送信タイミング信号に同期して、シ
フト・レジスタ５より１ビットづつ送信データが出力さ
れてＡＭＩ制御回路７に入力される。ＡＭＩ制御回路７
においては、上記の送信データは、それぞれ１ビットに
対応したＡＭＩ信号に変換されて送信される。そして、
１パケットの送信が終了すると、次の送信データが送信
バッファ回路４において設定され、順次、この動作が繰
返して行われる。図５に示される１フレームの内、ＤＭ
Ｙデータ出力が終了すると、受信側より受信結果の応答
として、送信側に対して返送（ＡＣＫ／ＮＡＫデータの
送出）が行われる。

【０００５】また、受信動作としては、受信制御パリテ
ィ・チェック回路３におけるスタート・ビットの検出に
より当該受信動作が開始される。クロック生成回路８よ
り出力される受信タイミング信号に同期して、シリアル
・データが１ビットづつシフト・レジスタ１に格納され
る。その場合においては、受信制御パリティ・チェック
回路３においては、パリティ・ビットおよびストップ・
ビットのチェックが行われて、１パケットの受信動作が
終了すると、受信バッファ回路２に当該受信データが格
納される。また、送信側よりＮＡＫデータが受信される
と、１０ｍｓの休止時間の経過後に、上述した１フレー
ム転送動作が再度行われて、ＡＣＫデータが送信側より
受信されるまで、指定回数分の送信動作が繰返して実行
される。

【０００６】図４は、以上の従来例における１フレーム
転送における動作手順を示すフローチャートである。即
ち、ステップ２１において、送信データが送信バッファ
回路２に設定され、ステップ２２において送信が終了し
たか否かが判定されて、送信終了した場合には、ステッ
プ２３においてＤＭＹデータの送信が終了したか否かが
判定される。ＤＭＹデータの送信が終了した場合には、
ステップ２４において送信側よりＡＮＫ／ＮＡＫデータ
が受信されたか否かが判定されて、受信された場合に
は、ステップ２５において当該ＡＮＫ／ＮＡＫデータが
受信バッファ回路２に取り込まれる。次いで、ステップ
２６においてＡＣＫデータが得られたか否かが判定され
て、得られた場合には、全ての動作が終了となり、得ら
れない場合には、ステップ２７において再送回数の転送
が終了したか否かが判定されて、終了している場合に
は、エラー処理に移行し、また終了していない場合に
は、ステップ２８において休止時間（１０ｍｓ）が経過
したか否かが判定されて、経過した場合には、当初のス
テップ２１に戻り、送信データの設定が行われる。

【０００７】

【発明が解決しようとする課題】上述した従来のホーム
・バス・コントローラにおいては、ホーム・バス・シス
テムにおける通信フォーマットに基づいて通信を行う場
合、送信エラー（ＮＡＫ応答、無回答）が発生すると、
同一フレームの送信がエラーが無くなるまで繰返して行
わている。このために、エラー発生時には通信頻度が高
くなり、マイクロコンピュータにより行われる通信外処
理（外部センサ入力、キー入力および表示等）がリアル
タイムで実行することができなくなり、これによりホー
ム・バス・コントローラとしては、極めて応答性の悪い
システムとなり、ホスト・コントローラとしての機能が
実現することができないという欠点がある。

【０００８】

【課題を解決するための手段】第１の発明のホーム・バ
ス・コントローラは、ホーム・バス・システムにおい
て、調歩同期式の送受信機能を有し、送信部にＡＭＩ変
換機能を持つシリアル・インタフェース内蔵のホーム・
バス・コトローラにおいて、ＡＣＫ／ＮＡＫ判定データ
を保持するＡＣＫ／ＮＡＫ指定部と、前記ホーム・バス
・システムを介して伝送される１フレーム分の送信デー
タを受けて、当該送信データを一時的に保持する送信フ
レーム・バッファ回路と、送受信動作に対応する送信タ
イミング信号ならびに受信タイミング信号を生成して出
力するクロック生成回路と、前記クロック生成回路より
入力される受信タイミング信号を介して、受信データの
パリティ・ビットおよびストップ・ビットのチェックを
行う受信制御パリティ・チェック回路と、前記受信制御
パリティ・チェック回路により抽出されるスタート・ビ
ット介して、前記受信タイミング信号に対応して調歩同
期式シリアル・データを取込み、パラレル・データに変
換して出力する第１のシフト・レジスタと、前記第１の
シフト・レジスタより入力される受信データの内、スタ
ート・ビット、パリティ・ビットおよびストップ・ビッ
トを除くデータを一時的に保持する受信バッファ回路
と、前記ＡＣＫ／ＮＡＫ指定部より入力されるＡＣＫ／
ＮＡＫ部と、前記受信バッファ回路より入力される受信
データとを比較照合して、当該受信データ中におけるＡ
ＣＫ／ＮＡＫ部の有無を判定する判定回路と、前記第１
のシフト・レジスタより出力される受信データにおける
ＡＣＫ／ＮＡＫ部を検出して、受信動作を始動させるた
めの制御信号を出力するパケット状態部と、送信動作時
における再送回数を指定する再送回数指定部と、前記ク
ロック生成回路より入力される送信タイミング信号、な
らびに前記パケット状態部より入力される制御信号を介
して、送信動作時において送信データのフレーム同期を
とる休止時間制御部と、前記判定回路による判定結果を
参照し、且つ前記パケット状態部において受信データに
ＮＡＫ部が検出された時点において、前記送信フレーム
・バッファ回路より順次送信データを取出すように作用
するとともに、前記再送回数指定部により指定される回
数に応じて、１フレームの転送動作を再度行う送信制御
手段と、前記送信フレーム・バッファ回路より順次出力
される送信データを受けて、当該送信データを一時的に
保持する送信データ・バッファ回路と、前記クロック生
成回路より入力される送信タイミング信号を介して、送
信動作時においてスタート・ビット、パリティ・ビット
およびストップ・ビットを送信データに付加する送信制
御パリティ付加回路と、前記送信バッファ回路より入力
される送信データを、調歩同期式のシリアル・データに
変換する第２のシフト・レジスタと、前記第２のシフト
・レジスタより入力される調歩同期式のシリアル・デー
タをＡＭＩ信号に変換して出力するＡＭＩ制御回路と、
を備えて構成される。

【０００９】また、第２の発明のホーム・バス・コント
ローラは、ホーム・バス・システムにおいて、調歩同期
式の送受信機能を有し、送信部にＡＭＩ変換機能を持つ
シリアル・インタフェース内蔵のホーム・バス・コトロ
ーラにおいて、ＡＣＫ／ＮＡＫ判定データを保持するＡ
ＣＫ／ＮＡＫ指定部と、前記ホーム・バス・システムを
介して伝送される１フレーム分の送信データを受けて、
当該送信データを一時的に保持する送信フレーム・バッ
ファ回路と、送受信動作に対応する送信タイミング信号
ならびに受信タイミング信号を生成して出力するクロッ
ク生成回路と、前記クロック生成回路より入力される受
信タイミング信号を介して、受信データのパリティ・ビ
ットおよびストップ・ビットのチェックを行う受信制御
パリティ・チェック回路と、前記受信制御パリティ・チ
ェック回路により抽出されるスタート・ビット介して、
前記受信タイミング信号に対応して調歩同期式シリアル
・データを取込み、パラレル・データに変換して出力す
る第１のシフト・レジスタと、前記第１のシフト・レジ
スタより入力される受信データの内、スタート・ビッ
ト、パリティ・ビットおよびストップ・ビットを除くデ
ータを一時的に保持する受信バッファ回路と、前記ＡＣ
Ｋ／ＮＡＫ指定部より入力されるＡＣＫ／ＮＡＫ部と、
前記受信バッファ回路より入力される受信データとを比
較照合して、当該受信データ中におけるＡＣＫ／ＮＡＫ
部の有無を判定する判定回路と、前記第１のシフト・レ
ジスタより出力される受信データにおけるＡＣＫ／ＮＡ
Ｋ部を検出して、受信動作を始動させるための制御信号
を出力するパケット状態部と、送信動作時における再送
回数を指定する再送回数指定部と、前記クロック生成回
路より入力される送信タイミング信号、ならびに前記パ
ケット状態部より入力される制御信号を介して、送信動
作時において送信データのフレーム同期をとる休止時間
制御部と、前記クロック生成回路より入力される受信タ
イミング信号をカウントする機能を有し、前記受信制御
パリティ・チェック回路３においてスタート・ビットを
検出する度ごとに当該カウント値がクリアされ、当該カ
ウント値のオーバ・フロー時においては再送信始動の制
御信号を出力するるタイム・アウト・カウンタと、前記
判定回路による判定結果を参照し、且つ前記パケット状
態部において受信データにＮＡＫ部が検出された時点に
おいて、前記送信フレーム・バッファ回路より順次送信
データを取出すように作用するとともに、前記タイム・
アウト・カウンタより入力される再送信始動の制御信号
を介して、前記再送回数指定部により指定される回数に
応じて、１フレームの転送動作を再度行う送信制御手段
と、前記送信フレーム・バッファ回路より順次出力され
る送信データを受けて、当該送信データを一時的に保持
する送信データ・バッファ回路と、前記クロック生成回
路より入力される送信タイミング信号を介して、送信動
作時においてスタート・ビット、パリティ・ビットおよ
びストップ・ビットを送信データに付加する送信制御パ
リティ付加回路と、前記送信バッファ回路より入力され
る送信データを、調歩同期式のシリアル・データに変換
する第２のシフト・レジスタと、前記第２のシフト・レ
ジスタより入力される調歩同期式のシリアル・データを
ＡＭＩ信号に変換して出力するＡＭＩ制御回路と、を備
えて構成される。

【００１０】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、シフ
ト・レジスタ１と、受信バッファ２と、受信制御パリテ
ィ・チェック回路３と、送信バッファ回路４と、シフト
・レジスタ５と、送信制御パリティ付加回路６と、ＡＭ
Ｉ制御回路７と、クロック生成回路８と、ＡＣＫ／ＮＡ
Ｋ指定部９と、判定回路１０と、送信フレーム・バッフ
ァ回路１１と、パケット状態部１２と、休止時間制御部
１３と、送信制御手段１４と、再送回数指定部１５とを
備えて構成される。

【００１２】以下、図１を参照して、本実施例の送受信
動作について説明する。まず、送信動作について説明す
る。送信制御手段１４においては、１フレームの送信デ
ータが格納されている送信フレーム・バッファ回路１１
より、１バイト・データが取り込まれ、送信バッファ回
路４に設定される。この設定された送信データは、シフ
ト・レジスタ５に格納され、クロック生成回路８より出
力される転送タイミング信号におり順次シリアル・デー
タに変換される。この場合、シリアル・データ送信制御
パリティ付加回路６により、スタート・ビット、パリテ
ィ・ビットおよびストップ・ビットが付加され、ＡＭＩ
制御回路７を介してＡＭＩ信号に変換されて送信され
る。１パケットの送信が終了すると、送信制御手段１４
においては、次の送信データが送信フレーム・バッファ
回路１１に取り込まれて、上記の送信動作手順が繰返し
て行われる。

【００１３】次に、受信動作について説明する。受信制
御パリティ・チェック回路３によりスタート・ビットが
検出されると、クロック生成回路８による受信タイミン
グにおいて、シリアル・データが順次シフト・レジスタ
１に取り込まれる。この場合、受信制御パリティ・チェ
ック回路３においては、パリティ・ビットおよびストッ
プ・ビットのチェックが行われる。以下に、１フレーム
転送動作について説明する、１フレーム送信の内、ＤＭ
Ｙデータの送信までは、前述の従来例における送信動作
の説明において説明したとうりであるが、本実施例にお
いては、パケット状態部１２によりＡＣＫ／ＮＡＫデー
タが検出されると、受信動作が開始される。この時、受
信バッファ回路２のデータと、ＡＣＫ／ＮＡＫ指定部９
を判定回路１０により比較される。ＮＡＫデータが受信
状態になると、休止時間制御部１３により、休止時間
（１０ｍｓ）経過後において、送信制御手段１４におい
て１フレームの転送動作が再度行われる。この時、再送
回数指定部１５における回数分の再送が繰返して実行さ
れる、これにより、従来のホーム・バス・コントローラ
を使用した１フレーム転送動作（図４参照）に比較し
て、送信エラー時における再送処理が不要となり、この
ためのＣＰＵ処理時間を大幅に低減される。

【００１４】次に、本発明の第２の実施例について説明
する。図２は、本実施例を示すブロック図である。図２
に示されるように、本実施例は、シフト・レジスタ１
と、受信バッファ回路２と、受信制御パリティ・チェッ
ク回路３と、送信バッファ回路４と、シフト・レジスタ
５と、送信制御パリティ付加回路６と、ＡＭＩ制御回路
７と、クロック生成回路８と、ＡＣＫ／ＮＡＫ指定部９
と、判定回路１０と、送信フレーム・バッファ回路１１
と、パケット状態部１２と、休止時間制御部１３と、送
信制御手段１４と、再送回数指定部１５と、タイム・ア
ウト・カウンタ１６とを備えて構成される。

【００１５】以下、図２を参照して、本実施例の送受信
動作について説明する。本実施例の第１の実施例との相
違点は、本実施例においては、新たにＡＣＫ／ＮＡＫコ
ードにおける無応答検出用のタイム・アウト・カウンタ
１６が付加されていることである。まず、図２を参照し
て１フレーム転送時の送信動作について説明する。１フ
レーム送信の内、ＤＭＹデータまでの送信動作について
は、前述の送信動作において説明したとうりである。受
信制御パリティ・チェック回路３においてスタート・ビ
ットが検出される度ごとに、タイム・アウト・カウンタ
１６においてはカウント値がクリアされる。パケット状
態部１２においてＡＣＫ／ＮＡＫコードの時点におい
て、タイム・アウト・カウンタ１６におけるオーバー・
フロー発生により、送信制御手段１４においては、再送
信動作が行われる。再送信動作については、図１に示さ
れる第１の実施例の場合と同様である。本実施例におい
ても、第１の実施例と同様に、送信エラー発生時の再送
処理は不要となり、そのために要するＣＰＵ処理時間が
大幅に低減される。

【００１６】なお、以上の説明においては、一例とし
て、エラー検出としてＮＡＫ受信および無応答を例にと
って動作説明をしているが、本発明の動作機能として
は、このような列に限定されるものではなく、通常動作
時において、連続転送が行われる場合においても同様の
効果が得られ、本発明の目的が達成されることは云うま
でもない。

【００１７】

【発明の効果】以上説明したように、本発明は、送信エ
ラー発生時の再送処理が削減され、これにより、当該再
送処理に要するＣＰＵ処理時間が大幅に低減されて、Ｃ
ＰＵの本来の処理サービス時間を著しく向上させること
ができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】従来例を示すブロック図である。

【図４】従来例の動作手順のフローチャートを示す図で
ある。

【図５】ホーム・バス・システムの通信フオーマットを
示す図である。

【符号の説明】

１、５ シフト・レジスタ ２ 受信バッファ回路 ３ 受信制御パリティ・チェック回路 ４ 送信バッファ回路 ６ 送信制御パリティ付加回路 ７ ＡＭＩ制御回路 ８ クロック生成回路 ９ ＡＣＫ／ＮＡＫ指定部 １０ 判定回路 １１ 送信フレーム・バッファ １２ パケット状態部 １３ 休止時間制御部 １４ 送信制御手段１４ １５ 再送回数指定部 １６ タイム・アウト・カウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ホーム・バス・システムにおいて、調歩
   同期式の送受信機能を有し、送信部にＡＭＩ〔Ａｌｔｅ
   ｒｎａｔｅ Ｍａｒｋ Ｉｎｖｅｒｓｉｏｎ：通信フオ
   ーマットの形式名、以下、ＡＭＩと略称する〕変換機能
   を持つシリアル・インタフェース内蔵のホーム・バス・
   コトローラにおいて、 ＡＣＫ／ＮＡＫ〔Ａｃｋｎｏｗｌｅｄｇｅ／Ｎｅｇａｔ
   ｉｖｅ Ａｃｋｎｏｗｌｅｄｇｅ：以下、ＡＣＫ／ＮＡ
   Ｋと略称する〕判定データを保持するＡＣＫ／ＮＡＫ指
   定部と、 前記ホーム・バス・システムを介して伝送される１フレ
   ーム分の送信データを受けて、当該送信データを一時的
   に保持する送信フレーム・バッファ回路と、 送受信動作に対応する送信タイミング信号ならびに受信
   タイミング信号を生成して出力するクロック生成回路
   と、 前記クロック生成回路より入力される受信タイミング信
   号を介して、受信データのパリティ・ビットおよびスト
   ップ・ビットのチェックを行う受信制御パリティ・チェ
   ック回路と、 前記受信制御パリティ・チェック回路により抽出される
   スタート・ビット介して、前記受信タイミング信号に対
   応して調歩同期式シリアル・データを取込み、パラレル
   ・データに変換して出力する第１のシフト・レジスタ
   と、 前記第１のシフト・レジスタより入力される受信データ
   の内、スタート・ビット、パリティ・ビットおよびスト
   ップ・ビットを除くデータを一時的に保持する受信バッ
   ファ回路と、 前記ＡＣＫ／ＮＡＫ指定部より入力されるＡＣＫ／ＮＡ
   Ｋ部と、前記受信バッファ回路より入力される受信デー
   タとを比較照合して、当該受信データ中におけるＡＣＫ
   ／ＮＡＫ部の有無を判定する判定回路と、 前記第１のシフト・レジスタより出力される受信データ
   におけるＡＣＫ／ＮＡＫ部を検出して、受信動作を始動
   させるための制御信号を出力するパケット状態部と、 送信動作時における再送回数を指定する再送回数指定部
   と、 前記クロック生成回路より入力される送信タイミング信
   号、ならびに前記パケット状態部より入力される制御信
   号を介して、送信動作時において送信データのフレーム
   同期をとる休止時間制御部と、 前記判定回路による判定結果を参照し、且つ前記パケッ
   ト状態部において受信データにＮＡＫ部が検出された時
   点において、前記送信フレーム・バッファ回路より順次
   送信データを取出すように作用するとともに、前記再送
   回数指定部により指定される回数に応じて、１フレーム
   の転送動作を再度行う送信制御手段と、 前記送信フレーム・バッファ回路より順次出力される送
   信データを受けて、当該送信データを一時的に保持する
   送信データ・バッファ回路と、 前記クロック生成回路より入力される送信タイミング信
   号を介して、送信動作時においてスタート・ビット、パ
   リティ・ビットおよびストップ・ビットを送信データに
   付加する送信制御パリティ付加回路と、 前記送信バッファ回路より入力される送信データを、調
   歩同期式のシリアル・データに変換する第２のシフト・
   レジスタと、 前記第２のシフト・レジスタより入力される調歩同期式
   のシリアル・データをＡＭＩ信号に変換して出力するＡ
   ＭＩ制御回路と、 を備えることを特徴とするホーム・バス・コントロー
   ラ。
2. 【請求項２】 ホーム・バス・システムにおいて、調歩
   同期式の送受信機能を有し、送信部にＡＭＩ変換機能を
   持つシリアル・インタフェース内蔵のホーム・バス・コ
   トローラにおいて、 ＡＣＫ／ＮＡＫ判定データを保持するＡＣＫ／ＮＡＫ指
   定部と、 前記ホーム・バス・システムを介して伝送される１フレ
   ーム分の送信データを受けて、当該送信データを一時的
   に保持する送信フレーム・バッファ回路と、 送受信動作に対応する送信タイミング信号ならびに受信
   タイミング信号を生成して出力するクロック生成回路
   と、 前記クロック生成回路より入力される受信タイミング信
   号を介して、受信データのパリティ・ビットおよびスト
   ップ・ビットのチェックを行う受信制御パリティ・チェ
   ック回路と、 前記受信制御パリティ・チェック回路により抽出される
   スタート・ビット介して、前記受信タイミング信号に対
   応して調歩同期式シリアル・データを取込み、パラレル
   ・データに変換して出力する第１のシフト・レジスタ
   と、 前記第１のシフト・レジスタより入力される受信データ
   の内、スタート・ビット、パリティ・ビットおよびスト
   ップ・ビットを除くデータを一時的に保持する受信バッ
   ファ回路と、 前記ＡＣＫ／ＮＡＫ指定部より入力されるＡＣＫ／ＮＡ
   Ｋ部と、前記受信バッファ回路より入力される受信デー
   タとを比較照合して、当該受信データ中におけるＡＣＫ
   ／ＮＡＫ部の有無を判定する判定回路と、 前記第１のシフト・レジスタより出力される受信データ
   におけるＡＣＫ／ＮＡＫ部を検出して、受信動作を始動
   させるための制御信号を出力するパケット状態部と、 送信動作時における再送回数を指定する再送回数指定部
   と、 前記クロック生成回路より入力される送信タイミング信
   号、ならびに前記パケット状態部より入力される制御信
   号を介して、送信動作時において送信データのフレーム
   同期をとる休止時間制御部と、 前記クロック生成回路より入力される受信タイミング信
   号をカウントする機能を有し、前記受信制御パリティ・
   チェック回路３においてスタート・ビットを検出する度
   ごとに当該カウント値がクリアされ、当該カウント値の
   オーバ・フロー時においては再送信始動の制御信号を出
   力するるタイム・アウト・カウンタと、 前記判定回路による判定結果を参照し、且つ前記パケッ
   ト状態部において受信データにＮＡＫ部が検出された時
   点において、前記送信フレーム・バッファ回路より順次
   送信データを取出すように作用するとともに、前記タイ
   ム・アウト・カウンタより入力される再送信始動の制御
   信号を介して、前記再送回数指定部により指定される回
   数に応じて、１フレームの転送動作を再度行う送信制御
   手段と、 前記送信フレーム・バッファ回路より順次出力される送
   信データを受けて、当該送信データを一時的に保持する
   送信データ・バッファ回路と、 前記クロック生成回路より入力される送信タイミング信
   号を介して、送信動作時においてスタート・ビット、パ
   リティ・ビットおよびストップ・ビットを送信データに
   付加する送信制御パリティ付加回路と、 前記送信バッファ回路より入力される送信データを、調
   歩同期式のシリアル・データに変換する第２のシフト・
   レジスタと、 前記第２のシフト・レジスタより入力される調歩同期式
   のシリアル・データをＡＭＩ信号に変換して出力するＡ
   ＭＩ制御回路と、 を備えることを特徴とするホーム・バス・コントロー
   ラ。