JPH0695322B2 - 転送制御システム - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、直列通信システムに関し、より詳細には、直
列通信制御装置からコンピュータまたは端末装置内のシ
ステム・メモリへの状況情報の転送に関する。

B.従来の技術 高速（64kbps以上）の直列データ通信用の通信サブシス
テム（CS）をもつマイクロプロセッサは、一般に、プロ
セッサ、メモリ、直接メモリ・アクセス制御ユニット
（DMAC）および直列通信制御装置（SCC）を含む。直列
通信制御装置は、通常、誤り状況ビットを保持するため
に使用される受信側状況レジスタ（RSR）を含む。通信
サブシステムは、プロセッサを内蔵しているので、上位
コンピュータのインテリジェント入出力アダプタとして
使用することができる。上述のハードウェアを用いて実
施されている通信サブシステムは多数知られている。こ
れらの通信サブシステムは、一般に、直列データ送信と
直列データ受信の両方を同時に（すなわち、全２重動
作）支援する。

代表的な通信サブシステムの実施態様では、直列通信制
御装置の実行するタスクは、HDLC（ハイレベル・データ
・リンク制御手順）やSDLC（同期データ・リンク制御手
順）などの伝送形式に対するプロトコル処理およびデー
タ・フレーム指示である。HDLCおよびSDLC形式は、当技
術分野では周知である。以下、SDLC/HDLC形式で転送さ
れる各データ単位をデータ・フレームという。着信デー
タ・ストリームは、一連の個別データ・フレームから構
成される。データ・フレームは、次の一般形式をもつ。

１−先頭フラグ・フィールド（２進数01111110） ２−アドレス・フィールド ３−データ・フィールド ４−CRCフィールド（エラー情報） ５−末尾フラグ・フィールド（２進数01111110） 上記のデータ・フレームの他に、制御情報の転送に第２
の形式を使用することがある。制御情報は、一般にわず
か４バイトであり、２バイトのこともある。制御情報を
含むデータ・フレームは、通常、次の一般形式をもつ。

１−先頭フラグ・フィールド（２進数01111110） ２−制御情報フィールド ３−CRCフィールド（エラー情報） ４−末尾フラグ・フィールド（２進数01111110） 従来技術のシステムでは、直列通信制御装置は、自動的
に先頭および末尾フラグ・シーケンス（01111110）を認
識し、通常、着信データ・ストリームからそれを除去す
る。上記の項１および４のフラグは、２つの独立したフ
ラグとして示してあるが、実際には共用フラグであって
もよい。共用フラグとは、定義により、ひとつのデータ
・フレームの末尾フラグが次のデータ・フレームの先頭
フラグであることを意味する。（これは、処理能力の高
い直列通信回線では一般的である。）さらに、直列通信
制御装置は、受信側状況レジスタ内のエラー状況を更新
後に、CRCフィールドをデータ・フレームの最終の部分
から除去することが多い。これは、通常、プログラミン
グ上のオプションとして行なわれる。直列通信制御装置
でフラグおよびCRCフィールドをデータ・フレームから
除去すると、直接メモリ・アクセス制御ユニットは、後
の処理のために、メモリ内のバッファ域にアドレス情報
とデータとを単に移動すればよいことになる。

直接メモリ・アクセス制御ユニットが１つのデータ・フ
レームをすっかり受信してメモリに読み込むと、直列通
信制御装置は、メッセージ終了（EOM）状態を表す割込
みをプロセッサにかける。このとき、受信データ・フレ
ームは安全にメモリに記憶されるが、データの保全性に
はなお問題がある。CRCエラーのあるデータを受信した
り、直列通信制御装置内の受信データ・バッファでオー
バランが起こってデータが失われることがありうる。直
列通信制御装置はエラー状態を検出すると、受信側状況
レジスタ内の適切なビットをオンにする。いずれの場合
でも、直列通信制御装置内の受信側状況レジスタに照会
してエラー状況が検出されているかどうか調べるのは、
プロセッサの責任である。

C.発明が解決しようとする課題 もっとも広く使われている直列通信制御装置は、受信し
た状況情報をフレームごとに待ち行列に入れず、その代
り、プロセッサが受信側状況レジスタを読み取ってクリ
アする前に２つ以上のフレームを受信した場合に、複数
のデータ・フレームからの受信状況ビットをOR演算す
る。直列通信制御装置でのエラー状況ビットOR演算によ
り、クリティカル・コード・パスが得られる。プロセッ
サは、メッセージ終了割込みを受け取ったとき、受信側
状況レジスタの内容を確実に読み取り、記憶し、クリア
して、次のフレームの前に今のフレームが完全に受信さ
れていることを反映させておかなければならない。２番
目のフレームを受信し、１番目のフレームにエラー（た
とえば、CRCエラー）がある場合、CRCエラーがプロセッ
サから照会されると、受信側状況レジスタは、この２つ
のフレームからのエラー・ビットをOR演算した論理和を
含むようになる。この場合、プロセッサは、受信した２
つのフレームのどちらにエラーがあるのか決定すること
ができない。メッセージ終了割込みを処理するのに必要
なコードの代表的な実施態様は、一般に、15〜20個の命
令を要する。今日利用できる16ビット・マイクロプロセ
ッサを使用する場合、この実行に要する時間は15〜20マ
イクロ秒である。さらに、通常の割込み待ち時間（たと
えば、他のシステムにとってクリティカルなコードや割
込みのネスティングによる割込み禁止時間）を計算にい
れると、処理時間の平均値は100マイクロ秒を優に超え
る。

受信状況情報を何らかの形で待ち行列に入れる直列通信
制御装置があるが、この待ち行列の長さは、通常、直列
通信制御装置チップ上で利用できるスペースによって制
限され、数バイトを超えることは殆どない。こうした直
列通信制御システムは、割込みのトラフィックが少ない
システムでは上述の問題を多少解決することができる。
こうしたシステムの欠点は、通信サブシステム内での割
込みのトラフィックが低いレベルであるとして、直列通
信制御装置のコストが増加することである。

制御用プロセッサに対する割込みトラフィックが大きい
通信サブシステムでは、プロセッサは、直列通信制御装
置からの制御割込み以外にも多くのことを行なってい
る。データ・リンク制御（DLC）プロトコル層（データ
・リンク制御プロトコル層は、当技術分野では周知であ
る）の各部分が、アダプタ・カード・プロセッサのもと
で実行されていたり、あるいは低速文字割込み直列ライ
ン（通常は、非同期プロトコル）が、文字ごとの割込み
の処理を必要とすることがある。これらの要因がすべて
あいまって、受信状況の記憶クリア動作を、割込み待ち
時間に対する依存関係から完全に脱却させる必要が生じ
る。

直列伝送速度の増加に伴い、プロセッサが前述のクリテ
ィカルな処理時間に対応することが次第に困難になって
いる。データ・フレーム長が短くなってきているので、
問題がさらに悪化している。たとえば、代表的な制御情
報のフレームは４バイトに過ぎない。

例を挙げると、1.544Mbpsの高速直列通信回線上で、１
キロバイトのデータを含む大きなデータ・フレームの後
に、４バイトのデータを含む小さなテータ・フレームが
続くことがある。この大きなデータ・フレームがCRCエ
ラーを伴って受信された場合、末尾フラグの受信後に、
この大きなデータ・フレームに対するCRCエラー・ビッ
トがセットされる。このため、プロセッサが受信側状況
レジスタを照会するのに、７バイトの時間（４データ・
バイト、2CRCバイト、およびその後に続く末尾フラグ・
バイト）しか残らない。1.544Mbpsの高速回線上では、
この７バイトを伝送するのに要する時間は、36.3マイク
ロ秒である。したがって、プロセッサは、この時間内
に、受信側状況レジスタを読み取り、状況情報を記憶
し、受信側状況レジスタから古いデータ・フレームをク
リアしなければならず、これらが終了しないと、CRCエ
ラーがどのフレームに関連するかを区別できなくなる危
険がある。その結果データの保全性を確実に保つため
に、両方のデータ・フレームの再伝送が必要となる。同
様に、受信した大きいブロックには、エラーがなく、小
さなブロックにエラーがある第２の場合では、大きいブ
ロックは、最初の伝送で正しく受信されたにもかかわら
ず、再伝送しなければならず、その結果、性能が低下す
る。

前述のように、100マイクロ秒以上の待ち時間が起こり
易い。したがって、通常利用できる直列通信制御装置
は、2Mbpsを超えるデータ伝送速度を支援することがで
きるものの、多数のデータ・フレームが状況フィールド
を共用するために起こる不必要なデータ再伝送に伴う性
能コストのために、伝送速度の高速化による利益が充分
に発揮されない。

本発明の一目的は、個々のデータ・フレーム毎に状況情
報を与えることである。

本発明の他の目的は、直列通信制御装置で発生する状況
情報を最適な方法でメモリに転送することである。

本発明の他の目的は、プロセッサの介入なしに、直列通
信制御装置から状況情報を抽出することである。

本発明の他の目的は、プロセッサの介入なしに、各デー
タ・フレームを受信する前に直列通信制御装置内の状況
フィールドをリセットすることである。

本発明の他の目的は、メモリ内にある個々のデータ・フ
レーム毎に状況情報を待ち行列に登録することである。

D.課題を解決するための手段 本発明の前記その他の目的、特徴および利点は、直接メ
モリ・アクセス制御ハードウェアを用いて、データ・フ
レームを受信する毎に直列通信制御装置内の状況情報を
抽出することにより達成される。次に、状況情報を、後
でプロセッサが照会できるように、メモリの所定の場所
に書き込む。直列通信制御装置内の状況情報は、次のデ
ータ・フレームを受信する前に、直接メモリ・アクセス
制御ユニットによってリセットされる。

E.実施例 概括すると、プロセッサ内のタイム・クリティカル・コ
ード・パスは、通常、通信サブシステムが支援できる直
列チャネル・データ伝送速度を制限する要因である。本
発明によって実施された方式では、直列通信データの受
信中、直接メモリ・アクセス制御ユニットで行なわれる
ハードウェア支援によって、受信側状況レジスタの状況
情報のプロセッサによる処理が支援される。直接メモリ
・アクセス制御ハードウェアを用いて直列通信制御装置
から受信側状況レジスタ状況情報を抽出することによっ
て、直列通信制御装置内の受信側状況レジスタ状況情報
を抽出する際に使用されたプロセッサ内のタイム・クリ
ティカル・コードが除去され、その後直接メモリ・アク
セス制御ハードウェアによって状況情報がメモリ内の待
ち行列に転送される。プロセッサによる状況情報の獲得
にかかわる制御が不要になると、直列通信制御装置状況
データを獲得する際のバス利用度が著しく低下し、シス
テムの性能上のボトルネックが除去される。

さらに、直接メモリ・アクセス制御ユニットは、次のデ
ータ・フレームを受信する前に受信側状況レジスタをリ
セットする。状況情報をハードウェア転送することによ
り、個々のデータ・フレームの状況がそれぞれメモリ内
の待ち行列に登録され、また、多数のデータ・フレーム
からの状況情報を受信側状況レジスタ内で重ね書きする
危険なしに、後でプロセッサによる解析に使用できるよ
うになる。本発明は、状況情報の重ね書きを回避するこ
とにより、正しく受信されたが、その状況情報がエラー
を含むデータ・フレームに関する状況情報とOR演算され
た、データ・フレームを不必要に再送出しないですむよ
うにする。

好ましい実施例では、プロセッサは、産業用の標準の16
ビット・マイクロプロセッサであり、メモリは、一般に
利用されているDRAMアレイであり、直列通信制御装置
は、一般にこの種のチップに帰せられる直並列機能およ
び並直列機能を、産業用の標準VLSI回路で実施したもの
である。このプロセッサ、メモリ、および直列通信制御
装置は当技術分野では周知である。直接メモリ・アクセ
ス制御ユニットは、直接メモリ・アクセスをVLSI回路で
実施したものである。

説明を簡単にするために、まず、単一の直接メモリ・ア
クセス制御ユニットと単一の直列通信制御装置をもつシ
ステムに関して、本発明を説明する。当業者ならこの説
明から理解できるように、実際には、それぞれに複数の
直列通信制御装置が接続された、多数の直接メモリ・ア
クセス制御ユニットが使用できる。第１図〜第５図に
は、単一の直接メモリ・アクセス制御ユニットと単一の
直列通信制御装置をもつ基本形のシステムを示し、後述
する第６図および第７図には、多数の直接メモリ・アク
セス制御ユニットと多数の直列通信制御装置をもつシス
テムを示す。

第２図に、SDLC/HDLCデータ・フレームの形式を示す。
以下、SDLC/HDLCデータ・フレーム形式で転送される各
データ単位をデータ・フレームと言う。着信データ・ス
トリームは、一連の個別データ・フレームからなる。デ
ータ・フレームは次の一般形式をもつ。２進数011111
10を含む先頭フラグ・フィールド102と、アドレス・
フィールド104と、データ・フィールド106と、エラー検
査情報を含むCRCフィールド108および110と、２進数0
1111110を含む末尾フラグ・フィールド。先頭フラグ
は、末尾フラグと等しい。さらに、データ・フィールド
106は、８キロビット以上の長さに及びことがある。

第３図は、一連のデータ・フレーム202〜220を表す。デ
ータ・フレーム202〜220は、制御情報を含むSDLC/HDLC
データ・フレームを含む。第１図のデータ・フレームと
の相違点は、アドレス・フィールドおよびデータ・フィ
ールドが長さの短い制御フィールドで置き換えられてい
ることにある。第３図では、説明の都合上、４バイトの
フィールドを使用したが、この長さは、情報の性質に応
じて変わることがある。第３図に示すように、プロセッ
サが現データ・フレームの状況情報をセットする前に、
前のデータ・フレームから受信側状況レジスタ状況情報
を読取り、受信側状況レジスタ状況情報をリセットする
のに利用できる時間は、７バイトの時間（４つの制御バ
イト206、208、210、212と、２つのCRCバイト214、216
と、１つの末尾フラグ・バイト218）しかない。上述の
ように、このため、短かいデータ・フレームの受信前に
プロセッサ・コードが受信側状況レジスタを読み取って
クリアすることができないために、従来技術のシステム
では複数のデータ・フレームの状況をOR演算したという
状況が生じる。

さらに、第３図は、データ・ストリーム内で共用フラグ
が使用されていることを示している。現データ・フレー
ムの先頭フラグ204は、前のデータ・フレーム202の末尾
フラグでもあり、同様に、現データ・フレームの末尾フ
ラグ218は、後続のデータ・フレーム220の先頭フラグで
もある。

第１図に、システムの全体配置を示す。通信回線318上
のデータが、直列通信制御装置（SCC）304で受信され
る。直列通信制御装置304は、フラグ・バイト102（第２
図に示す）を取り外す。直接メモリ・アクセス制御ユニ
ット（DMAC）302の制御下で、データ・フレームからの
アドレス情報およびデータは、バス310上を移動してメ
モリ306内の所定の位置に至る（データ・フレームが制
御情報を含む別の場合には、制御情報は直接メモリ・ア
クセス制御ユニット302の制御下で直列通信制御装置304
からメモリ306へ移動する）。メッセージ終了が直列通
信制御装置304で検出されると、直接メモリ・アクセス
制御ユニット302は、メッセージ終了（EOM）線320およ
び直接メモリ・アクセス（DMA）要求線330を介してその
通知を受ける。直接メモリ・アクセス要求線330が活動
化されると、直接メモリ・アクセス制御ユニット302
は、HOLD線328を介してバス310の制御権を要求する。プ
ロセッサ308は、HOLDA線326を介してバス310の制御権を
与える。次に、直接メモリ・アクセス制御ユニット302
は、データの最終バイトを直列通信制御装置304からメ
モリ306へ移動する。次に、直接メモリ・アクセス制御
ユニット302は、受信側状況レジスタ（RSR）322の内容
をバッファ324に読み込む。次に、直接メモリ・アクセ
ス制御ユニット302は、後続のデータ・フレームを受信
する前に受信側状況レジスタ322をクリアする。次に、
バッファ324の内容がメモリ306内の所定の位置を占める
待ち行列に転送される。待ち行列の各エントリは、当該
のデータ・フレームに対する受信側状況レジスタ状況情
報を含んでいる。次に、直接メモリ・アクセス制御ユニ
ット302は、HOLD328を解放してバス310の制御を解放す
る。直接メモリ・アクセス制御ユニット302の内部動作
の詳細説明は、下記の第５図の説明で行なう。

受信側状況レジスタ状況情報がメモリ306に安全に記憶
されるので、プロセッサ308は、タイム・クリティカル
・コード・パスを考慮することなく、メッセージ終了の
割込みをかけることができる。大容量のDRAMメモリ・ア
レイを用いる場合、システムは、多数のデータ・フレー
ムを待ち行列に登録することができ、また、それらのデ
ータ・フレームを、多数のデータ・フレームからの状況
情報で受信側状況レジスタ322に重ね書きする危険を冒
さずに、処理することができる。

第４図は、従来技術および本発明での事象シーケンスの
違いを説明するフローチャートである。図を見ると分か
るように、従来技術の機能と本発明の機能とは、データ
・フレームの最終バイトがメモリに直接メモリ・アクセ
ス（直接メモリ・アクセス論理回路によるメモリとの間
でのデータの転送は、当技術分野で周知である）される
点までは同じである。最終バイトが直接メモリ・アクセ
スされた時点で、従来技術のシステムは、メッセージ終
了の割込みをかけ、受信側状況レジスタ内の状況を読み
取り、受信側状況レジスタ内の状況をクリアし、メモリ
内に状況を記憶し、バス・インタフェースを解放するた
めに、プロセッサの介入を必要とする。その結果、プロ
セッサが割込みをかけてからメモリに状況を記憶した後
にバスを解放するまでの間、バスは使用できない。

本発明では、プロセッサの介入を必要とせず、その代
り、直接メモリ・アクセス制御ユニット（DMAC）が、受
信側状況レジスタから状況を読み取り、それを内部に記
憶し、受信側状況レジスタをクリアし、状況情報をメモ
リ内の待ち行列に記憶する。前述のように、従来技術の
システムでは、プロセッサがメッセージ終了割込みをか
けた時点から割込みの処理を完了するまでに100マイク
ロ秒以上が経過する。一方、この好ましい実施例で使用
する直接メモリ・アクセス制御ユニットは、状況情報を
読み取るのに約560ナノ秒、受信側状況レジスタの状況
レジスタをクリアするのに約560ナノ秒、そして状況情
報をメモリに記憶するのに約400ナノ秒かかる。この合
計は約1.52マイクロ秒になる。従来技術では100マイク
ロ秒以上バスが使用不能になることもあるのに比べて、
好ましい実施例でバスが使用不能になるのは、この約1.
52マイクロ秒である。さらに、受信側状況レジスタを読
み取り、このレジスタをクリアし、メモリに状況を記憶
するのに要する３バス・サイクルの発生が、単一のHOLD
/HOLDAプロセッサ・バス許可が直接メモリ・アクセス制
御ユニットに与えられている間におけるメモリへの最終
バイトのDMA転送と連続して起こるので、待ち時間が追
加される可能性はない。

第５図に、本発明を実施するために用いられる直接メモ
リ・アクセス制御ユニット302論理回路のブロック・ダ
イアグラムを示す。第一に、直接メモリ・アクセス制御
ユニットは、データ・フレームの終端に達したとき、状
況を転送するためにバス310の制御を獲得しなければな
らない。これは、次のようにして実現される。最終デー
タ・バイトがメモリに転送されるとき、直列通信制御装
置（図示せず）が、線320上にメッセージ終了（EOM）信
号を供給する。さらに、直列通信制御装置はまたバス要
求論理回路504への入力として直接メモリ・アクセス要
求を線330上に供給する。バス要求論理回路504は、HOLD
線328を立ち上げる。これは、プロセッサ（図示せず）
からバス310の制御を要求する効果がある。プロセッサ
がHOLDA線326を立ち上げるとき、直接メモリ・アクセス
制御ユニット302はバス310の制御を得る。

第二に、受信側状況レジスタ内の状況情報を直接メモリ
・アクセス制御ユニットのバッファ324に読み込まなけ
ればならない。直接メモリ・アクセス制御ユニット302
は、これを次のようにして実現する。メッセージ終了制
御論理回路512が、アドレス選択論理回路514を活動化し
て、受信側状況レジスタ・アドレスを含む状況アドレス
・レジスタ518を選択する。同時に、メッセージ終了制
御論理回路512が、直接メモリ・アクセス・バス制御シ
ーケンサ510を活動化する。直接メモリ・アクセス・バ
ス制御シーケンサ510は、状況アドレス・レジスタ518内
の受信側状況レジスタのアドレスをアドレス・バス316
にゲートし、読取り命令を制御バス312上に置く。受信
側状況レジスタの内容が、データ・バス314およびマル
チプレクサ524を介してバッファ324に読み込まれる。こ
の時点で、状況情報の直接メモリ・アクセス制御ユニッ
ト302への転送は終了する。

第三に、受信側状況レジスタをクリアしなければならな
い。直接メモリ・アクセス・バス制御シーケンサ510
は、受信側状況レジスタをクリアするために次の動作を
行なう。シーケンサ510は、状況クリア・レジスタ522の
内容をマルチプレクサ524を介してデータ・バス314へゲ
ートする。状況クリア・レジスタ522は非エラー状況を
示すビット構成を含む。状況アドレス・レジスタ518に
含まれる受信側状況レジスタのアドレスが、引き続きア
ドレス・バス316上にゲートされる。次に、直接メモリ
・アクセス・バス制御シーケンサ510によって書込み命
令が制御バス312上に置かれ、その結果、状況クリア・
レジスタからの状況クリア・バイトが受信側状況レジス
タに書き込まれる。この時点で、次のデータ・フレーム
の受信に備えて受信側状況レジスタの状況がクリアされ
ている。

第四に、バッファ324に含まれる状況情報をメモリ306
（図示せず）に転送しなければならない。直接メモリ・
アクセス・バス制御シーケンサ510は、この転送を実行
するために次の動作を行なう。メモリ306は、前もって
定義された、待ち行列を含む記憶域をもつ。待ち行列の
各要素は、それに係わるデータ・フレームに関係する状
況情報を記憶するフィールドをもつ。アドレス選択論理
回路514が、次に利用できる待ち行列要素のアドレスを
含むリスト・チェイン・アドレス・レジスタ520を選択
する。このアドレスが、直接メモリ・アクセス・バス制
御シーケンサ510によってアドレス・バス316へゲートさ
れる。次に、バッファ324内の状況情報が、直接メモリ
・アクセス・バス制御シーケンサ510によってマルチプ
レクサ524中にゲートされる。次に、書き込み命令が、
直接メモリ・アクセス・バス制御シーケンサ510によっ
て制御バス312上に置かれ、状況データがメモリ306に書
き込まれる。次に、アドレス選択論理回路514は、リス
ト・チェイン・アドレス・レジスタ520内のアドレスを
更新する。この時点で、受信側状況レジスタの状況がメ
モリ306に書き込まれており、プロセッサ308（図示せ
ず）がそれを照会できる。

最後に、直接メモリ・アクセス・バス制御シーケンサ51
0は、バス解放線526を活動化する。これにより、バス要
求論理回路504は、HOLD線328を立ち下げ、これにより、
バス310の制御がプロセッサ308に解放される。

第６図は、第１図に示す実施例と次の例外を除いては機
能的に等価な、本発明の実施態様を示すものである。第
６図では、４つの直列通信制御装置（SCC1〜SCC4）が直
接メモリ・アクセス制御ユニット302に接続されてい
る。各直列通信制御装置は、直接メモリ・アクセス要求
線330およびメッセージ終了線320によって直接メモリ・
アクセス制御ユニット302に接続されている。各直列通
信制御装置304からメモリ306へのデータ伝送は、第１図
に関して説明したのと同様にして直接メモリ・アクセス
制御ユニット302によって制御される。同様に、状況情
報の待ち行列への登録および受信側状況レジスタ（図示
せず）のリセットも、第１図に関して説明したのと同様
にして直接メモリ・アクセス制御ユニット302によって
制御される。追加の直列通信制御装置304は、単に、直
接メモリ・アクセス制御ユニットの経済的に一層効率の
高い使用を可能にするものに過ぎない。単一の直接メモ
リ・アクセス制御ユニット302によって制御される多数
の直列通信制御装置の使用を例示するために、４つの直
列通信制御装置304を選択したが、直接メモリ・アクセ
ス制御ユニット302に接続し得る直列通信制御装置304の
数を制限するものではないことを理解されたい。直接メ
モリ・アクセス制御ユニット302に接続される直列通信
制御装置304の実際の数は、直列通信制御装置304に接続
された特定の入出力装置（図示せず）のデータ伝送速
度、およびたとえば所与の実施態様で使われる直接メモ
リ・アクセス制御ユニット302および直列通信制御装置3
04の特定の回路速度等、その他の設計要因によって規定
される設計上の選択による。

第７図は、第６図に示す実施例と次の例外を除いては機
能的に等価な、本発明の実施例を示すものである。第７
図では、４つの直接メモリ・アクセス制御ユニット（DM
AC1〜DMAC4）があり、各直接メモリ・アクセス制御ユニ
ット302に４つの直列通信制御装置（SCC1〜SCC4、SCC5
〜SCC8、SCC9〜SCC12、SCC13〜SCC16）が接続されてい
る。各直列通信制御装置は、直接メモリ・アクセス要求
線330およびメッセージ終了線320によって当該の直接メ
モリ・アクセス制御ユニット302に接続されている。各
直列通信制御装置304からメモリ306へのデータ伝送は、
第１図に関して説明したのと同様にして当該の直接メモ
リ・アクセス制御ユニット302によって制御される。同
様に、状況情報の待ち行列への登録および受信側状況レ
ジスタ（図示せず）のリセットも、第１図に関して説明
したのと同様にして直接メモリ・アクセス制御ユニット
302によって制御される。追加の直列通信制御装置304
は、単に、直接メモリ・アクセス制御ユニットの経済的
に一層効率の高い使用を可能にするものに過ぎない。シ
ステム内での多数の直接メモリ・アクセス制御ユニット
302の使用を例示するために、４つの直列通信制御装置3
04を選択したが、プロセッサ308に接続し得る直接メモ
リ・アクセス制御ユニット302の数を制限するものでは
ないことを理解されたい。プロセッサ308に接続される
直接メモリ・アクセス制御ユニット302の実際の数は、
直列通信制御装置304に接続された特定の入出力装置
（図示せず）のデータ伝送速度、直接メモリ・アクセス
制御ユニット302および直列通信制御装置304の特定の回
路速度、所与の実施態様で使われる特定のプロセッサの
処理速度、およびたとえばプロセッサ308で実行される
特定の適用業務プログラム等、その他の設計要因によっ
て規定される設計上の選択による。

本発明をその好ましい実施例に関して具体的に図示し説
明してきたが、当業者なら理解するように、その細部に
様々な変更を加えることができる。たとえば、受信側状
況レジスタのクリア動作は、メモリ内に状況情報を記憶
する前でも後でもよい。同様に、好ましい実施例で使わ
れている待ち行列登録手段の外に、多くの待ち行列登録
手段が当技術分野で知られている。したがって、ここに
開示する本発明は、特許請求の範囲で明記される以外に
は限定されない。

F.発明の効果 本発明によれば、直接メモリ・アクセス制御ユニットを
用いることによって直列通信制御装置の高速データ伝送
を支援する転送制御システムが提供される。

【図面の簡単な説明】

第１図は、単一の直接メモリ・アクセス制御ユニットお
よび単一の直列通信制御装置をもつシステムの構成要素
を示すブロック・ダイアグラムである。 第２図は、アドレスおよびデータ情報を含むデータ・フ
レームのSDLC/HDLCデータ・フレーム形式を示す図であ
る。 第３図は、制御情報を含むデータ・フレームのSDLC/HDL
Cデータ・フレーム形式を示す図である。 第４図は、従来技術のシステムでの事象のシーケンスお
よび本発明での事象のシーケンスを示すフローチャート
である。 第５図は、直接メモリ・アクセス制御ユニットの構成要
素を示すブロック・ダイアグラムである。 第６図は、単一の直接メモリ・アクセス制御ユニットお
よび複数の直列通信制御装置をもつシステムの構成要素
を示すブロック・ダイアグラムである。 第７図は、複数の直接メモリ・アクセス制御ユニットお
よび複数の直列通信制御装置をもつシステムの構成要素
を示すブロック・ダイアグラムである。

フロントページの続き (72)発明者 ドナルド・グレン・ウイリアムズ アメリカ合衆国フロリダ州デルレイ・ビー チ、レイクビユーボウルバード3101番地 (56)参考文献 特開 昭63−228856（ＪＰ，Ａ) 特開 昭63−293658（ＪＰ，Ａ)

Claims (10)

【特許請求の範囲】
1. 【請求項１】直列通信制御装置と、プロセッサとメモリ
   に接続された共通バスを有する計算機システムとの間
   で、データとステータス情報の転送を制御する通信サブ
   システムであって、 前記通信サブシステムは、 （ａ）データ・フレームに関係する受信ステータス情報
   を生成する受信ステータス発生手段と、 （ｂ）前記受信ステータス情報を保持する受信ステータ
   スレジスタ（RSR）を含み、前記データ・フレームを受
   信する直列通信制御装置（SCC）と、 （ｃ）前記メモリ内の所定の記憶域に前記SCCからのデ
   ータを転送する直接メモリ・アクセス制御ユニット（DM
   AC）とを有し、 前記DMACは、 （ｉ）前記受信したデータ・フレームを、前記メモリの
   所定の第１の記憶域に転送する第１の転送手段と、 （ii）各データ・フレームの前記受信ステータス情報を
   読み取るために前記SCCにアクセスするRSRアクセス手段
   と、 （iii）前記DMACの制御に基づいて前記RSRから読み取ら
   れた前記受信ステータス情報を保持するバッファと、 （iv）前記バッファ内にある前記受信ステータス情報を
   前記メモリ内の所定の第２の記憶域に転送する第２の転
   送手段と、 （ｖ）前記受信ステータス情報が、前記第２の所定の記
   憶域に記憶された後に、前記RSRをリセットするリセッ
   ト手段と、 を有することを特徴とする通信サブシステム。
2. 【請求項２】前記通信サブシステムが、データ・フレー
   ムの終端が検出されたとき前記DMACに信号を送る手段を
   有する請求項１に記載の通信サブシステム。
3. 【請求項３】前記DMACが、複数のデータ・フレームに対
   応する前記受信ステータス情報を、所定の定義された待
   ち行列の形で前記第２の記憶域に記憶する手段を含む請
   求項２に記載の通信サブシステム。
4. 【請求項４】前記DMACが、前記受信ステータス情報を前
   記第２の記憶域に記憶する前に、前記RSRをリセットす
   る請求項３に記載の通信サブシステム。
5. 【請求項５】前記DMACが、前記受信ステータス情報を前
   記第２の記憶域に記憶した後に、前記RSRをリセットす
   る請求項３に記載の通信サブシステム。
6. 【請求項６】データ転送を制御するシステムであって、 前記システムは、 （ａ）共通バスと、 （ｂ）前記共通バスに接続されたプロセッサと、 （ｃ）前記共通バスに接続されたメモリと、 （ｄ）前記共通バスに接続され、データ・フレームを受
   信する直列通信制御装置（SCC）と、 （ｅ）前記メモリ内の所定の記憶域に前記SCCからのデ
   ータを転送する直接メモリ・アクセス制御ユニット（DM
   AC）とを有し、 前記直列通信制御装置は、 （い）データ・フレームに関係する受信ステータス情報
   を生成する受信ステータス発生手段と、 （ろ）前記受信ステータス情報を保持する受信ステータ
   スレジスタ（RSR）を含み、 前記DMACは、 （ｉ）前記受信したデータ・フレームを、前記メモリの
   所定の第１の記憶域に転送する第１の転送手段と、 （ii）各データ・フレームの前記受信ステータス情報を
   読み取るために前記SCCにアクセスするRSRアクセス手段
   と、 （iii）前記DMACの制御に基づいて前記RSRから読み取ら
   れた前記受信ステータス情報を保持するバッファと、 （iv）前記バッファ内にある前記受信ステータス情報を
   前記メモリ内の所定の第２の記憶域に転送する第２の転
   送手段と、 （ｖ）前記受信ステータス情報が、前記第２の所定の記
   憶域に記憶された後に、前記RSRをリセットするリセッ
   ト手段と、 を有することを特徴とするシステム。
7. 【請求項７】前記直列通信制御装置が、データ・フレー
   ムの終端が検出されたとき前記DMACに信号を送る手段を
   有する請求項６に記載のシステム。
8. 【請求項８】前記DMACが、複数のデータ・フレームに対
   応する前記受信ステータス情報を、所定の定義された待
   ち行列の形で前記第１の記憶域に記憶する手段を含む請
   求項７に記載のシステム。
9. 【請求項９】前記DMACが、前記受信ステータス情報を前
   記第２の記憶域に記憶する前に、前記RSRをリセットす
   る請求項８に記載のシステム。
10. 【請求項１０】前記DMACが、前記受信ステータス情報を
    前記第２の記憶域に記憶した後に、前記RSRをリセット
    する請求項８に記載のシステム。