JPH04233055A - 端末装置サーバアーキテクチャ - Google Patents
端末装置サーバアーキテクチャInfo
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- JPH04233055A JPH04233055A JP3157003A JP15700391A JPH04233055A JP H04233055 A JPH04233055 A JP H04233055A JP 3157003 A JP3157003 A JP 3157003A JP 15700391 A JP15700391 A JP 15700391A JP H04233055 A JPH04233055 A JP H04233055A
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- 238000000034 method Methods 0.000 claims description 18
- 238000004891 communication Methods 0.000 claims description 10
- 230000004044 response Effects 0.000 claims description 8
- 238000001193 catalytic steam reforming Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000007726 management method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 2
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- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J3/00—Details of electron-optical or ion-optical arrangements or of ion traps common to two or more basic types of discharge tubes or lamps
- H01J3/02—Electron guns
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Computer And Data Communications (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本願発明は、データ送信ネットワ
ークで使用される端末装置サーバアーキテクチャに関す
るものである。特に、本願発明は、コントローラが直接
データ移動オペレーションを実行しないような端末装置
サーバアーキテクチャに関するものである。
ークで使用される端末装置サーバアーキテクチャに関す
るものである。特に、本願発明は、コントローラが直接
データ移動オペレーションを実行しないような端末装置
サーバアーキテクチャに関するものである。
【０００２】
【従来の技術】ローカルエリアネットワーク（ＬＡＮ）
は、かなりの広い領域におけるデバイス間データ交換の
ための通信設備を与える。一般のネットワークは、多数
のホストコンピュータと、多数のワークステーションと
、オフィスオートメーション、分散型データ処理及び、
共通のローカル通信媒体への接続が必要な他の状態にお
いて使用するために互いに近接して配置された他のＬＡ
Ｎコンパチブルデバイスを含む。勿論、高いシステムデ
ータスループットで実行でき、その一方で高いピークデ
ータレートでバースティトラフィックを与えることがで
きるというように、経済的にネットワークが動作するこ
とが望ましい。
は、かなりの広い領域におけるデバイス間データ交換の
ための通信設備を与える。一般のネットワークは、多数
のホストコンピュータと、多数のワークステーションと
、オフィスオートメーション、分散型データ処理及び、
共通のローカル通信媒体への接続が必要な他の状態にお
いて使用するために互いに近接して配置された他のＬＡ
Ｎコンパチブルデバイスを含む。勿論、高いシステムデ
ータスループットで実行でき、その一方で高いピークデ
ータレートでバースティトラフィックを与えることがで
きるというように、経済的にネットワークが動作するこ
とが望ましい。
【０００３】端末装置サーバデバイスは、端末装置間の
通信を提供し、データをＬＡＮに送信し且つデータをＬ
ＡＮから受けるために非同期に動作する。端末装置サー
バは一般に、端末装置サーバから始まり個々の端末装置
で終了するシリアルデータラインを通して複数の端末装
置のために設けられる。この端末装置サーバはまた、Ｌ
ＡＮに接続するためのノードを提供する。ＬＡＮは、端
末サーバとホストコンピュータ間のパケットデータ送信
を提供する。このように、通信は、多数の端末装置とホ
ストコンピュータ間で確立される。
通信を提供し、データをＬＡＮに送信し且つデータをＬ
ＡＮから受けるために非同期に動作する。端末装置サー
バは一般に、端末装置サーバから始まり個々の端末装置
で終了するシリアルデータラインを通して複数の端末装
置のために設けられる。この端末装置サーバはまた、Ｌ
ＡＮに接続するためのノードを提供する。ＬＡＮは、端
末サーバとホストコンピュータ間のパケットデータ送信
を提供する。このように、通信は、多数の端末装置とホ
ストコンピュータ間で確立される。
【０００４】従来考え出された端末サーバ形態では一般
に、パワフルな中央処理装置（ＣＰＵ）、メモリ、ダイ
レクトメモリアクセス（ＤＭＡ）コントローラを有する
ＬＡＮインタフェースデバイス及び、その各々が端末装
置サーバデバイスへリンクするための個々の端末装置の
ために設けられている複数の非同期受信機／送信機デバ
イスが用いられていた。
に、パワフルな中央処理装置（ＣＰＵ）、メモリ、ダイ
レクトメモリアクセス（ＤＭＡ）コントローラを有する
ＬＡＮインタフェースデバイス及び、その各々が端末装
置サーバデバイスへリンクするための個々の端末装置の
ために設けられている複数の非同期受信機／送信機デバ
イスが用いられていた。
【０００５】この型のアーキテクチャを有する端末装置
サーバは、以下のようなデータ管理及び移動を実行する
。ＬＡＮから所定の端末装置へデータを送信するため、
ＬＡＮインタフェースＤＭＡコントローラは、サーバメ
モリに直接アクセスし、入ってきたデータパケットをメ
モリ移動させる。ＣＰＵはその後、適切なインストラク
ションを実行し、メモリから所定の非同期送信機／受信
機に一度に一文字、非同期にデータを送信し、そのデー
タを所定の端末装置に与える。データが端末装置からＬ
ＡＮに送信されると、ＣＰＵはインストラクションを実
行し、非同期送信機／受信機から受け取ったデータを一
度に一文字、メモリ内のロケーションに移動させる。Ｌ
ＡＮインタフェースＤＭＡコントローラはその後、デー
タパケットをメモリからＬＡＮに移動させる。 こうして、ホストコンピュータは送信側端末装置からデ
ータを受け取る。端末装置サーバＣＰＵは更に、メモリ
管理及びユーザインタフェースに関する全てのプロトコ
ルを処理する。
サーバは、以下のようなデータ管理及び移動を実行する
。ＬＡＮから所定の端末装置へデータを送信するため、
ＬＡＮインタフェースＤＭＡコントローラは、サーバメ
モリに直接アクセスし、入ってきたデータパケットをメ
モリ移動させる。ＣＰＵはその後、適切なインストラク
ションを実行し、メモリから所定の非同期送信機／受信
機に一度に一文字、非同期にデータを送信し、そのデー
タを所定の端末装置に与える。データが端末装置からＬ
ＡＮに送信されると、ＣＰＵはインストラクションを実
行し、非同期送信機／受信機から受け取ったデータを一
度に一文字、メモリ内のロケーションに移動させる。Ｌ
ＡＮインタフェースＤＭＡコントローラはその後、デー
タパケットをメモリからＬＡＮに移動させる。 こうして、ホストコンピュータは送信側端末装置からデ
ータを受け取る。端末装置サーバＣＰＵは更に、メモリ
管理及びユーザインタフェースに関する全てのプロトコ
ルを処理する。
【０００６】これらの端末装置サーバ装置は、多くの場
合、満足できる働きをするが、実際には多くの問題が頻
繁に発生している。これらの問題のうち、主なものは、
端末サーバデバイスで必要とされる素子の実行にかかる
コストの問題である。どのような端末装置サーバも、そ
の第１の機能は、個々の端末装置とＬＡＮとの間のデー
タ送信にあるため、殆どのＣＰＵクロックサイクルがデ
ータ移動のために費やされる。故に、パワフルなプロセ
ッサと、それを支持するロジックが必要となる。例えば
、よく知られている端末装置サーバは、データ移動を適
切に維持するために、１６ビット６８００ファミリプロ
セッサを必要とする。
合、満足できる働きをするが、実際には多くの問題が頻
繁に発生している。これらの問題のうち、主なものは、
端末サーバデバイスで必要とされる素子の実行にかかる
コストの問題である。どのような端末装置サーバも、そ
の第１の機能は、個々の端末装置とＬＡＮとの間のデー
タ送信にあるため、殆どのＣＰＵクロックサイクルがデ
ータ移動のために費やされる。故に、パワフルなプロセ
ッサと、それを支持するロジックが必要となる。例えば
、よく知られている端末装置サーバは、データ移動を適
切に維持するために、１６ビット６８００ファミリプロ
セッサを必要とする。
【０００７】
【発明の概要】本発明は、ＬＡＮに存在する個々の端末
装置及び他のデータ装置から受け取られたり、それらに
与えられたデータに対してハードウエアが援助を与える
ような装置において、従来技術の端末装置サーバアーキ
テクチャのこれらの問題を克服するものである。直接デ
ータ移動機能を取り除かれているので、よりパワフルで
なく、よりコストのかからないプロセッサが使用される
であろう。
装置及び他のデータ装置から受け取られたり、それらに
与えられたデータに対してハードウエアが援助を与える
ような装置において、従来技術の端末装置サーバアーキ
テクチャのこれらの問題を克服するものである。直接デ
ータ移動機能を取り除かれているので、よりパワフルで
なく、よりコストのかからないプロセッサが使用される
であろう。
【０００８】本発明による端末装置サーバアーキテクチ
ャは、中央処理装置（ＣＰＵ）即ちマイクロコントロー
ラ、プログラムストア、ＲＡＭメモリ、当業者には周知
であるＬＡＮインタフェースコントローラ及び、個々の
端末装置とＬＡＮとの間のデータ移動を実行するハード
ウエアを備える。このハードウエアは、以下のようなサ
ブモジュールを有するデータ移動モジュールである。 （１）複数の制御及び状態レジスタ（ＣＲＳ）、（２）
２５６バイトページのメモリブロックを構成するメモリ
管理モジュール、（３）ＬＡＮから端末装置サーバへア
ドレス指定されたデータを移動させるデータ受信及び送
信エンジン、（４）個々それぞれの端末装置に関連した
シリアルラインインタフェース及び制御手段。
ャは、中央処理装置（ＣＰＵ）即ちマイクロコントロー
ラ、プログラムストア、ＲＡＭメモリ、当業者には周知
であるＬＡＮインタフェースコントローラ及び、個々の
端末装置とＬＡＮとの間のデータ移動を実行するハード
ウエアを備える。このハードウエアは、以下のようなサ
ブモジュールを有するデータ移動モジュールである。 （１）複数の制御及び状態レジスタ（ＣＲＳ）、（２）
２５６バイトページのメモリブロックを構成するメモリ
管理モジュール、（３）ＬＡＮから端末装置サーバへア
ドレス指定されたデータを移動させるデータ受信及び送
信エンジン、（４）個々それぞれの端末装置に関連した
シリアルラインインタフェース及び制御手段。
【０００９】ＣＰＵ及びＬＡＮインタェースコントロー
ラは、データ移動ハードウエア内のＣＳＲを操作し、適
切な方法で運転する。ＣＳＲ内のＬＡＮインタフェース
及びＣＰＵによるビットセットに従って、データ移動モ
ジュールは以下の方法でデータをＬＡＮと個々の端末装
置間で移動させる。ＬＡＮ受信及び送信モジュールは、
所定の端末装置にあてられたデータパケットをＲＡＭに
移動させる。スロット移動手段は、非同期データのブロ
ックをシリアルラインインタフェースに向けて移動させ
る。このシリアルラインインタフェースはその後、その
データを所定の端末装置へ制御形式で送る。
ラは、データ移動ハードウエア内のＣＳＲを操作し、適
切な方法で運転する。ＣＳＲ内のＬＡＮインタフェース
及びＣＰＵによるビットセットに従って、データ移動モ
ジュールは以下の方法でデータをＬＡＮと個々の端末装
置間で移動させる。ＬＡＮ受信及び送信モジュールは、
所定の端末装置にあてられたデータパケットをＲＡＭに
移動させる。スロット移動手段は、非同期データのブロ
ックをシリアルラインインタフェースに向けて移動させ
る。このシリアルラインインタフェースはその後、その
データを所定の端末装置へ制御形式で送る。
【００１０】同様に、個々のシリアルデータライン上で
端末装置から受け取られたデータは、シリアルラインイ
ンタフェース内に配置される。スロット移動手段はその
後、非同期文字のブロックを、送信データパケットが記
憶されたＲＡＭメモリへ移動させる。ＬＡＮ送信及び受
信エンジンは、ＲＡＭメモリから外へ向かうデータパケ
ットをＬＡＮに移動させる。
端末装置から受け取られたデータは、シリアルラインイ
ンタフェース内に配置される。スロット移動手段はその
後、非同期文字のブロックを、送信データパケットが記
憶されたＲＡＭメモリへ移動させる。ＬＡＮ送信及び受
信エンジンは、ＲＡＭメモリから外へ向かうデータパケ
ットをＬＡＮに移動させる。
【００１１】このようにＣＰＵは、データを直接は移動
させない。この装置により、ＣＰＵは、プロトコル、ヒ
ューマンインタフェース及びマネジメントを処理するだ
けでよいこととなる。このように、低コストＣＰＵがア
ーキテクチャを実行するために使用され、そしてシステ
ム全体のコストが急激に減少するわけである。
させない。この装置により、ＣＰＵは、プロトコル、ヒ
ューマンインタフェース及びマネジメントを処理するだ
けでよいこととなる。このように、低コストＣＰＵがア
ーキテクチャを実行するために使用され、そしてシステ
ム全体のコストが急激に減少するわけである。
【００１２】
【実施例】一般に本発明は、低コストで、高い実効率の
端末装置サーバアーキテクチャに関するものであり、複
数の端末装置とローカルエリアネットワーク（ＬＡＮ）
間でのデータ送信を行う。本願発明のアーキテクチャは
、端末装置サーバデバイスのコントローラによって直接
実行されていたデータ送信オペレーションを取り除くも
のである。こうして、従来の技術でよくみられたパワフ
ルなプロセッサ及び支持ハードウエアが、システムを支
持するための簡単なプロセッサと他のハードウエアに置
き換えらのであるが、本願発明では、現在のデータネッ
トワーク装置に要求される高いデータスループットを維
持する。
端末装置サーバアーキテクチャに関するものであり、複
数の端末装置とローカルエリアネットワーク（ＬＡＮ）
間でのデータ送信を行う。本願発明のアーキテクチャは
、端末装置サーバデバイスのコントローラによって直接
実行されていたデータ送信オペレーションを取り除くも
のである。こうして、従来の技術でよくみられたパワフ
ルなプロセッサ及び支持ハードウエアが、システムを支
持するための簡単なプロセッサと他のハードウエアに置
き換えらのであるが、本願発明では、現在のデータネッ
トワーク装置に要求される高いデータスループットを維
持する。
【００１３】図１は、端末装置サーバデバイス１０で実
行される本願発明によるアーキテクチャである。この端
末装置サーバ１０は、中央処理装置（ＣＰＵ）即ちマイ
クロコントローラ１２、ＲＡＭメモリ１４、プログラム
ストア即ちＲＡＭメモリ１６、及び本明細書でより詳細
に記述されたデータ移動ハードウエアモジュール２０を
含む。ＣＰＵ１２は、制御バス２２を通じて、データ移
動モジュールへ、及びデータ移動モジュールから、信号
を与え且つ受けるものである。ＣＰＵ１２は、アドレス
バス２４を通じてプログラムストア１６にアクセスする
。ＣＰＵ１２は、データバス２６を通じてプログラムス
トア１６からデータを受ける。例えば、ＣＰＵ１２は、
１０ＭＨｚで動作する８０Ｃ５１ファミリプロセッサで
あるかもしれない。
行される本願発明によるアーキテクチャである。この端
末装置サーバ１０は、中央処理装置（ＣＰＵ）即ちマイ
クロコントローラ１２、ＲＡＭメモリ１４、プログラム
ストア即ちＲＡＭメモリ１６、及び本明細書でより詳細
に記述されたデータ移動ハードウエアモジュール２０を
含む。ＣＰＵ１２は、制御バス２２を通じて、データ移
動モジュールへ、及びデータ移動モジュールから、信号
を与え且つ受けるものである。ＣＰＵ１２は、アドレス
バス２４を通じてプログラムストア１６にアクセスする
。ＣＰＵ１２は、データバス２６を通じてプログラムス
トア１６からデータを受ける。例えば、ＣＰＵ１２は、
１０ＭＨｚで動作する８０Ｃ５１ファミリプロセッサで
あるかもしれない。
【００１４】データ移動モジュールはまた、制御信号を
メモリに与え、バス２８を通じてデータを読み出んだり
、書き込んだりする。同様に、制御信号はまた、当業者
ならば御存知であろうが、例えばＩｎｔｅｌによって製
造された８２５９０ＣＳＭＡ／ＣＤイーサネットコント
ローラのようなＬＡＮインタフェースコントローラ１８
と、データ移動モジュール２０の間を、制御バス３０を
通じて与えられる。このデータ移動モジュール２０は、
アドレスバス３２を通じてメモリ１４へのアドス情報を
特定する。データは、データ移動モジュール２０、端末
装置サーバメモリ１４、及びＬＡＮインタェースコント
ローラ１８の間を、データバス３４上で与えられ、且つ
受け取られる。
メモリに与え、バス２８を通じてデータを読み出んだり
、書き込んだりする。同様に、制御信号はまた、当業者
ならば御存知であろうが、例えばＩｎｔｅｌによって製
造された８２５９０ＣＳＭＡ／ＣＤイーサネットコント
ローラのようなＬＡＮインタフェースコントローラ１８
と、データ移動モジュール２０の間を、制御バス３０を
通じて与えられる。このデータ移動モジュール２０は、
アドレスバス３２を通じてメモリ１４へのアドス情報を
特定する。データは、データ移動モジュール２０、端末
装置サーバメモリ１４、及びＬＡＮインタェースコント
ローラ１８の間を、データバス３４上で与えられ、且つ
受け取られる。
【００１５】データ移動モジュール２０は、複数の端末
装置３６ａ〜３６ｎへデータを送信し、且つこれらの複
数の端末装置からデータを受ける。個々の端末装置３６
ａ〜３６ｎは、シリアルデータライン３８ａ〜３８ｎを
通じてデータ移動モジュール２０にデータ文字列を与え
、シリアルライン４０ａ〜４０ｎを通じてデータ移動モ
ジュール２０からデータ文字列を受ける。「端末装置」
という言葉を本明細書では、非同期にデータを受け且つ
送信する幾つかのデータ装置を表すために使用する。
装置３６ａ〜３６ｎへデータを送信し、且つこれらの複
数の端末装置からデータを受ける。個々の端末装置３６
ａ〜３６ｎは、シリアルデータライン３８ａ〜３８ｎを
通じてデータ移動モジュール２０にデータ文字列を与え
、シリアルライン４０ａ〜４０ｎを通じてデータ移動モ
ジュール２０からデータ文字列を受ける。「端末装置」
という言葉を本明細書では、非同期にデータを受け且つ
送信する幾つかのデータ装置を表すために使用する。
【００１６】図１はまた、データ移動モジュール２０の
素子をブロック形態で示している。より好ましくは、デ
ータ移動モジュール２０は、ゲートＭＯＳ配列の２６Ｋ
ｓｅａで配列されたアプリケーション特定集積回路であ
る。データ移動モジュール２０を実行するハードウエア
を実際に製造することは、以下に述べられたサブモジュ
ールの機能の考えに関連する業界の範疇にあると考えら
れる。データ移動モジュール２０は、複数の制御状態レ
ジスタ３５、以下により詳細に述べられたようなデータ
ブロックを移動する業界で知られた型のスロット移動器
３８、メモリ管理部分４０、送信及び受信エンジン４２
及び複数のシリアルラインコントローラ４４ａ〜４４ｎ
を含み、これら複数のシリアルラインコントローラ４４
ａ〜４４ｎは各々、シリアル送信ライン３８ａ〜３８ｎ
及びシリアル受信ライン４０ａ〜４０ｎを通じて１つ１
つの端末装置３６ａ〜３６ｎに結合している。
素子をブロック形態で示している。より好ましくは、デ
ータ移動モジュール２０は、ゲートＭＯＳ配列の２６Ｋ
ｓｅａで配列されたアプリケーション特定集積回路であ
る。データ移動モジュール２０を実行するハードウエア
を実際に製造することは、以下に述べられたサブモジュ
ールの機能の考えに関連する業界の範疇にあると考えら
れる。データ移動モジュール２０は、複数の制御状態レ
ジスタ３５、以下により詳細に述べられたようなデータ
ブロックを移動する業界で知られた型のスロット移動器
３８、メモリ管理部分４０、送信及び受信エンジン４２
及び複数のシリアルラインコントローラ４４ａ〜４４ｎ
を含み、これら複数のシリアルラインコントローラ４４
ａ〜４４ｎは各々、シリアル送信ライン３８ａ〜３８ｎ
及びシリアル受信ライン４０ａ〜４０ｎを通じて１つ１
つの端末装置３６ａ〜３６ｎに結合している。
【００１７】図２は、より好ましい実施例における、６
４ＫのＲＡＭメモリから成る端末装置サーバメモリ１４
の構造を示す。ＬＡＮと所望の端末装置間を送信された
データは、端末装置サーバメモリ１４内に中間処理段階
として配置される。メモリ管理部分４０は、ＲＡＭメモ
リ１４をページ４６ａ〜４６ｎ、より好ましくは１ペー
ジ毎に２５６バイトを持つ２５６ページに分割する。メ
モリの１ページ以上が必要なデータパケットは、リンク
されたリストとして構成されたメモリブロック内に配置
される。図３に示されたように、前のページ４６ａの最
後のバイトの内容は、ＲＡＭメモリ１４内のデータパケ
ットバッファ内の次のページ４６ｂへのポインタであり
、当業者ならば、これがリンクされたページ構造である
ということを理解できるであろう。ポインタ構造を用い
ることによって、ＣＰＵあるいはデータ移動モジュール
２０はリンクされたページリストを組み立てる。このバ
ッファ内の第１ページへのポインタは、以下の表１に示
されたＬＡＮ送信及び受信キューＣＳＲｓ３５に含まれ
る。
４ＫのＲＡＭメモリから成る端末装置サーバメモリ１４
の構造を示す。ＬＡＮと所望の端末装置間を送信された
データは、端末装置サーバメモリ１４内に中間処理段階
として配置される。メモリ管理部分４０は、ＲＡＭメモ
リ１４をページ４６ａ〜４６ｎ、より好ましくは１ペー
ジ毎に２５６バイトを持つ２５６ページに分割する。メ
モリの１ページ以上が必要なデータパケットは、リンク
されたリストとして構成されたメモリブロック内に配置
される。図３に示されたように、前のページ４６ａの最
後のバイトの内容は、ＲＡＭメモリ１４内のデータパケ
ットバッファ内の次のページ４６ｂへのポインタであり
、当業者ならば、これがリンクされたページ構造である
ということを理解できるであろう。ポインタ構造を用い
ることによって、ＣＰＵあるいはデータ移動モジュール
２０はリンクされたページリストを組み立てる。このバ
ッファ内の第１ページへのポインタは、以下の表１に示
されたＬＡＮ送信及び受信キューＣＳＲｓ３５に含まれ
る。
【００１８】フリーメモリへのポインタもまた、フリー
メモリスタックＣＳＲ３６（表１参照）内を通じてアク
セスされたスタック上に含まれる。データ移動モジュー
ル及びＣＰＵ１２共に、フリーメモリスタックＣＳＲ３
５からポインタをポップすることによってメモリをアロ
ケートし、それらのポインタをフリーメモリスタックＣ
ＳＲ上へとプッシュバックすることによって、メモリの
アロケートを取り消す。
メモリスタックＣＳＲ３６（表１参照）内を通じてアク
セスされたスタック上に含まれる。データ移動モジュー
ル及びＣＰＵ１２共に、フリーメモリスタックＣＳＲ３
５からポインタをポップすることによってメモリをアロ
ケートし、それらのポインタをフリーメモリスタックＣ
ＳＲ上へとプッシュバックすることによって、メモリの
アロケートを取り消す。
【００１９】図４は、より好ましい実施例によるメモリ
マップを示す。図４に示されているように、メモリのペ
ージ０ ５０は、制御状態レジスタ（ＣＳＲｓ）３５
にマップされる。ＣＰＵ１２は、ＣＳＲｓのデータフィ
ールド内の所定ビット位置にビットをセットするコマン
ド信号を主張し、特定のオペレーションを実行するよう
データ移動モジュール２０に命令する。このデータ移動
モジュール２０はまた、ＣＳＲｓ３５内に適切なビット
を設定し、以下に述べるように、移動オペレーションの
間の状態及び他の情報をＣＰＵ１２に伝える。同様に、
ＬＡＮインタフェースコントローラ１８は、ＣＳＲｓ内
にビットを設定し、端末装置サーバ１０に対してデータ
送信を要求し、そして端末装置サーバ１０から与えられ
たデータを受信したことを了知する。下の表には、所定
のＣＲＳａ３５と本願発明によるそれらの機能が示され
ている。
表１ ＣＳＲ
アプリケーション
データ送信制御のためのＣＳＲｓ１．Ｌ
ＡＮインタフェース
ＬＡＮインタェースコントローラ コントロ
ーライニシャライズ をイニシ
ャライズ２．ＬＡＮインタフェース
ＬＡＮインタェースコントローラ
コントローラコマンド及び状態
１８を制御するためにビットを与
える３．ＬＡＮ送信キュー
送信待ちのデー
タパケットを含む
メモリ内のページへのポインタを
記憶４．ＬＡＮ受信キュー
受け取られたデータ
パケットを含
んだ
メモリ内のページへのポイン
タを記憶５．フリーメモリスタック
メモリ内のフリーページ
へのポイ
ンタを記
憶６．ＤＭＡ送信及び受信
端末装置サーバメモリ１４へのデ
イネイブル及び状態
ータを受信し且つ送信するＤＭＡ
エンジン４２を供給し（ａｒ
ｍ）、状
態を報告
スロット移動オペレ
ーションのためのＣＳＲｓ１．スロット移動カウンタ
スロット移動オペ
ーションで移動
す
るバイト数を記憶２．スロット移動目的地ＨＩ
スロット移動オペレーション
で移
動して向かう
メモリ内のページを
記憶３．スロット移動目的地ＬＯ
移動して向かうページ内のオフセ
メモリ
ットメモリロケーションを記憶
４．スロットソースＨＩ
移動させるためのメモリ内のペー
ジを記憶５．スロットソー
スＬＯ 移動
させるためのページ内のオフ
セットメモリロケーションを記憶
メモリ・端末装置間のデータ送信を制御
するＣＳＲｓ１．フロー制御ＣＳＲ
シリアルデータ送信及び受
信のた
めにシルリ
アルポートをイネイブ
ル／ディスエイブル２．ユニバーサル非同期 受信機／送信機（ＵＡＲＴ）
端末装置サーバ１０から所定端末
装置へのシリアル送信のために
バ
ンドレート及び
ループバックモー
ドを制御３．受信ＦＩＦＯ
ＵＡＲＴから受け取った文
字を
１０２４バイ
トＦＩＦＯに記憶４．低受信カウント
文字カウントの低オ
ーダバイトを
受信
ＦＩＦＯ内に記憶５．高受信カウント
文字カウントの２つ
の最上位ビッ
トを
受信ＦＩＦＯ内に記憶６．送信ＦＩＦＯ
ＵＡＲＴに送
信されるのを待って
いる文字を１０２４バイト
ＦＩＦＯ内に記憶７．低送信カウント
文字カウ
ントの低オーダバイトを
送信ＦＩＦＯ内に記憶８．高送信カウント
文字カウ
ントの２つの最上位ビッ
トを送信ＦＩＦＯ内に記憶図４はまた、メモリ１
４の残りのページのアロケーションを示す。メモリ１４
のページ１の５２は、ＬＡＮ受信キューを記憶するため
に使用される。ＬＡＮ受信キューは、受信されたデータ
パケットへのポインタを記憶する線型リストである。メ
モリのページ２の５４は、ＬＡＮ送信キューを記憶する
。ＣＰＵ１２は、送信キューＣＳＲ及び受信キューＣＳ
Ｒに対して読み出し及び書き込むを行うが、メモリのペ
ージ１及び２は、送信キュー及び受信キューポインタの
ための実際の記憶ロケーションを表す。ページ３から１
９１を含むメモリブロック５６は、ＬＡＮから受け取ら
れたデータパケットの受信及び検索のために自由にアク
セスされることができる。ページ１９２から２５５を含
むメモリブロック５８は、シリアルライン入力／出力Ｆ
ＩＦＯ４４ａ〜４４ｎを通じて個々の端末装置から受け
取られたデータを、記憶し、検索するために使用される
。
マップを示す。図４に示されているように、メモリのペ
ージ０ ５０は、制御状態レジスタ（ＣＳＲｓ）３５
にマップされる。ＣＰＵ１２は、ＣＳＲｓのデータフィ
ールド内の所定ビット位置にビットをセットするコマン
ド信号を主張し、特定のオペレーションを実行するよう
データ移動モジュール２０に命令する。このデータ移動
モジュール２０はまた、ＣＳＲｓ３５内に適切なビット
を設定し、以下に述べるように、移動オペレーションの
間の状態及び他の情報をＣＰＵ１２に伝える。同様に、
ＬＡＮインタフェースコントローラ１８は、ＣＳＲｓ内
にビットを設定し、端末装置サーバ１０に対してデータ
送信を要求し、そして端末装置サーバ１０から与えられ
たデータを受信したことを了知する。下の表には、所定
のＣＲＳａ３５と本願発明によるそれらの機能が示され
ている。
表１ ＣＳＲ
アプリケーション
データ送信制御のためのＣＳＲｓ１．Ｌ
ＡＮインタフェース
ＬＡＮインタェースコントローラ コントロ
ーライニシャライズ をイニシ
ャライズ２．ＬＡＮインタフェース
ＬＡＮインタェースコントローラ
コントローラコマンド及び状態
１８を制御するためにビットを与
える３．ＬＡＮ送信キュー
送信待ちのデー
タパケットを含む
メモリ内のページへのポインタを
記憶４．ＬＡＮ受信キュー
受け取られたデータ
パケットを含
んだ
メモリ内のページへのポイン
タを記憶５．フリーメモリスタック
メモリ内のフリーページ
へのポイ
ンタを記
憶６．ＤＭＡ送信及び受信
端末装置サーバメモリ１４へのデ
イネイブル及び状態
ータを受信し且つ送信するＤＭＡ
エンジン４２を供給し（ａｒ
ｍ）、状
態を報告
スロット移動オペレ
ーションのためのＣＳＲｓ１．スロット移動カウンタ
スロット移動オペ
ーションで移動
す
るバイト数を記憶２．スロット移動目的地ＨＩ
スロット移動オペレーション
で移
動して向かう
メモリ内のページを
記憶３．スロット移動目的地ＬＯ
移動して向かうページ内のオフセ
メモリ
ットメモリロケーションを記憶
４．スロットソースＨＩ
移動させるためのメモリ内のペー
ジを記憶５．スロットソー
スＬＯ 移動
させるためのページ内のオフ
セットメモリロケーションを記憶
メモリ・端末装置間のデータ送信を制御
するＣＳＲｓ１．フロー制御ＣＳＲ
シリアルデータ送信及び受
信のた
めにシルリ
アルポートをイネイブ
ル／ディスエイブル２．ユニバーサル非同期 受信機／送信機（ＵＡＲＴ）
端末装置サーバ１０から所定端末
装置へのシリアル送信のために
バ
ンドレート及び
ループバックモー
ドを制御３．受信ＦＩＦＯ
ＵＡＲＴから受け取った文
字を
１０２４バイ
トＦＩＦＯに記憶４．低受信カウント
文字カウントの低オ
ーダバイトを
受信
ＦＩＦＯ内に記憶５．高受信カウント
文字カウントの２つ
の最上位ビッ
トを
受信ＦＩＦＯ内に記憶６．送信ＦＩＦＯ
ＵＡＲＴに送
信されるのを待って
いる文字を１０２４バイト
ＦＩＦＯ内に記憶７．低送信カウント
文字カウ
ントの低オーダバイトを
送信ＦＩＦＯ内に記憶８．高送信カウント
文字カウ
ントの２つの最上位ビッ
トを送信ＦＩＦＯ内に記憶図４はまた、メモリ１
４の残りのページのアロケーションを示す。メモリ１４
のページ１の５２は、ＬＡＮ受信キューを記憶するため
に使用される。ＬＡＮ受信キューは、受信されたデータ
パケットへのポインタを記憶する線型リストである。メ
モリのページ２の５４は、ＬＡＮ送信キューを記憶する
。ＣＰＵ１２は、送信キューＣＳＲ及び受信キューＣＳ
Ｒに対して読み出し及び書き込むを行うが、メモリのペ
ージ１及び２は、送信キュー及び受信キューポインタの
ための実際の記憶ロケーションを表す。ページ３から１
９１を含むメモリブロック５６は、ＬＡＮから受け取ら
れたデータパケットの受信及び検索のために自由にアク
セスされることができる。ページ１９２から２５５を含
むメモリブロック５８は、シリアルライン入力／出力Ｆ
ＩＦＯ４４ａ〜４４ｎを通じて個々の端末装置から受け
取られたデータを、記憶し、検索するために使用される
。
【００２０】データ移動モジュール２０は、メモリ１４
からの読み出し及び書き込みに対して３００ナノ秒（ｎ
ｓ）で動作する。端末装置サーバ１０は更に、８メモリ
サイクルからなる２４００ｎｓ時間上で動作する。ＣＰ
Ｕ１２は以下のプライオリティ設計にしたがって、透過
ライトフリー（ｗａｉｔ−ｆｒｅｅ）アクセス形態でメ
モリ１４をアドレス指定する。（１）ＣＰＵ１２がまず
初めにプライオリティを有する（２）ＬＡＮ送信及び受
信エンジンが２番目に有する（３）シリアルラインＦＩ
ＦＯ４４ａ〜４４ｎが３番目に有する（４）スロット移
動器３８が最後に有する。故に、大きなバンド幅がデー
タ移動モジュール２０のために与えられ、データバス３
２の制御とアドレスバス３４がＣＰＵ１２に返る前にメ
モリ１４をアクセスする。
からの読み出し及び書き込みに対して３００ナノ秒（ｎ
ｓ）で動作する。端末装置サーバ１０は更に、８メモリ
サイクルからなる２４００ｎｓ時間上で動作する。ＣＰ
Ｕ１２は以下のプライオリティ設計にしたがって、透過
ライトフリー（ｗａｉｔ−ｆｒｅｅ）アクセス形態でメ
モリ１４をアドレス指定する。（１）ＣＰＵ１２がまず
初めにプライオリティを有する（２）ＬＡＮ送信及び受
信エンジンが２番目に有する（３）シリアルラインＦＩ
ＦＯ４４ａ〜４４ｎが３番目に有する（４）スロット移
動器３８が最後に有する。故に、大きなバンド幅がデー
タ移動モジュール２０のために与えられ、データバス３
２の制御とアドレスバス３４がＣＰＵ１２に返る前にメ
モリ１４をアクセスする。
【００２１】ＤＭＡ送信及び受信エンジン４２は受信及
び送信オペレーション両方のため、ＬＡＮイントフェー
スコントローラ１８とメモリ１４間でのデータの直接メ
モリアクセス送信を実行する。図５は、ＬＡＮからデー
タパケットを受取り、その後そのデータをメモリ１４内
に配置するためのオペレーション列を示す。ＣＰＵ１２
は、「ＤＭＡ」受信エンジン４２を「供給する」ことに
より、データパケット受信を可能にさせる。図６に示さ
れているように、ＣＰＵ１２は、まず、ＤＭＡ送信及び
受信ＣＳＲ３５ａに対するデータフィールド内の第２ビ
ット位置に「供給」ビット６０をセットするコマンド信
号を主張することにより、ＤＭＡ受信エンジン４２を供
給する。ＣＰＵ１２はその後、ＬＡＮインタフェースコ
ントローラＣＳＲのデータフィールド内にビットをセッ
トするコマンド信号を主張し、当業者には明かであろう
適当なデータチャネルを特定する。
び送信オペレーション両方のため、ＬＡＮイントフェー
スコントローラ１８とメモリ１４間でのデータの直接メ
モリアクセス送信を実行する。図５は、ＬＡＮからデー
タパケットを受取り、その後そのデータをメモリ１４内
に配置するためのオペレーション列を示す。ＣＰＵ１２
は、「ＤＭＡ」受信エンジン４２を「供給する」ことに
より、データパケット受信を可能にさせる。図６に示さ
れているように、ＣＰＵ１２は、まず、ＤＭＡ送信及び
受信ＣＳＲ３５ａに対するデータフィールド内の第２ビ
ット位置に「供給」ビット６０をセットするコマンド信
号を主張することにより、ＤＭＡ受信エンジン４２を供
給する。ＣＰＵ１２はその後、ＬＡＮインタフェースコ
ントローラＣＳＲのデータフィールド内にビットをセッ
トするコマンド信号を主張し、当業者には明かであろう
適当なデータチャネルを特定する。
【００２２】ＬＡＮ受信エンジン４２が供給されると、
その受信エンジン４２は、すぐさまそのポインタを、フ
リーメモリスタックＣＳＲから得た次に利用可能なフリ
ーメモリページにポップする。ＬＡＮインタフェースコ
ントローラ１８はその後、直接メモリアクセス（ＤＭＡ
）リクエスト制御信号を主張し、その結果、ＬＡＮイン
タフェースコントローラ状態ＣＳＲ（表１）のデータフ
ィールド内に所定ビットがセットされる。ＤＭＡ受信エ
ンジン４２は、フリーメモリスタックＣＳＲ（図１参照
）からかつてポップされたフリーメモリページに対応す
るポインタを使用し、ＬＡＮインタフェースコントロー
ラ１８からそのページへ、それらのパケットを直接移動
させる。
その受信エンジン４２は、すぐさまそのポインタを、フ
リーメモリスタックＣＳＲから得た次に利用可能なフリ
ーメモリページにポップする。ＬＡＮインタフェースコ
ントローラ１８はその後、直接メモリアクセス（ＤＭＡ
）リクエスト制御信号を主張し、その結果、ＬＡＮイン
タフェースコントローラ状態ＣＳＲ（表１）のデータフ
ィールド内に所定ビットがセットされる。ＤＭＡ受信エ
ンジン４２は、フリーメモリスタックＣＳＲ（図１参照
）からかつてポップされたフリーメモリページに対応す
るポインタを使用し、ＬＡＮインタフェースコントロー
ラ１８からそのページへ、それらのパケットを直接移動
させる。
【００２３】図５はまた、受信列を示しており、ここで
は、受信予定のデーザパケットサイズが２５５バイトを
超過する。受信エンジン４２は、次に続く利用可能なメ
モリページのアドレスをフリーメモリスタックＣＳＲ（
表１）からポップすることにより、メモリの他のフリー
ページをスタックからアロケートする。受信エンジン４
２はその後、図３に示された現在のページの最後のロケ
ーション（２５５）内の次に続くページの中にポインタ
を配置する。受信エンジン４２は新しいページへデータ
を送信し続ける。フリーページがフリーメモリスタック
上に残っていない場合には、受信エンジン４２はパケッ
トの最後のページにそのロケーションを書き込む。
は、受信予定のデーザパケットサイズが２５５バイトを
超過する。受信エンジン４２は、次に続く利用可能なメ
モリページのアドレスをフリーメモリスタックＣＳＲ（
表１）からポップすることにより、メモリの他のフリー
ページをスタックからアロケートする。受信エンジン４
２はその後、図３に示された現在のページの最後のロケ
ーション（２５５）内の次に続くページの中にポインタ
を配置する。受信エンジン４２は新しいページへデータ
を送信し続ける。フリーページがフリーメモリスタック
上に残っていない場合には、受信エンジン４２はパケッ
トの最後のページにそのロケーションを書き込む。
【００２４】図５及び図６に示されているように、ＣＰ
Ｕ１２は、パケットを受信している間は、その受信エン
ジン４２を供給しない。ＣＰＵ１２は、ＤＭＡ送信及び
受信ＣＳＲ３５ａ内の「供給」ビットをクリアするコマ
ンド信号を主張することによって、そのＬＡＮ受信エン
ジン４２を供給しない。ＤＭＡ受信エンジン４２は、Ｄ
ＭＡ受信エンジン４２が供給されなくなる前に受け取ら
れたパケットの、最後のページのロケーション２５５内
に、異なるメッセージを書き込む。
Ｕ１２は、パケットを受信している間は、その受信エン
ジン４２を供給しない。ＣＰＵ１２は、ＤＭＡ送信及び
受信ＣＳＲ３５ａ内の「供給」ビットをクリアするコマ
ンド信号を主張することによって、そのＬＡＮ受信エン
ジン４２を供給しない。ＤＭＡ受信エンジン４２は、Ｄ
ＭＡ受信エンジン４２が供給されなくなる前に受け取ら
れたパケットの、最後のページのロケーション２５５内
に、異なるメッセージを書き込む。
【００２５】パケットの受信が完了すると、ＬＡＮイン
タフェースコントローラ１８は、完全なメッセージをメ
モリに書き込み、そしてＣＰＵ１２に対して割り込み信
号を主張する。データの受信が完了した場合、ＤＭＡ受
信エンジン４２は、ＬＡＮインタフェースコントローラ
状態ＣＳＲ（表１）を読み出し、そしてデータパケット
バッファ内の最後のページのロケーション２５５中にコ
ードを書き込む。ＤＭＡ受信エンジン４２はその後、Ｌ
ＡＮインタフェース割り込みをクリアする。ＤＭＡ受信
エンジン４２によって書き込まれたそのメッセージは、
以下の状態に対応する。（１）データ受信ＯＫ。（２）
パケットを受け取る間に供給ビットはクリアされた。 （３）メモリをアロケートすることができない。あるい
は（５）受信エラーが検出された。
タフェースコントローラ１８は、完全なメッセージをメ
モリに書き込み、そしてＣＰＵ１２に対して割り込み信
号を主張する。データの受信が完了した場合、ＤＭＡ受
信エンジン４２は、ＬＡＮインタフェースコントローラ
状態ＣＳＲ（表１）を読み出し、そしてデータパケット
バッファ内の最後のページのロケーション２５５中にコ
ードを書き込む。ＤＭＡ受信エンジン４２はその後、Ｌ
ＡＮインタフェース割り込みをクリアする。ＤＭＡ受信
エンジン４２によって書き込まれたそのメッセージは、
以下の状態に対応する。（１）データ受信ＯＫ。（２）
パケットを受け取る間に供給ビットはクリアされた。 （３）メモリをアロケートすることができない。あるい
は（５）受信エラーが検出された。
【００２６】ＤＭＡ受信エンジン４２はその後、受信キ
ューＣＳＲ（表１）内のデータパケットのロケーション
の最後の第１ページのアドレスへポインタを配置する。 ＣＰＵ１２は、受信キューＣＳＲを読み出すことによっ
てその受信キューポインタをアクセスする。一旦ＣＰＵ
１２がそのポインタを読み出すと、それはキューから移
される。ＣＰＵ１２は、リンクされたリストメモリ構造
を用いて、上で記述された全てのメモリページへアクセ
スする。上に述べたように、データパケットを含むバッ
ファ内の最後のページの最後のメモリロケーションは、
ＤＭＡ受信エンジン４２によって与えられた状態情報を
含む。ＣＰＵ１２はこのロケーションを処理し、その後
、以下に述べた所定シリアルラインコントローラ４４ａ
〜４４ｎに向けて、メモリ１４内で受信されたデータパ
ケットを向け直す。所定のメモリブロックに対する処理
が完了した場合、ＣＰＵ１２は、フリーメモリスタック
にポインタを書き込むことにより、フリーメモリスタッ
ク上にそれは配置しなおす。
ューＣＳＲ（表１）内のデータパケットのロケーション
の最後の第１ページのアドレスへポインタを配置する。 ＣＰＵ１２は、受信キューＣＳＲを読み出すことによっ
てその受信キューポインタをアクセスする。一旦ＣＰＵ
１２がそのポインタを読み出すと、それはキューから移
される。ＣＰＵ１２は、リンクされたリストメモリ構造
を用いて、上で記述された全てのメモリページへアクセ
スする。上に述べたように、データパケットを含むバッ
ファ内の最後のページの最後のメモリロケーションは、
ＤＭＡ受信エンジン４２によって与えられた状態情報を
含む。ＣＰＵ１２はこのロケーションを処理し、その後
、以下に述べた所定シリアルラインコントローラ４４ａ
〜４４ｎに向けて、メモリ１４内で受信されたデータパ
ケットを向け直す。所定のメモリブロックに対する処理
が完了した場合、ＣＰＵ１２は、フリーメモリスタック
にポインタを書き込むことにより、フリーメモリスタッ
ク上にそれは配置しなおす。
【００２７】図５はまた、ＤＭＡ受信エンジン４２が初
めに供給され、フリーメモリがもはや利用可能ではない
という状態を示している。フリーメモリスタックＣＳＲ
内のフリーメモリが利用可能ではない場合、ＤＭＡ受信
エンジン４２はコマンド信号を主張し、ＤＭＡ送信及び
受信ＣＳＲに対するデータフィールド内の「メモリ無し
」ビット位置にビットをセットする。この情報を受け取
ると、ＣＰＵ１２に割り込みがかけられる。ＣＰＵ１２
は、メモリ無しビットを確かめ（ｐｏｌｌ） 、割り込
みの原因を判断し、その後適切な行動をとる。
めに供給され、フリーメモリがもはや利用可能ではない
という状態を示している。フリーメモリスタックＣＳＲ
内のフリーメモリが利用可能ではない場合、ＤＭＡ受信
エンジン４２はコマンド信号を主張し、ＤＭＡ送信及び
受信ＣＳＲに対するデータフィールド内の「メモリ無し
」ビット位置にビットをセットする。この情報を受け取
ると、ＣＰＵ１２に割り込みがかけられる。ＣＰＵ１２
は、メモリ無しビットを確かめ（ｐｏｌｌ） 、割り込
みの原因を判断し、その後適切な行動をとる。
【００２８】データは端末装置サーバ１０から図７に示
されたオペレーション列内のＬＡＮに送信される。ＣＰ
Ｕ１２は送信キュー上のパケットの第１ページにポイン
タを配置することにより、送信オペレーションを開始す
る。ＣＰＵ１２はまた、コマンド信号を主張して、ＤＭ
Ａ送信及び受信ＣＳＲ３５ａのデータフィールド内に所
定ビットをセットし、エンジン４２を「供給」する。Ｃ
ＰＵ１２はその後、前のページの最後のロケーション（
ロケーション２５５）にあるその後のページへのポイン
タを用いて、リンクされたページリスト中にそのデータ
が送信されるよう準備する。次にＤＭＡ送信エンジン４
２は、送信キューＣＳＲ３６の内容を読み出す。ＤＭＡ
送信エンジン４２はその後、コマンド信号を発生し、Ｌ
ＡＮインタフェース制御ＣＳＲ（表１）に送信コマンド
メッセージを書き込むことにより、ＬＡＮ制御インタフ
ェースコントローラ１８に対する送信を要求する。デー
タ送信要求を受け取ると、ＬＡＮインタフェースコント
ローラ１８は、ＬＡＮインタフェース制御ＣＳＲ（表１
）のデータフィールド内に所定ビットをセットすること
により、直接メモリアクセス要求を主張する。
されたオペレーション列内のＬＡＮに送信される。ＣＰ
Ｕ１２は送信キュー上のパケットの第１ページにポイン
タを配置することにより、送信オペレーションを開始す
る。ＣＰＵ１２はまた、コマンド信号を主張して、ＤＭ
Ａ送信及び受信ＣＳＲ３５ａのデータフィールド内に所
定ビットをセットし、エンジン４２を「供給」する。Ｃ
ＰＵ１２はその後、前のページの最後のロケーション（
ロケーション２５５）にあるその後のページへのポイン
タを用いて、リンクされたページリスト中にそのデータ
が送信されるよう準備する。次にＤＭＡ送信エンジン４
２は、送信キューＣＳＲ３６の内容を読み出す。ＤＭＡ
送信エンジン４２はその後、コマンド信号を発生し、Ｌ
ＡＮインタフェース制御ＣＳＲ（表１）に送信コマンド
メッセージを書き込むことにより、ＬＡＮ制御インタフ
ェースコントローラ１８に対する送信を要求する。デー
タ送信要求を受け取ると、ＬＡＮインタフェースコント
ローラ１８は、ＬＡＮインタフェース制御ＣＳＲ（表１
）のデータフィールド内に所定ビットをセットすること
により、直接メモリアクセス要求を主張する。
【００２９】ＤＭＡ送信エンジン４２はその後、送信キ
ューを通じて配列し、送信キューＣＳＲ内にリストされ
た全てのパケットを自動的に送信する。ＬＡＮインタフ
ェースコントローラ１８に送信されたデータパケットが
１ページを超過した場合、ＬＡＮ送信エンジン４２は、
送信キューＣＳＲから得たメモリ１４内のデータパケッ
トの次に続くページのロケーションに対するポインタを
検索する。次に続くページのアドレスが選択されると、
次に続くページはメモリ１４からＬＡＮインタフェース
コントローラ１８へ移動される。ＬＡＮインタフェース
コントローラ１８は、データパケットの送信が完了する
と、割り込みコマンド信号をＤＭＡ送信エンジン４２に
与える。更にＬＡＮインタフェースコントローラ１８は
、ＬＡＮインタフェースコントローラ内の所定ビットに
対してコマンド信号を主張する。ＬＡＮ送信エンジン４
２はその後、ＬＡＮインタフェースコントローラＣＳＲ
の内容を確かめる。普通の送信が起きた場合には、ＤＭ
Ａ送信エンジン４２は、バッファの最後のページの最後
のバイト内の現在のその状態を書き込み、そして割り込
みをクリアする。
ューを通じて配列し、送信キューＣＳＲ内にリストされ
た全てのパケットを自動的に送信する。ＬＡＮインタフ
ェースコントローラ１８に送信されたデータパケットが
１ページを超過した場合、ＬＡＮ送信エンジン４２は、
送信キューＣＳＲから得たメモリ１４内のデータパケッ
トの次に続くページのロケーションに対するポインタを
検索する。次に続くページのアドレスが選択されると、
次に続くページはメモリ１４からＬＡＮインタフェース
コントローラ１８へ移動される。ＬＡＮインタフェース
コントローラ１８は、データパケットの送信が完了する
と、割り込みコマンド信号をＤＭＡ送信エンジン４２に
与える。更にＬＡＮインタフェースコントローラ１８は
、ＬＡＮインタフェースコントローラ内の所定ビットに
対してコマンド信号を主張する。ＬＡＮ送信エンジン４
２はその後、ＬＡＮインタフェースコントローラＣＳＲ
の内容を確かめる。普通の送信が起きた場合には、ＤＭ
Ａ送信エンジン４２は、バッファの最後のページの最後
のバイト内の現在のその状態を書き込み、そして割り込
みをクリアする。
【００３０】しかしながら、ＬＡＮインタフェースコン
トローラＣＳＲの内容が、ＬＡＮインタフェースコント
ローラ１８に対する送信が成功しなかったことを示した
場合には、ＤＭＡ送信エンジン４２は、データパケット
の衝突が発生したかどうかを判断する。もし衝突が発生
していた場合には、ＤＭＡ送信エンジン４２は、そのデ
ータパケットの第１ページに対応するアドレスに対して
配列する。ＤＭＡ送信エンジン４２はまた、所定ビット
をＬＡＮインタフェースコントローラＣＳＲ内の所定ビ
ットをセットすることにより、ＬＡＮインタフェースコ
ントローラ１８に対して送信コマンド信号を与える。デ
ータはその後、上で記述されたようにＬＡＮインタフェ
ースコントローラ１８に対して与えられる。
トローラＣＳＲの内容が、ＬＡＮインタフェースコント
ローラ１８に対する送信が成功しなかったことを示した
場合には、ＤＭＡ送信エンジン４２は、データパケット
の衝突が発生したかどうかを判断する。もし衝突が発生
していた場合には、ＤＭＡ送信エンジン４２は、そのデ
ータパケットの第１ページに対応するアドレスに対して
配列する。ＤＭＡ送信エンジン４２はまた、所定ビット
をＬＡＮインタフェースコントローラＣＳＲ内の所定ビ
ットをセットすることにより、ＬＡＮインタフェースコ
ントローラ１８に対して送信コマンド信号を与える。デ
ータはその後、上で記述されたようにＬＡＮインタフェ
ースコントローラ１８に対して与えられる。
【００３１】もし送信故障が発生していた場合には、Ｄ
ＭＡ送信エンジンはコマンド信号を主張して、ＣＰＵ１
２の制御に割り込みをかける。ＣＰＵ１２はその後、Ｌ
ＡＮインタフェースによって主張されたその割り込み信
号を了知する。図８は、複数のシリアルラインコントロ
ーラ４４ａ〜４４ｎ中の１つに対するブロック図である
。シリアルラインコントローラ４４ａは、当業者には知
られているであろうユニバーサル非同期受信及び送信（
ＵＡＲＴ）機能を与える。例えば、ＣＰＵ１２はコマン
ド信号を与え、ＵＡＥＴ ＣＳＲデータフィールド（
表１で述べたような）内の適切なビット位置をセットし
、他のパラメータと同様にその送信速度を制御する。 更に、ＣＰＵ１２は、ＵＡＲＴ ＣＳＲ内所定ビット
位置を確かめ、エラーを形成するデータを検出し、そし
て当業者によく知られているシリアルラインコントロー
ラ４４ａによって他の状態信号を与える。
ＭＡ送信エンジンはコマンド信号を主張して、ＣＰＵ１
２の制御に割り込みをかける。ＣＰＵ１２はその後、Ｌ
ＡＮインタフェースによって主張されたその割り込み信
号を了知する。図８は、複数のシリアルラインコントロ
ーラ４４ａ〜４４ｎ中の１つに対するブロック図である
。シリアルラインコントローラ４４ａは、当業者には知
られているであろうユニバーサル非同期受信及び送信（
ＵＡＲＴ）機能を与える。例えば、ＣＰＵ１２はコマン
ド信号を与え、ＵＡＥＴ ＣＳＲデータフィールド（
表１で述べたような）内の適切なビット位置をセットし
、他のパラメータと同様にその送信速度を制御する。 更に、ＣＰＵ１２は、ＵＡＲＴ ＣＳＲ内所定ビット
位置を確かめ、エラーを形成するデータを検出し、そし
て当業者によく知られているシリアルラインコントロー
ラ４４ａによって他の状態信号を与える。
【００３２】シリアルラインコントローラ４４ａは、先
入れ先出し型（ＦＩＦＯ）送信シリアルライン移動器６
２及び受信ＦＩＦＯを含む。送信シリアルライン移動器
６２は、シリアルラインインサータ６８に対して非同期
データ文字を与え、その後、ライン４０ａを通じて端末
装置３６ａにデータを与える。同様にして、端末装置３
６ａから与えられたデータは、ライン３８ａ上でシリア
ルライン送信検出器７０によって受け取られる。この検
出器７０はその後、受信ＦＩＦＯ６６に対してデータ文
字を与える。更に、この検出器７０は、端末装置１６ａ
によってデータ送信要求のため、ライン３８ａ上に与え
られた送信ＯＮ（「ＸＯＮ」）あるいは送信ＯＦＦ（「
ＯＦＦ」）信号のいづれかを感知する。同様に、インサ
ータ６８は、データ送信要求を端末装置に対してライン
４０ａを通じて与える。
入れ先出し型（ＦＩＦＯ）送信シリアルライン移動器６
２及び受信ＦＩＦＯを含む。送信シリアルライン移動器
６２は、シリアルラインインサータ６８に対して非同期
データ文字を与え、その後、ライン４０ａを通じて端末
装置３６ａにデータを与える。同様にして、端末装置３
６ａから与えられたデータは、ライン３８ａ上でシリア
ルライン送信検出器７０によって受け取られる。この検
出器７０はその後、受信ＦＩＦＯ６６に対してデータ文
字を与える。更に、この検出器７０は、端末装置１６ａ
によってデータ送信要求のため、ライン３８ａ上に与え
られた送信ＯＮ（「ＸＯＮ」）あるいは送信ＯＦＦ（「
ＯＦＦ」）信号のいづれかを感知する。同様に、インサ
ータ６８は、データ送信要求を端末装置に対してライン
４０ａを通じて与える。
【００３３】図８はまた、単一のシリアルラインコント
ローラ４４ａに対して与えられたフロー制御ＣＳＲ３５
ｂを示す。端末装置サーバ１０に接続された残りの端末
装置３６ｂ〜３６ｎに対応する残りのシリアルラインコ
ントローラ４４ｂ〜４４ｎは、これと同じ方法を正確に
実行する。端末装置３６ａから受け取られた送信ＯＮ（
「ＸＯＮ」）あるいは送信ＯＦＦ（「ＸＯＦＦ」）信号
のいづれかを、シリアルラインコントローラ４４ａによ
って処理することができるようにする方法も、図８、９
及び１０に示されている。シリアルラインコントローラ
４４ａから端末装置３６ａへの送信を達成するため、Ｃ
ＰＵ１２はコマンド信号を主張し、フロー制御ＣＳＲ３
５ｂの第１ビット位置７２にビットをセットする。その
後、端末装置３６ａからＸＯＮコマンド信号を受信する
と、フロー制御ＣＳＲ３５ｂの第３のビット位置にビッ
トがセットされ、送信シリアルライン移動器６２は、ラ
イン４０ａを通じて端末装置３６ａに対してデータ文字
を送ることができる。図１０に示されたように、ＣＰＵ
１２は、コマンド信号を主張してフロー制御ＣＳＲ３５
ｂのビット位置７４をセットし、シリアライン移動器６
２に送信を開始するよう命令することもできる。
ローラ４４ａに対して与えられたフロー制御ＣＳＲ３５
ｂを示す。端末装置サーバ１０に接続された残りの端末
装置３６ｂ〜３６ｎに対応する残りのシリアルラインコ
ントローラ４４ｂ〜４４ｎは、これと同じ方法を正確に
実行する。端末装置３６ａから受け取られた送信ＯＮ（
「ＸＯＮ」）あるいは送信ＯＦＦ（「ＸＯＦＦ」）信号
のいづれかを、シリアルラインコントローラ４４ａによ
って処理することができるようにする方法も、図８、９
及び１０に示されている。シリアルラインコントローラ
４４ａから端末装置３６ａへの送信を達成するため、Ｃ
ＰＵ１２はコマンド信号を主張し、フロー制御ＣＳＲ３
５ｂの第１ビット位置７２にビットをセットする。その
後、端末装置３６ａからＸＯＮコマンド信号を受信する
と、フロー制御ＣＳＲ３５ｂの第３のビット位置にビッ
トがセットされ、送信シリアルライン移動器６２は、ラ
イン４０ａを通じて端末装置３６ａに対してデータ文字
を送ることができる。図１０に示されたように、ＣＰＵ
１２は、コマンド信号を主張してフロー制御ＣＳＲ３５
ｂのビット位置７４をセットし、シリアライン移動器６
２に送信を開始するよう命令することもできる。
【００３４】一方、端末装置３６ａがＸＯＦＦ信号を送
った場合には、シリアルライン移動器６２から端末装置
３６ａへのデータ送信は中止される。同様に、ＣＰＵ１
２は、コマンド信号を主張してビット位置７４をクリア
し、データ送信を終了させることもできる。端末装置に
対する端末装置サーバの方向が可能とされ、そしてシリ
アルラインコントローラ４４ａが端末装置からＸＯＦＦ
信号を同時に受けることが可能とされた場合には、文字
出力は、（１）ＸＯＮ信号が受け取られるか、あるいは
（２）ＣＰＵ１２がフロー制御状態を変える、かのどち
らかまで中止される。
った場合には、シリアルライン移動器６２から端末装置
３６ａへのデータ送信は中止される。同様に、ＣＰＵ１
２は、コマンド信号を主張してビット位置７４をクリア
し、データ送信を終了させることもできる。端末装置に
対する端末装置サーバの方向が可能とされ、そしてシリ
アルラインコントローラ４４ａが端末装置からＸＯＦＦ
信号を同時に受けることが可能とされた場合には、文字
出力は、（１）ＸＯＮ信号が受け取られるか、あるいは
（２）ＣＰＵ１２がフロー制御状態を変える、かのどち
らかまで中止される。
【００３５】図１１及び１２は、端末装置３６ａから受
信ＦＩＦＯ６６に対するデータ移動を示す。ＣＰＵ１２
はコマンド信号を主張し、フロー制御ＣＳＲ３５ｂ内の
受信イネイブルビット位置７６に対応するビットをセッ
トする。受信ＦＩＦＯ６６はその後、端末装置３６ａか
らのライン３８ａを通じてデータ文字を受ける。受け取
られたデータ量が、受信ＦＩＦＯ６６内のロケーション
数（例えばより好ましい実施例では８９６バイト）に対
応する第１「ハイウオータ（ｈｉｇｈ ｗａｔｅｒ）
」マーク８０を超過した場合には、このシリアルライン
コントローラ４４ａは、第１コマンド「ＸＯＦＦ」信号
を端末装置３６ａに対して発生する。受け取られたデー
タ量が、第２「ハイウオータ」マーク８２を超過した場
合には、このシリアルラインコントローラ４４ａは、デ
ータで充たされた受信ＦＩＦＯ６６内のロケーション数
（例えば９６０バイト）に対応する第２コマンド「ＸＯ
ＦＦ」信号を端末装置３６ａに対して発生する。
信ＦＩＦＯ６６に対するデータ移動を示す。ＣＰＵ１２
はコマンド信号を主張し、フロー制御ＣＳＲ３５ｂ内の
受信イネイブルビット位置７６に対応するビットをセッ
トする。受信ＦＩＦＯ６６はその後、端末装置３６ａか
らのライン３８ａを通じてデータ文字を受ける。受け取
られたデータ量が、受信ＦＩＦＯ６６内のロケーション
数（例えばより好ましい実施例では８９６バイト）に対
応する第１「ハイウオータ（ｈｉｇｈ ｗａｔｅｒ）
」マーク８０を超過した場合には、このシリアルライン
コントローラ４４ａは、第１コマンド「ＸＯＦＦ」信号
を端末装置３６ａに対して発生する。受け取られたデー
タ量が、第２「ハイウオータ」マーク８２を超過した場
合には、このシリアルラインコントローラ４４ａは、デ
ータで充たされた受信ＦＩＦＯ６６内のロケーション数
（例えば９６０バイト）に対応する第２コマンド「ＸＯ
ＦＦ」信号を端末装置３６ａに対して発生する。
【００３６】ＣＰＵ１２はその後コマンド信号を主張し
、フロー制御ＣＳＲ３５ｂ内の端末装置ＸＯＦＦビット
位置７８に対応するビットをセットする。端末装置ＸＯ
ＦＦ信号が受け取られた時、この端末装置３６ａは受信
ＦＩＦＯ６６に対するデータ送信を終了する。ＣＰＵ１
２はその後、コマンド信号を主張することによって受信
ＦＩＦＯ６６内のメモリ１４に対するデータを検出し、
以下に述べるよなスロット移動オペレーションを実行す
る。ＣＰＵ１２はその後、コマンド信号を与えて端末Ｘ
ＯＦＦビットをクリアしなければならない。このコマン
ド信号によりシリアルラインインサータ６８は、データ
送信要求信号をライン４０ａを通じて端末装置３６ａに
与え、端末装置３６ａによる再送信を許可する。
、フロー制御ＣＳＲ３５ｂ内の端末装置ＸＯＦＦビット
位置７８に対応するビットをセットする。端末装置ＸＯ
ＦＦ信号が受け取られた時、この端末装置３６ａは受信
ＦＩＦＯ６６に対するデータ送信を終了する。ＣＰＵ１
２はその後、コマンド信号を主張することによって受信
ＦＩＦＯ６６内のメモリ１４に対するデータを検出し、
以下に述べるよなスロット移動オペレーションを実行す
る。ＣＰＵ１２はその後、コマンド信号を与えて端末Ｘ
ＯＦＦビットをクリアしなければならない。このコマン
ド信号によりシリアルラインインサータ６８は、データ
送信要求信号をライン４０ａを通じて端末装置３６ａに
与え、端末装置３６ａによる再送信を許可する。
【００３７】図１に戻れば、スロット移動器３８は当業
者が理解されているであろうように、あるメモリブロッ
クから他のメモリブロックへ、あるいはＣＳＲへ及びＣ
ＳＲから、データを移動させるため、データブロックを
急速に移動させる。例えば、スロット移動器アプリケー
ションは、スロットデータをシリアルラインＦＩＦＯの
中及び外へ移動させること、ロード及び非ロード動作、
送信及び受信バッファあるいは、ＬＡＮコントローラ１
８の形成を含む。より好ましい実施例では、スロット移
動器３８は、メモリの単一ページへ及びからの送信を制
限されている。
者が理解されているであろうように、あるメモリブロッ
クから他のメモリブロックへ、あるいはＣＳＲへ及びＣ
ＳＲから、データを移動させるため、データブロックを
急速に移動させる。例えば、スロット移動器アプリケー
ションは、スロットデータをシリアルラインＦＩＦＯの
中及び外へ移動させること、ロード及び非ロード動作、
送信及び受信バッファあるいは、ＬＡＮコントローラ１
８の形成を含む。より好ましい実施例では、スロット移
動器３８は、メモリの単一ページへ及びからの送信を制
限されている。
【００３８】データのスロット移動を実行するため、Ｃ
ＰＵ１２は、ソースアドレス、目的地アドレス及び、移
動されるべき多数のバイトに対応した適切なコマンド信
号を発生する。特に、ＣＰＵ１２は、コマンド信号を与
えてスロット移動目的地ＨＩ及びＬＯ ＣＳＲ内の所
定ビットをセットすることにより、適切な目的地ページ
及びページ内のロケーションを特定する。同様に、所望
のソースページ及びページ内のロケーションは、、ＣＰ
Ｕ１２によってスロットソースＨＩ及びＬＯ ＣＳＲ
で特定される。ＣＰＵ１２はこのようなデータを、表１
に示されたようなスロット移動ＣＳＲに書き込む。ソー
ス及び目的地ＣＳＲはブロックの移動のためのページ番
号を与える。
ＰＵ１２は、ソースアドレス、目的地アドレス及び、移
動されるべき多数のバイトに対応した適切なコマンド信
号を発生する。特に、ＣＰＵ１２は、コマンド信号を与
えてスロット移動目的地ＨＩ及びＬＯ ＣＳＲ内の所
定ビットをセットすることにより、適切な目的地ページ
及びページ内のロケーションを特定する。同様に、所望
のソースページ及びページ内のロケーションは、、ＣＰ
Ｕ１２によってスロットソースＨＩ及びＬＯ ＣＳＲ
で特定される。ＣＰＵ１２はこのようなデータを、表１
に示されたようなスロット移動ＣＳＲに書き込む。ソー
ス及び目的地ＣＳＲはブロックの移動のためのページ番
号を与える。
【００３９】このように、本明細書には、その実行が比
較的安価である端末装置サーバアーキテクチャが記述さ
れている。この端末装置サーバアーキテクチャは、直接
データ移動のマイクロプロセッサを取り除き、代わりに
ＣＰＵがデータに対してポインタを操作し、実際のデー
タ移動を実行する支持ロジックを指示する。
較的安価である端末装置サーバアーキテクチャが記述さ
れている。この端末装置サーバアーキテクチャは、直接
データ移動のマイクロプロセッサを取り除き、代わりに
ＣＰＵがデータに対してポインタを操作し、実際のデー
タ移動を実行する支持ロジックを指示する。
【図１】図１は、本願発明のアーキテクチャを実行する
端末装置サーバデバイスのブロック図である。
端末装置サーバデバイスのブロック図である。
【図２】図２は、図１の端末装置サーバアーキテクチャ
のメモリ構造図である。
のメモリ構造図である。
【図３】図３は、図１の端末装置サーバアーキテクチャ
のメモリ構造図である。
のメモリ構造図である。
【図４】図４は、図１のアーキテクチャの端末装置サー
バのメモリマップである。
バのメモリマップである。
【図５】図５は、ローカルエリアネットワーク（ＬＡＮ
）インタフェースデバイスと端末装置サーバデバイスメ
モリとの間のデータ送信の流れ図であり、データをＬＡ
Ｎから受け取った場合を示している。
）インタフェースデバイスと端末装置サーバデバイスメ
モリとの間のデータ送信の流れ図であり、データをＬＡ
Ｎから受け取った場合を示している。
【図６】図６は、ＬＡＮインタフェースコントローラ制
御状態レジスタのためのデータフィールドである。
御状態レジスタのためのデータフィールドである。
【図７】図７は、端末装置サーバデバイスメモリからＬ
ＡＮへのデータ送信を示す流れ図である。
ＡＮへのデータ送信を示す流れ図である。
【図８】図８は、直列ラインインタフェースと端末装置
サーバ及び個々の端末装置の制御モジュールとの間のデ
ータ移動を示す図である。
サーバ及び個々の端末装置の制御モジュールとの間のデ
ータ移動を示す図である。
【図９】図９は、端末装置サーバデバイスと端末装置間
のデータ送信の制御を示す図である。
のデータ送信の制御を示す図である。
【図１０】図１０は、端末装置サーバデバイスと端末装
置間のデータ送信の制御を示す図である。
置間のデータ送信の制御を示す図である。
【図１１】図１１は、端末装置サーバデバイスと端末装
置間のデータ送信の制御を示す図である。
置間のデータ送信の制御を示す図である。
【図１２】図１２は、端末装置サーバデバイスと端末装
置間のデータ送信の制御を示す図である。
置間のデータ送信の制御を示す図である。
１０ 端末装置サーバデバイス
１２ マイクロコントローラ
１４ ＲＡＭメモリ
１６ ＲＡＭメモリ
１８ ＬＡＮインタフェースコントローラ２０ デ
ータ移動ハードウエアモジュール２４ アドレスバス ３５ 制御レジスタ ３８ スロット移動器 ４０ メモリ管理部分 ４２ 送信及び受信エンジン
ータ移動ハードウエアモジュール２４ アドレスバス ３５ 制御レジスタ ３８ スロット移動器 ４０ メモリ管理部分 ４２ 送信及び受信エンジン
Claims (13)
- 【請求項１】 中央処理手段、データ移動手段、メモ
リ及び、シリアルインタフェース手段を有する端末装置
サーバであって、前記シリアルインタフェース手段が複
数の端末装置の各々に接続されているような端末装置サ
ーバを使用することにより、前記端末装置サーバに接続
されたローカルエリアネットワーク（ＬＡＮ）から前記
複数の端末装置中の所定のものに対してデータを送信す
る方法において、前記メモリ内の所定ロケーションを認
識する制御信号を前記中央処理手段から発生し、前記制
御信号を前記データ移動手段に与え、前記データ移動手
段の制御下で前記ＬＡＮから前記メモリ内の前記所定ロ
ケーションに前記データを移動させ、前記データ移動手
段の制御下で前記メモリ内の前記所定ロケーションから
前記シリアルインタフェース手段に前記データを移動さ
せ、前記データ移動手段の制御下で前記シリアルイタン
フェース手段から前記複数の端末装置の少なくとも１つ
に前記データを移動させる段階を備えることを特徴とす
る方法。 - 【請求項２】 中央処理手段、データ移動手段、メモ
リ及び、シリアルインタフェース手段を有する端末装置
サーバであって、前記シリアルインタフェース手段が複
数の端末装置の各々に接続されているような端末装置サ
ーバを使用することにより、前記端末装置サーバに接続
されたローカルエリアネットワーク（ＬＡＮ）から前記
複数の端末装置中の所定のものに対してデータを送信す
る方法において、前記メモリ内の所定ロケーションを認
識する第１制御信号を前記中央処理手段から発生し、前
記第１制御信号を前記データ移動手段に与え、第２制御
信号を前記データ移動手段から発生し、前記ＬＡＮから
前記メモリ内の前記所定ロケーションに前記データを移
動させるために前記第２制御信号を前記メモリに与え、
第３制御信号を前記データ移動手段から発生し、前記所
定ロケーションから前記シリアルインタフェース手段に
データを移動させるために前記第３制御信号を前記メモ
リに与え、第４制御信号を前記データ移動手段から発生
し、前記シリアルインタフェース手段から前記複数の端
末装置の少なくとも１つに前記データを移動させるため
に前記第４制御信号を前記シリアルインタフェース手段
に与える段階を備えることを特徴とする方法。 - 【請求項３】 中央処理手段、データ移動手段、メモ
リ及び、シリアルインタフェース手段を有する端末装置
サーバであって、前記シリアルインタフェース手段が複
数の端末装置の各々に接続されているような端末装置サ
ーバと、ローカルエリアネットワーク（ＬＡＮ）を前記
端末装置サーバに接続しているローカルエリアネットワ
ーク制御手段を使用することにより、前記ＬＡＮから複
数の端末装置の所定の１つにデータを送信する方法にお
いて、前記メモリ内の所定のロケーションを認識する第
１制御信号を前記中央処理手段から発生し、前記ＬＡＮ
から前記端末装置サーバへデータを送信するためのリク
エストを示している第２制御信号を、前記ローカルエリ
アネットワーク制御手段から発生し、前記第１及び第２
制御信号を前記データ移動手段に与え、前記データ移動
手段の制御下で前記ＬＡＮから前記メインメモリ内の所
定ロケーションに前記データを移動させ、前記データ移
動手段の制御下で前記メモリ内の前記所定ロケーション
から前記シリアルインタフェース手段へ前記データを移
動させ、前記データ移動手段の制御下で前記シリアルイ
ンタフェース手段から前記所定端末装置へ前記データを
移動させる段階を備えることを特徴とする方法。 - 【請求項４】 請求項３記載の方法において更に、前
記データが前記ＬＡＮから前記メモリ内の前記所定ロケ
ーションに移動された時に前記ローカルエリアネットワ
ーク制御手段から第３制御信号を発生し、前記第３制御
信号を前記データ移動手段に与え、前記ＬＡＮから前記
所定ロケーションへのデータ送信が完了したことを示す
ことを備える方法。 - 【請求項５】 請求項３記載の方法において更に、デ
ータが前記ＬＡＮから前記メモリ内の前記所定ロケーシ
ョンに移動された時に前記ローカルエリアネットワーク
制御手段から第４制御信号を発生し、前記第４制御信号
を前記データ移動手段に与え、前記ＬＡＮから前記所定
ロケーションへの普通でないデータ送信を示すことを備
える方法。 - 【請求項６】 中央処理手段、データ移動手段、メモ
リ及びシリアルインタフェース手段を有する端末装置サ
ーバであって、前記シリアルインタフェース手段が複数
の端末装置の各々に接続されているような端末装置サー
バを使用することにより、前記複数の端末装置の所定の
１つから前記端末装置サーバに接続されているローカル
エリアネットワーク（ＬＡＮ）にデータを送信する手段
において、前記メモリ内の所定のロケーションを認識す
る第１制御信号を前記中央処理手段によって発生し、前
記第１制御信号を前記データ移動手段に与え、前記デー
タ移動手段から第２制御信号を発生し、前記第２制御信
号を前記シリアルインタフェース手段に与え、前記端末
装置から前記シリアルインタフェース手段にデータを移
動させ、前記データ移動手段から第３制御信号を発生し
、前記第３制御信号を前記メモリに与え、前記シリアル
インタフェース手段から前記所定ロケーションに前記デ
ータを移動させ、第４制御信号を前記データ移動手段か
ら発生し、前記第４制御信号を前記ＬＡＮ及び前記メモ
リに与え、前記メモリ内の前記所定のロケーションから
前記ＬＡＮに前記データを移動させる段階を備えること
を特徴とする方法。 - 【請求項７】 中央処理手段、データ移動手段、メモ
リ及びシリアルインタフェース手段を有する端末装置サ
ーバであって、前記シリアルインタフェース手段は複数
の端末装置手段の各々に接続されているような端末装置
サーバを用いて、前記複数の端末装置の所定の１つから
前記端末装置サーバに接続されているローカルエリアネ
ットワーク（ＬＡＮ）にデータを送信する方法において
、前記メモリ内の所定のロケーションを認識する第１制
御信号を前記中央処理装置から発生し、前記制御信号を
前記データ移動手段に与え、前記データ移動手段の制御
下で前記所定の端末装置から前記シリアルインタフェー
ス手段に前記データを移動させ、前記データ移動手段の
制御下で前記シリアルインタフェース手段から前記所定
のロケーションにデータを移動させ、前記データ移動手
段の制御下で前記メモリ内の前記所定ロケーションから
前記ＬＡＮに前記データを移動させる段階を備えること
を特徴とする方法。 - 【請求項８】 端末装置サーバに接続されたローカル
エリアネットワーク（ＬＡＮ）から複数の端末装置の所
定の１つにデータを送信し、且つ、中央処理装置、デー
タ移動手段、前記複数の端末装置の各々に接続されたメ
モリ及びシリアルインタフェース手段を有する端末装置
サーバを使用することにより前記所定の端末装置から前
記ＬＡＮにデータを送信する方法において、前記メモリ
内の所定のロケーションを認識する第１制御信号を前記
中央処理手段から発生し、前記データ移動手段に前記第
１制御信号を与え、前記データ移動手段の制御下で前記
ＬＡＮから前記メモリ内の前記所定のロケーションへ前
記データを移動させ、前記データ移動手段の制御下で前
記メモリ内の前記所定のロケーションから前記シリアル
インタフェース手段へ前記データを移動させ、前記デー
タ移動手段の制御下で前記シリアルインタフェース手段
から前記複数の端末装置の少なくとも１つへ前記データ
を移動させ、前記メモリ内の所定のロケーションを認識
する第２制御信号を前記中央処理手段から発生し、前記
第２制御信号を前記データ移動手段に与え、前記データ
移動手段の制御下で前記所定の端末装置から前記シリア
ルインタフェース手段に前記データを移動させ、前記デ
ータ移動手段の制御下で前記シリアルインタフェース手
段から前記所定のロケーションに前記データを移動させ
、前記データ移動手段の制御下で前記メモリ内の前記所
定のロケーションから前記ＬＡＮへ前記データを移動さ
せる段階を備えることを特徴とする方法。 - 【請求項９】 複数の端末装置、端末装置サーバ手段
、及びローカルエリアネットワークの間でデータを送信
し且つ受信するシステムにおいて、前記ローカルエリア
ネットワークと前記端末装置サーバ間の接続を与えるロ
ーカルエリアネットワークインタフェース手段と、前記
端末装置の１つ１つに接続され、前記端末装置サーバと
前記複数の端末装置との間の通信を与える複数のシリア
ルライン通信手段と、中央処理手段、データ移動手段及
び、メモリ手段を有する端末装置サーバ手段を有する端
末装置サーバとを備え、前記データ移動手段は前記メモ
リ手段に接続され、そして前記中央処理手段からの信号
及び前記ローカルエリアインタフェース手段からの信号
に応答し、前記ローカルエリアネットワークから前記メ
モリ手段にデータを移動させ、前記メモリ手段から前記
シリアルライン通信手段の所定の１つへデータを移動さ
せ、前記データ移動手段は更に、前記複数のシリアルラ
イン通信手段に接続され、前記シリアルライン通信手段
の前記所定の１つから前記端末装置の対応する１つにデ
ータを移動させることを特徴とする方法。 - 【請求項１０】 ローカルエリアネットワークと複数
の端末装置の所定の１つとの間でデータを送信するため
の端末装置サーバにおいて、前記ローカルエリアネット
ワークと前記端末装置に接続され、前記ローカルエリア
ネットワークと前記端末装置との間で送信したデータを
記憶するメモリ手段と、前記メモリ手段内の所定のロケ
ーションを認識するコマンド信号を与える中央処理手段
と、前記中央処理手段と前記メモリ手段に接続され、前
記中央処理手段からの前記コマンド信号に応答し、前記
ＬＡＮ、前記メモリ手段内の前記所定ロケーション及び
、前記複数の端末装置の所定の１つとの間で前記データ
を移動させるデータ移動手段とを備えることを特徴とす
る端末装置サーバ。 - 【請求項１１】 請求項１０記載の端末装置サーバに
おいて、前記データ移動手段は、複数のデータフィール
ドを有し、前記中央処理手段から前記コマンド信号を受
けとり、前記コマンド信号を記憶する制御状態レジスタ
と、前記制御状態レジスタ手段の前記データフィールド
の第１の１つに記憶された前記コマンド信号に応答し、
前記ローカルエリアネットワークと前記メモリ手段間で
データを移動させるデータ送信及び受信手段と、前記制
御状態レジスタ手段の前記データフィールドの第２の１
つに記憶された前記コマンド信号に応答し、前記メモリ
のリンクされたリスト内の前記データ送信から受け取っ
たデータを構成するメモリ管理手段と、前記制御状態レ
ジスタ手段の前記データフィールドの第３の１つに記憶
された前記コマンド信号に応答し、前記メモリ手段から
前記端末装置へデータを移動させるシリアルラインイン
タフェース手段と、前記制御状態レジスタ手段の前記デ
ータフィールドの第４の１つに記憶された前記コマンド
信号に応答し、前記シリアルラインインタフェース手段
と前記メモリ手段との間及び、前記データ送信及び受信
手段と前記ローカルエリアネットワークとの間でデータ
を移動させるスロット移動手段とを備える端末装置サー
バ。 - 【請求項１２】 ローカルエリアネットワークと複数
の端末装置の所定の１つの間でデータを移動させる装置
において、前記ローカルエリアネットワークと前記端末
装置との間で送信したデータを記憶するメモリ手段と、
前記メモリ手段内の所定のロケーションを認識するコマ
ンド信号を与える中央処理手段と、前記中央プロセッサ
手段、前記ローカルエリアネットワーク及び、前記複数
の端末装置に接続されており、前記中央処理手段から前
記コマンド信号を受け、前記コマンド信号を記憶する複
数のデータフィールドを持つ制御状態レジスタ手段を有
するデータ移動手段と、前記制御状態レジスタ手段の前
記データフィールドの第１の１つに記憶された前記コマ
ンド信号に応答し、前記ローカルエリアネットワークと
前記メモリ手段間でデータを移動させるデータ送信及び
受信手段と、前記制御状態レジスタ手段の前記データフ
ィールドの第２の１つに記憶された前記コマンド信号に
応答し、前記メモリのリンクされたリスト内の前記デー
タ送信から受け取ったデータを構成するメモリ管理手段
と、前記制御状態レジスタ手段の前記データフィールド
の第３の１つに記憶された前記コマンド信号に応答し、
前記メモリ手段から前記端末装置へデータを移動させる
シリアルラインインタフェース手段と、前記制御状態レ
ジスタ手段の前記データフィールドの第４の１つに記憶
された前記コマンド信号に応答し、前記シリアルライン
インタフェース手段と前記メモリ手段との間及び、前記
データ送信及び受信手段と前記ローカルエリアネットワ
ークとの間でデータを移動させるスロット移動手段とを
備える装置。 - 【請求項１３】 請求項１２記載の端末装置サーバに
おいて、前記メモリ手段は、その各々が複数のメモリロ
ケーションからなる複数のページからなり、個々のペー
ジの最後のメモリロケーションは最初のメモリロケーシ
ョンから次に続くページへのポインタであり、前記ポイ
ンタの少なくとも１つが前記データフィールドの少なく
とも１つに記憶されている端末装置サーバ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/546,104 US5151895A (en) | 1990-06-29 | 1990-06-29 | Terminal server architecture |
| US546104 | 1990-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233055A true JPH04233055A (ja) | 1992-08-21 |
| JPH0731649B2 JPH0731649B2 (ja) | 1995-04-10 |
Family
ID=24178885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157003A Expired - Lifetime JPH0731649B2 (ja) | 1990-06-29 | 1991-06-27 | 端末装置サーバアーキテクチャ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5151895A (ja) |
| JP (1) | JPH0731649B2 (ja) |
| KR (1) | KR940011490B1 (ja) |
| CA (1) | CA2041741C (ja) |
| DE (1) | DE4121446C2 (ja) |
| FR (1) | FR2664070B1 (ja) |
| GB (1) | GB2248007B (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0447145B1 (en) * | 1990-03-12 | 2000-07-12 | Hewlett-Packard Company | User scheduled direct memory access using virtual addresses |
| US5239167A (en) * | 1991-04-30 | 1993-08-24 | Ludwig Kipp | Checkout system |
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