KR940011490B1 - 지역 통신망과 선택된 터미널 사이에서의 데이타 전송 터미널 서버 및 데이타 통과 방법 - Google Patents

지역 통신망과 선택된 터미널 사이에서의 데이타 전송 터미널 서버 및 데이타 통과 방법 Download PDF

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Abstract

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Description

지역 통신망과 선택된 터미널 사이에서의 데이타 전송 터미널 서버 및 데이타 통과 방법
제 1 도는 본 발명의 구성을 나타내는 터미널 서버 장치의 블럭 다이어그램.
제2a도 및 제2b도는 제 1 도의 터미널 서버의 메모리 조작을 나타내는 다이어그램.
제 3 도는 제 1도의 터미널 서버의 메모리 맵을 나타내는 도시도.
제4a도는 지역 통신망(LAN) 인터페이스 장치와 터미널 서버 장치 메모리 사이에서 데이타 전송을 나타내는 플로우 다이어그램.
제4b도는 LAN 인터페이스 제어기 제어 상태 레지스터용 데이타 필드를 나타내는 도시도.
제 5 도는 터미널 서버 장치 메모리로부터 LAN까지 데이타 전송을 나타내는 플로우 다이어그램.
제 6 도는 터미널 서버의 직렬 라인 인터페이스 및 제어 모듈과 각 터미널 사이에서 데이타 이동을 나타내는 개략적인 도시도.
제7a도,제7b도,제8a도 및 제8b도는 터미널 서버 장치와 터미널 사이에서 데이타 전송을 제어하기 위한 개략적인 도시도.
* 도면의 주요부분에 대한 부호의 설명
10 : 터미널 서버 22 : 제어 버스
14 : RAM 메모리 35 : 제어상태 레지스터
20 : 데이타 이동 모듈 40 : 메모리 관리부
본 발명은 데이타 전송 통신망에 사용되는 터미널 서버 구조에 관한 것이다. 특히, 본 발명은 제어기가 직접 데이타 이동 동작을 수행하지 못하는 터미널 서버 구조에 관한 것이다.
지역 통신망(LAN)은 적절한 크기의 지역 영역내의 장치 사이에서 데이타 교환을 위한 통신 설비를 제공한다. 이러한 통신망은, 사무 자동화에 사용하기 위해 상호 인접하게 배열되고, 공통 국부 통신 매체에 접속을 요구하며 데이타를 처리하도록 분포된 다수의 호스트 컴퓨터, 다수의 워크스테이션, 및 다른 LAN 겸용 장치를 포함한다. 물론 상기 통신망은 하이 피크 데이타 비율로 버스트 트랙픽을 수용하면서 경제적인 고능률 하이 시스템 데이타 처리 능력을 갖는 것이 요구된다.
터미널 서버 장치는 LAN으로부터 데이타 전송 및 수신을 위해 비동기적으로 동작하는 터미널 사이에서 접속을 제공한다. 터미널 서버에는 터미널 서버에서 시작하여 각 터미널에서 종료하는 직렬 데이타 라인을 통해 다수의 터미널이 제공된다. 터미널 서버에는 LAN 접속용 노드가 제공된다. LAN는 터미널 서버와 호스트 컴퓨터 사이에 패킷 데이타 전송을 제공한다. 상기 방법으로 다수의 터미널과 호스트 컴퓨터 사이에서 통신이 설정된다.
종래의 터미널 서버는 일반적으로, 강력한 중앙 처리 장치(CPU), 메모리, LAN 인터페이스 장치(직접 메모리 억세스(DMA) 제어기를 가짐), 및 다수의 비동기 수신/전송 장치를 사용하며, 각각은 터미널 서버 장치에 링크된 각 터미널이 제공된다.
터미널 서버는 데이타 관리 및 이동을 수행한다. LAN으로부터 선택된 터미널까지 데이타를 전송하기 위해, LAN 인터페이스 DMA 제어기는 터미널 서보 메모리에 직접 억세스하며, 메모리로의 데이타 패킷을 이동시킨다. 그후 CPU는 메모리로부터 선택된 비동기 전송기/수신기까지 비동기 데이타 및 한 문자를 동시에 전송하기 위한 적절한 명령을 수행하며, 상기 전송기/수신기는 교대로 데이타를 필요한 터미널에 제공한다. 터미널로부터 LAN까지 데이타가 전송될 때, CPU는 비동기 전송기/수신기로부터 메모리의 위치까지 수신된 데이타를 이동시키기 위한 명령을 수행한다. 그후 LAN 인터페이스 DMA 제어기는 메모리로부터 LAN까지 데이타 패킷을 이동시킨다. 상기 방법으로, 호스트 컴퓨터는 전송 터미널로부터 데이타를 수신한다. 부가하여, 터미널 서버 CPU는 모드 프로토클, 메모리 관리 및 사용자 인터페이스를 조정한다.
이러한 터미널 서버 장치는 여러 경우에 사용될 때 다수의 문제점이 발생한다. 이러한 문제점중 가장 심각한 것은 터미널 서버 장치에서 필요한 구성을 이행하는데 있어 비용이 증가하는 것이다. 임의의 터미널 서버의 초기 기능이 각 터미널과 LAN 사이에서 데이타를 통과시키는 것과 같이 대부분의 CPU 클럭 사이클 동안 데이타 이동을 수행한다. 그러므로 강력한 프로세서 및 지지 논리가 요구된다. 예를들면, 공지된 터미널 서버는 데이타 이동을 적절하게 유지하기 위해 16-비트 68000 패미리 프로세서를 요구한다.
본 발명은 LAN상의 각 터미널과 다른 데이타 유니트에 수신되고 제공된 데이타를 하드웨어 지지부에 제공하는 종래의 터미널 서버의 문제점을 극복하는 것이다. 그러므로, 직접 데이타 이동을 하는데 있어 덜 강력하고 비교적 적은 비용의 프로세서가 이용된다.
본 발명에 따른 터미널 서버는 중앙 처리 장치(CPU) 또는 마이크로컴퓨터, 프로그램 기억부, RAM 메모리, LAN 인터페이스 제어기, 및 각 터미널과 LAN 사이에서 데이타 이동을 수행하는 하드웨어를 구비한다. 상기 하드웨어는 다음의 서브모듈(1) 다수의 제어 및 상태 레지스터(CSR) (2) 256바이트 페이지로써 메모리 블럭을 조직하는 메모리 관리 모듈 (3) LAN으로부터 터미널 서버로 어드레스된 데이타를 이동시키는 데이타 수신 및 전송 엔진 (4) 데이타 이동 블럭 수단 (5) 각 터미널에 연결된 직렬 라인 인터페이스 및 제어 수단)을 갖는 데이타 이동 모듈이다.
CPU 및 LAN 인터페이스 제어기는 적절한 형태로 동작하는 데이타 이동 하드웨어의 CSR를 조정한다. CSR에서 CPU와 LAN 인터페이스 제어기에 의해 설정된 비트에 따라서, 데이타 이동 모듈은 LAN과 각 터미널 사이에서 다음의 방법으로 데이타를 이동시킨다. LAN 수신 및 전송 모듈은 선택된 터미널에 지정된 데이타 패킷을 RAM에 이동시킨다. 슬롯 이동 수단은 비동기 데이타 블럭을 직렬 라인 인터페이스에 이동시킨다. 그후 직렬 라인 인터페이스는 제어된 형태로 데이타를 선택된 터미널로 전달한다.
유사한 방법으로, 각 직렬 데이타 라인에서 터미널로부터 수신된 데이타는 직렬 라인 인터페이스에 위치된다. 그후, 슬롯 이동 수단은 비동기 문자의 블럭을 RAM 메모리(데이타 전송 패킷이 기억됨)에 이동시킨다. LAN 전송 및 수신 엔진은 RAM 메모리로부터 LAN까지 데이타의 출력 패킷을 이동시킨다.
상기 방법으로, CPU는 직접 데이타를 이동시키지 못한다. 이러한 장치는 CPU가 프로토클, 휴먼 인터페이스 및 관리를 조정하는 것을 허용한다. 그러므로 낮은 비용의 CPU가 상기 구성을 이용하는데 사용될 수 있고 시스템의 전체 비용을 감소시킬 수 있다.
본 발명은 다수의 터미널과 지역 통신망(LAN) 사이에 데이타를 전송하는 낮은 비용, 고 효율성의 터미널 서버에 관한 것이다. 본 발명에 따른 구성은 터미널 서보 장치의 제어기에 의해 직접 수행되는 데이타 전송 동작을 하지 않는다. 그러므로, 시스템을 유지할 단일 프로세서 및 다른 하드웨어가 종래의 터미널 서버 장치에서 사용된 강력한 프로세서 및 유지장치를 대신한다. 또한, 본 발명은 현재의 데이타 통신망 장치에서 요구하는 고 데이타 처리 능력을 가진다.
제 1 도는 터미널 서버 장치(10)에서 이행되는 본 발명에 따른 구조를 도시한다. 터미널 서버(10)는 중앙처리 장치(CPU) 또는 마이크로제어기(12), RAM 메모리(14), 프로그램 기억부 또는 ROM 메모리(16), 및 데이타 이동 하드웨어 모듈(20)을 포함한다. CPU(12)는 제어 버스(22)를 통해 데이타 이동 모듈(20)에 제어 신호를 제공하고 데이타 이동 모듈로부터 제어 신호를 수신한다. CPU(12)는 어드레스 버스(24)를 통해 프로그램 기억부(16)에 억세스한다. CPU(12)는 데이타 버스(26)를 통해 프로그램 기억부(16)로부터 데이타를 수신한다. CPU(12)는 10MHz 클럭으로 동작하는 80C51 패미리 프로세서이다.
데이타 이동 모듈은 버스(28)를 통해 데이타를 판독 및 기록하도록 제어 신호를 메모리(14)에 제공한다. 또한 제어 신호는 제어 버스(30)를 통해 LAN 인터페이스 제어기(18)(종래 기술에 숙달된 사람에게 이해될 수 있는 바와 같이 인텔사에 의해 제조된 82590(SMA/CD 이씨네트 제어기)와 데이타 이동 모듈(20) 사이에 제공된다. 데이타 이동 모듈(20)은 어드레스 버스(32)를 통해 어드레스 정보를 메모리(14)에 지정한다. 데이타 버스(34)상에서 데이타 이동 모듈(20), 터미널 서버 메모리(14) 및 LAN 인터페이스 제어기(18)에 데이타가 제공된다.
데이타 이동 모듈(20)은 다수의 터미널(36a 내지 36n)에 데이타를 제공하며 터미널로부터 데이타를 수신한다. 터미널(36a 내지 36n)의 각각은 직렬 데이타 라인(38a 내지 38n)을 통해 데이타 이동 모듈(20)에 직렬 문자 데이타를 제공하며, 직렬 라인(40a 내지 40n)을 통해 데이타 이동 모듈(20)로부터 직렬 문자 데이타를 수신한다. 본원에서 사용되는 "터미널"이라는 용어는 데이타를 비동기적으로 수신 및 전송하는 임의의 데이타 유니트를 가르킨다.
제 1 도는 데이타 이동 모듈(20)의 블럭 형태를 도시한다. 특히, 데이타 이동 모듈(20)은 게이트 CMOS 어레이의 26K 영역에 배열된 특정 집적 회로이다. 데이타 이동 모듈(20)을 이행하기 위한 하드웨어의 실질적인 제조는 종래 기술 범위내에 있다. 데이타 이동 모듈(20)은 추후 상세히 기술되는 바와 같이 다수의 제어 상태 레지스터(CSR)(35), 데이타 블럭을 이동하기 위한 종래의 공지된 형태의 슬롯 이동기(38), 메모리 관리부(40), 전송 및 수신 엔진(42), 및 다수의 직렬 라인 제어기(44a 내지 44n)(각각은 직렬 전송 라인(38a 내지 38n) 및 직렬 수신 라인(40a 내지 40n)을 통해 터미널(36a 내지 36n)의 각각에 접속됨)를 포함한다.
제2a도는 양호한 실시예에서 RAM 메모리의 64K를 구비하는 터미널 서버 메모리(14)의 구성을 도시한다. LAN과 선택된 터미널 사이로 통과된 데이타는 중간 처리 단계로써 터미널 서버 메모리(14)에 위치된다. 메모리 관리부(40)는 RAM 메모리(14)를 페이지(46a 내지 46n)로 분할하며, 페이지당 256바이트를 갖는 256페이지로 분할한다. 제2b도에 도시된 바와 같이, 이전 페이지(46a)의 최종 바이트의 내용은, 포인터(48)에 의해 RAM 메모리(14)의 데이타 패킷 버퍼에서 다음 페이지(46b)에 전달되며, 그것은 링크된 페이지의 구성으로써 종래 기술에 익숙한 사람은 쉽게 이해할 수 있다. 이러한 포인터 구조를 사용할 때, CPU(12) 또는 데이타 이동 모듈(20)은 링크된 페이지 리스트를 발생한다. 상기 버퍼에서 제 1 페이지로의 포인터는 표 1에 도시된 바와 같이 LAN 전송/수신 큐 CSR(35)에 포함된다.
프리 메모리로서 포인터는 프리 메모리 스택 CSR(36)(표 1 참조)에서 억세스되는 스택상에 포함된다. 데이타 이동 모듈(20) 및 CPU(12)는 프리 메모리 스택 CSR(35)로부터 포인터를 팝(POP)함으로써 메모리를 할당하며, 프리 메모리 스택 CSR 뒤에 포인터를 밀어넣음으로써 메모리를 비할당한다.
제 3 도는 양호한 실시예에 따른 메모리 맵을 도시한다. 제 3 도에 도시된 바와 같이, 메모리의 페이지 제로(50)는 제어 상태 레지스터(CSR)(35)로 맵된다. CPU(12)는 데이타 이동 모듈(20)이 직접 지정된 동작을 수행하기 위해 CSR(35)의 데이타 필드중 선택된 비트 장소에 비트를 절정하는 명령 신호를 발생한다. 데이타 이동 모듈(20)은, 추후 기술되는 바와 같이 이동 동작 동안 CPU(12)에 상태 및 다른 정보를 알려주기 위하여 CSR(35)에서 전용 비트를 설정한다. 마찬가지로 LAN 인터페이스 제어기(18)는 터미널 서버(10)로 데이타 전송을 요구하기 위하여, 터미널 서버(10)로부터 제공된 데이타 수신을 인지하기 위하여 CSR(35)에서 비트를 설정한다. 다음 표는 제공된 CSR과 양호한 실시예에 따른 그들의 기능을 도시한다.
[표 1]
또한 제 3 도는 메모리(14)의 나머지 페이지 할당을 도시한다. 메모리(14)의 페이지 하나(52)는 LAN 수신 큐를 기억하는데 사용된다. LAN 수신 큐는 수신되는 데이타 패킷으로 포인터를 기억시키는 선형 리스트이다. 메모리(14)의 페이지 둘(54)은 LAN 전송 큐를 기억시킨다. CPU(12)가 전송 큐 CSR 및 수신 큐 CSR를 판독 또는 기록하는 동안, 메모리의 페이지 하나 및 둘은 전송 큐 및 수신 큐 포인터의 실제 기억할당을 나타낸다. 페이지(3 내지 191)를 포함하는 메모리 블럭(56)은 LAN로부터 수신된 데이타 패킷의 기억 및 검색에 자유롭게 접근 가능하다. 페이지(192 내지 255)를 포함하는 메모리 블럭(58)은 직렬 라인 입력/출력 FIFO(44a 내지 44n)를 통해 각 터미널로부터 수신된 데이타의 기억 및 검색하는데 사용된다.
데이타 이동 모듈(20)은 메모리(14)로부터 판독 및 기록을 위해 300나노초(ns) 메모리 싸이클로 동작한다. 터미널 서버(10)는 8개의 메모리 싸이클로 구성되는 2400ns 시간에 동작한다. CPU(12)는 다음의 우선 순위 개념 : (1) CPU(12)가 제 1 우선순위를 가짐 (2) 두번째로 LAN 전송 및 수신 엔진을 가짐 (3) 세번째로 직렬 라인 FIFO(44a 내지 44n)을 가짐 (4) 마지막으로 슬롯 이동기(38)를 가짐 : 에 따른 전송, 웨이트-프리 억세스 형태로 메모리(14)를 어드레스한다. 그러므로 CPU(12)로 데이타 버스(32) 및 어드레스버스(34)의 제어가 복귀하기 전에 메모리(14)에 억세스하는 데이타 이동 모듈(20)에 큰 대역폭이 제공된다.
DMA 전송 및 수신 엔진(42)은 수신 및 전송 동작 동안 LAN 인터페이스 제어기(18)와 메모리(14) 사이에 데이타의 직접 메모리 억세스 전송을 수행한다. 제4a도는 LAN으로부터 데이타 패킷을 수신하며 메모리(14)에 데이타를 위치시키는 연속 동작을 도시한다. CPU(12)는 DMA 수신 엔진(42)을 "아밍(arming)"함으로써 데이타 패킷 수신을 인에이블 한다. 제4b도에 도시된 바와 같이, CPU(12)는 DMA 전송 및 수신 CSR(35a)의 데이타 필드 제 2 비트 위치에서 "암"비트(60)를 설정하는 명령 신호를 발생함으로써 DMA 수신 엔진(42)을 초기에 암한다. 그다음, 종래 기술에 익숙한 사람에게 이해되는 바와 같이, CPU(12)는 전용 데이타 채널을 지정하는 LAN 인터페이스 제어기 CSR의 데이타 필드에서 비트를 설정하는 명령 신호를 발생한다.
LAN 수신 엔진(42)이 암될때, 수신 엔진(42)는 프리 메모리 스택 CSR로부터 다음의 이용가능한 프리 메로리 페이지로 포인터를 팝(POP)한다. 그다음, LAN 인터페이스 제어기(18)는 직접 메모리 억세스(DMA) 요구 제어 신호를 발생하며, 그것은 LAN 인터페이스 제어기 상태 CSR(표1)의 데이타 필드에서 선택된 비트를 설정한다. DAM 수신 엔진(42)은 프리 메모리 스택 CSR로부터 미리 팝된 프리 메모리 페이지에 대응하는 포인터를 사용하며, (표 1 참조) LAN 인터페이스 제어기(18)로부터 상기 페이지까지 직접 패킷을 이동시킨다.
또한 제4a도는 수신될 데이타 패킷 크기가 255바이트를 초과하는 연속적인 수신을 도시한다. 수신 엔진(42)은 프리 메모리 스택 CSR로부터 이용가능한 메모리의 다음 연속 페이지의 어드레스를 팝핑함으로써 스택으로부터 메모리의 또다른 프리 페이지를 할당한다. 그다음, 수신 엔진(42)은 제2b도에 도시된 바와같이 현 페이지의 최종 위치(255)에서 다음의 연속 페이지로 포인터를 위치시킨다. 수신 엔진(42)은 새로운 페이지로 데이타 전송을 계속한다. 프리 메모리 스택상에 프리 페이지가 없을 때, 수신 엔진(42)은 패킷의 최종 페이지 위치에 전용 메세지를 기록한다.
제4a도 및 제4b도에 도시된 바와 같이, CPU(12)는 패킷 수신동안 수신 엔진(42)을 디스암한다. CPU(12)은 DMA 전송 및 수신 CSR(35a)에서 "암" 비트(60)를 제거하는 명령 신호를 발생함으로써 LAN 수신 엔진(42)을 디스암한다. DMA 수신 엔진(42)이 디스암되기전에, DMA 수신 엔진(42)은 수신된 패킷의 최종 페이지 위치(255)에 다른 메세지를 기록한다.
패킷 수신이 종료할 때, LAN 인터페이스 제어기(18)는 종료 메세지를 메모리에 기록하며, CPU(12)로 인터럽트 신호를 발생한다. 데이타 수신이 종료할 때, DMA 수신 엔진(42)은 LAN 인터페이스 제어기 상태 CSR(표 1)를 판독하며, 데이타 패킷 버퍼에서 최종 페이지 위치(255)에 코드를 기록한다. 그다음, DMA 수신 엔진(42)은 LAN 인터페이스 인터럽트를 클리어한다. DMA 수신 엔진(42)에 의해 기록된 메세지는 다음상태((1) 수신된 데이타 OK (2) 패킷을 수신하는 동안 클리어된 암 비트 (3) 비-할당된 메모리 (4) 검출된 에러를 수신)에 대응한다.
그다음, DMA 수신 엔진(42)은 수신 큐 CSR(표 1)에서 데이타 패킷의 위치중 제 1 페이지의 어드레스로 포인터를 위치시킨다. CPU(12)는 수신 큐 CSR를 판독함으로써 수신 큐 포인터를 억세스한다. 일단 CPU(12)가 포인터를 판독하면, CPU 큐로부터 제거된다. CPU(12)는 상기 기술된 바와 같이 패킷에서 모든 메모리 페이지를 억세스하기 위해 링크된 리스트 메모리 구조를 사용한다. 상기 주지된 바와 같이, 데이타 패킷을 포함하는 버퍼에서 최종 페이지의 메모리 위치는 DMA 수신 엔진(42)에 의해 제공된 상태 정보를 포함한다. CPU(12)는 상기 위치를 처리하며 그다음, 추후 기술되는 바와 같이, 메모리(14)에서 수신된 데이타 패킷을 선택된 직렬 라인 제어기(44a 내지 44n)로 전송한다. 주어진 메모리 블럭에 대한 처리가 종료할때, CPU(12)는 프리 메모리 스택에 포인터를 기록함으로써 프리 메모리 스택 뒤에 메모리 블럭을 위치시킨다.
또한 제4a도는 DMA 수신 엔진(42)이 초기에 암되어 프리 메모리를 이용할 수 없는 상태를 도시한다. 프리 메모리 스택 CSR에서 이용가능한 프리 메모리가 없을 때, DMA 수신 엔진(42)은 DMA 전송 및 수신 CSR의 데이타 필드에 "노 메모리(no memory)" 비트 장소에 비트를 설정하는 명령 신호를 발생한다. 상기 정보를 수신할 때, CPU(12)는 인터럽트된다. CPU(12)는 인터럽트 원인을 결정하는 노 메모리 비트를 폴(poll)하며, 그다음, 적절한 동작을 취한다.
제 5 도는 도시된 동작 순서대로 터미널 서버(10)로부터 LAN까지 데이타가 전송된다. CPU(12)는 전송 큐에서 패킷의 제 1 페이지에 포인터를 위치시킴으로써 전송 동작을 초기화 한다. CPU(12)는 엔진(42)을 "암"하도록 DMA 전송 및 수신 CSR(35a)의 데이타 필드에서 선택된 비트를 설정하는 명령 신호를 발생한다. 그다음, CPU(12)는 데이타를 페이지의 링크된 리스트내로 전송하여 이전 페이지의 최종 위치(위치(255))에서 연속 페이지로 포인터를 전달한다. DMA 전송 엔진(42)은 전송 큐 CSR(36)의 내용을 판독한다. DMA 전송 엔진(42)은 LAN 인터페이스 제어 CSR(표 1)에 전송 명령 메세지를 기록함으로써 LAN 제어 인터페이스 제어기(18)로 전송을 요구하는 명령 신호를 발생한다. 데이타 전송 요구를 수신할 때, LAN 인터페이스 제어기(18)는 LAN 인터페이스 제어 CSR(표 1)의 데이타 필드에서 선택된 비트를 설정함으로써 직접 메모리 억세스 요구를 발생한다.
DMA 전송 엔진(42)은 전송 큐를 통해 시퀀스하여 전송 큐 CSR에서 링크된 모든 패킷을 자동적으로 전송한다. LAN 인터페이스 제어기(18)에 전송될 데이타 패킷이 한 페이지를 초과할 때, LAN 전송 엔지(42)은 전송 큐 CSR로부터 메모리(14) 데이타 패킷중 다음의 연속 페이지 위치에서 포인터를 검색한다. 다음의 연속 페이지의 어드레스를 선택할 때, 다음의 연속 페이지는 메모리(14)로부터 LAN 인터페이스 제어기(18)까지 이동된다.
데이타 패킷 전송이 종료할 때, LAN 인터페이스 제어기(18)는 DMA 전송 엔진(42)에 인터럽트 명령 신호를 제공한다. 부가하여, LAN 인터페이스 제어기(18)는 LAN 인터페이스 제어기의 선택된 비트에서 명령 신호를 발생한다. 그후, LAN 전송 엔진(42)은 LAN 인터페이스 제어기 CSR의 내용을 폴한다. 정상적인 전송이 발생할 때, DMA 전송 엔진(42)은 버퍼의 최종 페이지의 마지막 바이트에서 현 상태를 기록하며, 인터럽트를 클리어한다.
그러나, LAN 인터페이스 제어기 CSR의 내용이 LAN 인터페이스 제어기(18)의 비연속적인 전송을 표시할 때, DMA 전송 엔진은 데이타 패킷의 충돌이 발생하는 시점을 결정한다. 충돌이 발생하면, DMA 전송 엔진(42)은 데이타 패킷의 제 1 페이지에 대응하는 어드레스로 시퀀스한다. DMA 전송 엔진(42)은 LAN 인터페이스 제어기 CSR에 선택된 비트를 설정함으로써 LAN 인터페이스 제어기(18)에 재전송 명령 신호를 제공한다. 상기 기술된 바와 같이 데이타가 LAN 인터페이스 제어기(18)에 제공된다.
전송이 실패한다면, DMA 전송 엔진은 CPU(12)의 인터럽트 제어에 명령 신호를 발생한다. 그후 CPU(12)는 LAN 인터페이스 제어기(18)에 의해 발생된 인터럽트 신호를 인지한다.
제 6 도는 다수의 직렬 라인 제어기(44a 내지 44n)중 하나의 블럭 다이어그램을 도시한다. 직렬 라인 제어기(44a)는 종래 기술에 익숙한 사람들은 이해할 수 있는 바와 같이 단 하나의 비동기 수신 및 전송(UART) 기능을 제공한다. 예를들면, CPU(12)는 다른 매개변수 및 전송율을 제어하기 위해 UART CSR 데이타 필드(표 1에 기술된 바와 같이)를 전용 비트 장소에 설정하는 명령 신호를 제공한다. 부가하여, CPU(12)는 데이타 프레임 에러를 검출하기 위해 UART CSR에서 선택된 비트 장소를 폴하며, 종래 기술에 공지된 바와 같이 다른 상태 신호는 직렬 라인 제어기(44a)에 의해 제공한다.
직렬 라인 제어기(44a)는 퍼스트-인 퍼스트-아웃(FIFO) 전송 직렬 라인 이동기(62)와 수신 FIFO(66)를 포함한다. 전송 직렬 라인 이동기(62)는 라인(40a)를 통해 터미널(36a)에 데이타를 교대로 제공하는 직렬 라인 삽입기(68)에 데이타의 비동기 문자를 제공한다. 유사한 형태로 터미널(36a)로부터 제공된 데이타는 라인(38a)에서 직렬 라인 전송 검출기(70)에 의해 수신된다. 그후, 검출기(70)는 수신 FIFO(66)에 데이타 문자를 제공한다. 부가하여, 검출기(70)는 라인(38a)에서 데이타 전송 요구에 대해 터미널(36a)에 의해 제공된 전송 오프("XOFF") 또는 전송 온("XON")신호를 감지한다. 마찬가지로, 삽입기(68)는 라인(40a)을 통해 터미널(36a)에 데이타 전송 요구를 제공한다.
또한 제 6 도는 직렬 라인 제어기(44a)를 제공하는 플로우 제어 CSR(35b)를 도시한다. 터미널 서버(10)에 접속된 나머지 터미널(36b 내지 36n)에 대응하는 나머지 직렬 라인 제어기(44b 내지 44n)는 동일한 방법으로 수행한다.
직렬 라인 제어기(44a)가 터미널(36a)로부터 수신된 전송 오프("XOFF") 또는 전송 온("XON") 신호를 처리하는 방법이 제 6 도,제 7a 도 및 제 7b 도에 도시된다. 직렬 라인 제어기(44a)로부터 터미널(36a)까지 전송을 수행하기 위하여, CPU(12)는 플로우 제어 CSR(35b)의 제 1 비트 장소(72)에서 비트를 설정하는 명령 신호를 발생한다. 그후, 터미널(36a)로부터 XON 명령 신호의 수신이 플로우 제어 CSR(35b)의 제 3 비트 장소(74)에서 비트를 설정하여, 전송 직렬 라인 이동기(62)가 라인(40a)을 통해 터미널(36a)에 데이타 문자를 통과시킨다.
제7b도에 도시된 바와 같이, CPU(12)는 직렬 라인 이동기(62)가 전송을 시작하도록 플로우 제어 CSR(35b)의 비트 장소(74)를 설정하는 명령 신호를 발생한다.
다른 한편, 터미널(36a)이 XOFF 신호를 전달할 때, 직렬 라인 이동기(62)로부터 터미널(36a)까지 데이타 전송이 중지된다. 마찬가지로 CPU(12)는 데이타 전송을 중지시키도록 비트 장소(74)를 클리어하는 명령 신호를 발생한다. 터미널 서버 내지 터미널의 방향으로 인에이블 되며, 직렬 라인 제어기(44a)는 터미널로부터 XOFF 신호를 동시에 수신하며, XON 신호가 수신되거나 또는 CPU(12)가 플로우 제어 상태를 변화시킬 때까지 문자 출력은 불연속된다.
제8a도 및 제8b도는 터미널(36a)로부터 수신 FIFO(66)까지 더이상 이동을 도시한다. CPU(12)는 플로우 제어 CSR(35b)에서 수신 인에이블 비트 장소(76)에 대응하는 비트를 설정하도록 명령 신호를 발생된다. 그후, 수신 FIFO(66)는 라인(38a)을 통해 터미널(36a)로부터 데이타 문자를 수신한다. 수신된 데이타 양이 수신 FIFO(66)에서 위치 수에 대응하는 제1"하이 워터"마크(80)를 초과할 때, (예를들면, 양호한 실시예에서 896바이트), 수신된 데이타 양이 수신 FIFO(66)에서 데이타로 채워진 위치 수에 대응하는 제2"하이 워터"마크(82)를 초과할 때(예를들면 960바이트), 직렬 라인 제어기(44a)은 터미널(36a)로 제 2 명령 "XOFF" 신호를 발생한다.
CPU(12)는 플로우 제어 CSR(356)에서 터미널 XOFF 비트 장소(78)에 대응하는 비트를 설정하도록 명령 신호를 발생한다. 터미널 XOFF 신호가 수신할 때, 터미널(36a)은 수신 FIFO(66)로 데이타 전송을 중지한다. 추후 기술되는 바와 같이, 슬롯 이동 동작을 수행하는 명령 신호를 발생함으로써 CPU(12)는 수신 FIFO(66)의 데이타를 직접 메모리(14)에 전달한다. CPU(12)는 터미널 XOFF 비트를 클리어하도록 명령 신호를 제공한다. 상기 명령 신호는 직렬 라인 삽입기(68)로 하여금 데이타 전송 요구("XON"명령) 신호를 라인(40a)을 통해 터미널에 제공한다.
제 1 도를 다시 참조하면, 슬롯 이동기(38)는 메모리 블럭으로부터 다른 메모리 블럭까지, 또는 CSR로부터 데이타를 이동시키기 위해 데이타 블럭의 빠른 이동을 제공한다. 예를들면, 슬롯 이동기는 직렬 라인 FIFO의 내부 및 외부로의 데이타 이동, 로딩 및 언로딩, 버퍼 전송 및 수신, 또는 LAN 제어기(18)를 포함한다.
데이타의 슬롯 이동을 수행하기 위해, CPU(12)는 소스 어드레스, 수신지 어드레스 및 이동될 바이트 수에 대응하는 적절한 명령 신호를 발생한다. 특히, CPU(12)는 슬롯 이동 수신지 HI 및 LO CSR(표 1)에서 선택된 비트를 설정하는 명령 신호를 제공함으로써 페이지내에서 적절한 수신지 페이지 및 위치를 지정한다. 유사한 방법으로, 페이지내에서 필요한 소스 페이지 및 위치는 슬롯 소스 HI 및 LO CSR에서 CPU(12)에 의해 지정된다. 표 1에 표시된 바와 같이, CPU(12)는 슬롯 이동CSR에 상기 정보를 기록한다. 소스 및 수신지 CSR는 블럭 이동용 페이지 수를 제공한다.
그러므로, 본원에는 이러한 동작을 이행하기 위해 비교적 비용이 적게 되는 터미널 서버에 관해 기술된다. 상기 터미널 서버는 직접 데이타 이동의 마이크로 제어기를 필요로 하지 않는다. 대신에, CPU는 실질적인 데이타 수행을 위해 포인터를 조정한다. 종래 기술에 익숙한 사람은 본 발명의 사상 및 범위에 출발 없이도 여러가지의 변형 및 수정이 가능하다. 그러므로 본 발명의 보호 범위는 다음의 청구범위로 한정된다.

Claims (13)

  1. 터미널 서버는 중앙 처리 수단, 데이타 이동 수단, 메모리 및 직렬 인터페이스 수단을 가지며, 상기 직렬 인터페이스 수단은 다수의 터미널 각각에 접속되고, 지역 통신망(LAN)은 상기 터미널 서버에 접속되며, 상기 지역 통신망(LAN)으로부터 터미널 서버를 사용하는 다수의 터미널중 선택된 터미널까지 데이타를 통과시키는 방법에 있어서, 상기 메모리에서 선택된 위치를 식별하는 제어 신호를 상기 중앙 처리 수단으로부터 발생하는 단계와, 상기 데이타 이동 수단에 제어 신호를 제공하는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 LAN으로부터 상기 메모리의 선택된 위치까지 데이타를 이동시키는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 메모리의 선택된 위치로부터 상기 직렬 인터페이스 수단까지 데이타를 이동시키는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 직렬 인터페이스 수단으로부터 다수의 터미널중 최소한 하나까지 데이타를 이동시키는 단계를 구비하는 데이타 통과 방법.
  2. 터미널 서버는 중앙 처리 수단, 데이타 이동 수단, 메모리 및 직렬 인터페이스 수단을 가지며, 상기 직렬 인터페이스 수단은 다수의 터미널 각각에 접속되고, 지역 통신망(LAN)은 상기 터미널 서버에 접속되며, 상기 지역 통신망(LAN)으로부터 터미널 서버를 사용하는 다수의 터미널중 선택된 터미널까지 데이타를 통과시키는 방법에 있어서, 상기 메모리에 선택된 위치를 식별하는 제 1 제어 신호를 상기 중앙 처리 수단으로부터 발생하는 단계와, 상기 데이타 이동 수단에 상기 제 1 제어 신호를 제공하는 단계와, 상기 데이타 이동 수단으로부터 제 2 제어 신호를 발생하는 단계와, 상기 LAN으로부터 상기 메모리의 선택된 위치까지 데이타를 이동시키기 위해 상기 제 2 제어 신호를 상기 메모리에 제공하는 단계와, 상기 데이타 이동 수단으로부터 제 3 제어 신호를 발생하는 단계와, 상기 선택된 위치로부터 상기 직렬 인터페이스 수단까지 데이타를 이동시키기 위해 상기 제 3 제어 신호를 상기 메모리에 제공하는 단계와, 상기 데이타 이동 수단으로부터 제 4 제어 신호를 발생하는 단계와, 상기 직렬 인터페이스 수단으로부터 다수의 터미널중 최소한 하나까지 데이타를 이동시키기 위해 상기 제 4 제어 신호를 상기 메모리에 제공하는 단계를 구비하는 데이타 통과 방법.
  3. 터미널 서버는 중앙 처리 수단, 데이타 이동 수단, 메모리 및 직렬 인터페이스 수단을 가지며, 상기 직렬 인터페이스 수단은 다수의 터미널 각각에 접속되고, 지역 통신망 제어 수단은 상기 LAN를 상기 터미널 서버에 접속시키며, 상기 지역 통신망(LAN)으로부터 터미널 서버를 사용하는 다수의 터미널중 선택된 터미널까지 데이타를 통과시키는 방법에 있어서, 상기 메모리에서 선택된 위치를 식별하는 제 1 제어 신호를 상기 중앙 처리 수단으로부터 발생하는 단계와, 상기 LAN으로부터 상기 터미널 서버까지 데이타 전송 요구를 표시하는 제 2 제어 신호를 상기 지역 통신망 제어 수단으로부터 발생하는 단계와, 상기 데이타 이동 수단에 상기 제1 및 제 2 제어 신호를 제공하는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 LAN으로부터 상기 메모리에서 선택된 위치까지 데이타를 이동시키는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 메모리에서 선택된 위치로부터 상기 직렬 인터페이스 수단까지 데이타를 이동시키는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 직렬 인터페이스 수단으로부터 선택된 터미널까지 데이타를 이동시키는 단계를 구비하는 데이타 통과 방법.
  4. 제 3 항에 있어서, 상기 데이타가 상기 LAN으로부터 상기 메모리에서 선택된 위치까지 이동될 때 상기 지역 통신망 제어 수단으로부터 제 3 제어 신호를 발생하는 단계와, 상기 LAN으로부터 상기 선택된 위치까지 데이타 전송 종료를 표시하기 위해 상기 데이타 이동 수단에 상기 제 3 제어 신호를 제공하는 단계를 구비하는 데이타 통과 방법.
  5. 제 3 항에 있어서, 상기 데이타가 상기 LAN으로부터 상기 메모리에서 선택된 위치까지 이동될 때 상기 지역 통신망 제어 수단으로부터 제 4 제어 신호를 발생하는 단계와, 상기 LAN으로부터 상기 선택된 위치까지 비정상 데이타 전송을 표시하기 위하여 상기 데이타 이동 수단에 제 4 제어 신호를 제공하는 단계를 구비하는 데이타 통과 방법.
  6. 터미널 서버는 중앙 처리 수단, 데이타 이동 수단, 메모리 및 직렬 인터페이스 수단을 가지며, 상기 직렬 인터페이스 수단은 다수의 터미널 각각에 접속되고, 상기 LAN는 상기 터미널 서버에 접속되며, 다수의 터미널중 선택된 터미널로부터 터미널 서버를 사용하는 지역 통신망(LAN)까지 데이타를 통과시키는 방법에 있어서, 상기 메모리에서 선택된 위치를 식별하는 제 1 제어 신호를 상기 중앙 처리 수단에 의해 발생하는 단계와, 상기 데이타 이동 수단에 상기 제 1 제어 신호를 제공하는 단계와, 상기 데이타 이동 수단으로부터 제 2 제어 신호를 발생하는 단계와, 상기 터미널로부터 상기 직렬 인터페이스 수단까지 데이타를 이동시키기 위해 상기 제 2 제어 신호를 상기 직렬 인터페이스 수단에 제공하는 단계와, 상기 데이타 이동 수단으로부터 제 3 제어 신호를 발생하는 단계와, 상기 직렬 인터페이스 수단으로부터 상기 선택된 위치까지 데이타를 이동시키기 위해 상기 제 3 제어 신호를 상기 메모리에 제공하는 단계와, 상기 데이타 이동 수단으로부터 제 4 제어 신호를 발생하는 단계와, 상기 메모리에서 선택된 위치로부터 상기 LAN까지 데이타를 이동시키기 위해 상기 제 4 제어 신호를 상기 LAN 및 메모리에 제공하는 단계를 구비하는 데이타 통과 방법.
  7. 터미널 서버는 중앙 처리 수단, 데이타 이동 수단, 메모리 및 직렬 인터페이스 수단을 가지며, 상기 직렬 인터페이스 수단은 다수의 터미널 각각에 접속되고, 지역 통신(LAN)은 상기 터미널 서버에 접속되며, 다수의 터미널중 선택된 터미널로부터 터미널 서버를 사용하는 지역 통신망(LAN)까지 데이타를 통과시키는 방법에 있어서, 상기 메모리에서 선택된 위치를 식별하는 제 1 제어 신호를 상기 중앙 처리 수단으로부터 발생하는 단계와, 상기 데이타 이동 수단에 상기 제어 신호를 제공하는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 선택된 터미널로부터 상기 직렬 인터페이스 수단까지 데이타를 이동시키는 단계와, 데이타 이동 수단의 제어하에서 상기 직렬 인터페이스 수단으로부터 상기 선택된 위치까지 데이타를 이동시키는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 메모리에서 선택된 위치로부터 상기 LAN까지 데이타를 이동시키는 단계를 구비하는 데이타 통과 방법.
  8. 터미널 서버는 중앙 처리 수단, 데이타 이동 수단, 메모리 및 직렬 인터페이스 수단을 가지며, 상기 직렬 인터페이스 수단은 다수의 터미널 각각에 접속되고, 지역 통신망(LAN)은 상기 터미널 서버에 접속되며, 상기 지역 통신망(LAN)으로부터 터미널 서버를 사용하는 다수의 터미널중 선택된 터미널까지 데이타를 통과시키며, 상기 선택된 터미널로부터 터미널 서버를 사용하는 상기 LAN까지 데이타를 통과시키는 방법에 있어서, 상기 메모리에서 선택된 위치를 식별하는 제 1 제어 신호를 상기 중앙 처리 수단으로부터 발생하는 단계와, 상기 데이타 이동 수단에 상기 제 1 제어 신호를 제공하는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 LAN으로부터 상기 메모리에서 선택된 위치까지 데이타를 이동시키는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 메모리의 선택된 위치로부터 상기 직렬 인터페이스 수단까지 데이타를 이동시키는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 직렬 인터페이스 수단으로부터 다수의 터미널중 최소한 하나까지 데이타를 이동시키는 단계와, 상기 메모리에서 선택된 위치를 식별하는 제 2 제어 신호를 상기 중앙 처리 수단으로부터 발생하는 단계와, 상기 데이타 이동 수단에 상기 제 2 제어 신호를 제공하는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 선택된 터미널로부터 상기 직렬 인터페이스 수단까지 데이타를 이동시키는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 직렬 인터페이스 수단으로부터 상기 선택된 위치까지 데이타를 이동시키는 단계와, 상기 데이타 이동 수단의 제어하에서 상기 메모리에서 선택된 위치로부터 상기 LAN까지 데이타를 이동시키는 단계를 구비하는 데이타 통과 방법.
  9. 다수의 터미널, 터미널 서버수단, 및 지역 통신망 사이에서 데이타를 전송 및 수신하는 시스템에 있어서, 상기 지역 통신망과 터미널 서버 사이에 접속을 제공하는 지역 통신망 인터페이스 수단과, 직렬 라인 접속 수단의 각각은 터미널 각각에 접속되며, 상기 터미널 서버와 상기 다수의 터미널 사이에 접속을 제공하는 다수의 직렬 라인 접속 수단과, 중앙 처리 수단, 데이타 이동 수단 및 메모리 수단을 갖는 터미널 서버 수단을 구비하며, 상기 지역 통신망 인터페이스 수단으로부터 상기 메모리 수단까지 데이타를 이동시키며, 상기 메모리 수단으로부터 상기 직렬 라인 접속 수단의 선택된 라인 접속 수단까지 데이타를 이동시키기 위하여 상기 데이타 이동 수단은 상기 메모리 수단에 접속되며, 중앙 처리 수단으로부터의 신호와 지역 통신망 인터페이스 수단으로부터의 신호에 응답하며, 상기 직렬 라인 접속 수단중 선택된 라인 접속 수단으로부터 상기 터미널중 대응하는 터미널까지 데이타를 이동시키기 위해 상기 데이타 이동 수단은 상기 다수의 직렬 라인 접속 수단에 접속되는 데이타 전송 및 수신 시스템.
  10. 지역 통신망과 다수의 터미널중 선택된 터미널 사이에서 데이타를 전송하는 터미널 서버에 있어서, 상기 지역 통신망과 상기 터미널 사이에 통과되는 데이타를 기억시키기 위해 상기 지역 통신망 및 터미널에 접속된 메모리 수단과, 상기 메모리 수단에서 선택된 위치를 식별하는 명령 신호를 제공하는 중앙 처리 수단과, 상기 중앙 처리 수단 및 상기 메모리 수단에 접속된 데이타 이동 수단을 구비하며, 상기 데이타 이동 수단은, 상기 메모리 수단에서 선택된 위치에 있는 LAN과 다수의 터미널중 선택된 터미널 사이에서 데이타를 이동시키기 위해 상기 중앙 처리 수단으로부터의 명령 신호에 응답하는 데이타 전송 터미널 서버.
  11. 제10항에 있어서, 상기 데이타 이동 수단은, 상기 중앙 처리 수단으로부터의 명령 신호를 수신 및 기억하기 위하여 다수의 데이타 필드를 갖는 제어 상태 레지스터와, 상기 지역 통신망과 메모리 수단 사이에서 데이타를 이동시키기 위하여 상기 제어 상태 레지스터 수단의 데이타 필드중 제 1 필드에 기억된 명령 신호에 응답하는 데이타 전송 및 수신 수단과, 상기 메모리의 링크된 리스트에서 데이타 전송으로부터 수신된 데이타를 조직화하기 위하여 상기 제어 상태 레지스터 수단의 데이타 필드중 제 2 필드에 기억된 명령 신호에 응답하는 메모리 관리 수단과, 상기 메모리 수단으로부터 상기 터미널까지 데이타를 이동시키기 위하여 상기 제어 상태 레지스터 수단의 데이타 필드중 제 3 필드에 기억된 명령 신호에 응답하는 직렬 라인 인터페이스 수단과, 상기 직렬 라인 인터페이스 수단과 상기 메모리 수단 사이에서, 상기 데이타 전송 및 수신 수단과 지역 통신망 사이에서 데이타를 이동시키기 위하여 상기 제어 상태 레지스터 수단의 데이타 필드중 제 4 필드에 기억된 명령 신호에 응답하는 슬롯 이동 수단을 구비하는 데이타 전송 터미널 서버.
  12. 지역 통신망과 다수의 터미널중 선택된 터미널 사이에서 데이타를 이동시키는 장치에 있어서, 상기 지역 통신망과 상기 터미널 사이에서 통과되는 데이타 기억용 메모리 수단과, 상기 메모리 수단에서 선택된 위치를 식별하는 명령 신호 제공용 중앙 처리 수단과, 상기 중앙 처리 수단, 상기 지역 통신망 및 상기 다수의 터미널에 접속되며, 상기 중앙 처리 수단으로부터의 명령 신호를 수신 및 기억하기 위해 다수의 데이타 필드를 갖는 제어상태 레지스터를 갖는 데이타 이동 수단과, 상기 지역 통신망과 메모리 수단 사이에서 데이타를 이동시키기 위해 상기 제어 상태 레지스터 수단의 데이타 필드중 제 1 필드에 기억된 명령 신호에 응답하는 데이타 전송 및 수신 수단과, 상기 메모리의 링크된 리스트에서 데이타 전송으로부터 수신된 데이타를 조직화하기 위하여 상기 제어 상태 레지스터 수단의 데이타 필드중 제 2 필드에 기억된 명령 신호에 응답하는 메모리 관리 수단과, 상기 메모리 수단으로부터 상기 터미널까지 데이타를 이동시키기 위하여 상기 제어 상태 레지스터 수단의 데이타 필드중 제 3 필드에 기억된 명령 신호에 응답하는 직렬 라인 인터페이스 수단과, 상기 직렬 라인 인터페이스 수단과 상기 메모리 수단 사이에서, 상기 데이타 전송 및 수신 수단과 지역 통신망 사이에서 데이타를 이동시키기 위하여 상기 제어상태 레지스터 수단의 데이타 필드중 제 4 필드에 기억된 명령 신호에 응답하는 슬롯 이동 수단을 구비하는 데이타 전송 터미널 서버.
  13. 제12항에 있어서, 상기 메모리 수단은 다수의 페이지를 구비하며, 각 페이지는 다수의 메모리 위치를 가지며, 각 페이지의 최종 메모리 위치는 제 1 메모리 위치에서 다음의 연속 페이지로의 포인터이며, 상기 포인터중 최소한 한 포인터는 상기 데이타 필드중 최소한 한 필드에 기억되는 데이타 전송 터미널 서버.
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