JPH0731649B2 - 端末装置サーバアーキテクチャ - Google Patents
端末装置サーバアーキテクチャInfo
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- JPH0731649B2 JPH0731649B2 JP3157003A JP15700391A JPH0731649B2 JP H0731649 B2 JPH0731649 B2 JP H0731649B2 JP 3157003 A JP3157003 A JP 3157003A JP 15700391 A JP15700391 A JP 15700391A JP H0731649 B2 JPH0731649 B2 JP H0731649B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J3/00—Details of electron-optical or ion-optical arrangements or of ion traps common to two or more basic types of discharge tubes or lamps
- H01J3/02—Electron guns
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
- Computer And Data Communications (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【産業上の利用分野】本願発明は、データ送信ネットワ
ークで使用される端末装置サーバアーキテクチャに関す
るものである。特に、本願発明は、コントローラが直接
データ移動オペレーションを実行しないような端末装置
サーバアーキテクチャに関するものである。
ークで使用される端末装置サーバアーキテクチャに関す
るものである。特に、本願発明は、コントローラが直接
データ移動オペレーションを実行しないような端末装置
サーバアーキテクチャに関するものである。
【０００２】
【従来の技術】ローカルエリアネットワーク（ＬＡＮ）
は、かなりの広い領域におけるデバイス間データ交換の
ための通信設備を与える。一般のネットワークは、多数
のホストコンピュータと、多数のワークステーション
と、オフィスオートメーション、分散型データ処理及
び、共通のローカル通信媒体への接続が必要な他の状態
において使用するために互いに近接して配置された他の
ＬＡＮコンパチブルデバイスを含む。勿論、高いシステ
ムデータスループットで実行でき、その一方で高いピー
クデータレートでバースティトラフィックを与えること
ができるというように、経済的にネットワークが動作す
ることが望ましい。
は、かなりの広い領域におけるデバイス間データ交換の
ための通信設備を与える。一般のネットワークは、多数
のホストコンピュータと、多数のワークステーション
と、オフィスオートメーション、分散型データ処理及
び、共通のローカル通信媒体への接続が必要な他の状態
において使用するために互いに近接して配置された他の
ＬＡＮコンパチブルデバイスを含む。勿論、高いシステ
ムデータスループットで実行でき、その一方で高いピー
クデータレートでバースティトラフィックを与えること
ができるというように、経済的にネットワークが動作す
ることが望ましい。
【０００３】端末装置サーバデバイスは、端末装置間の
通信を提供し、データをＬＡＮに送信し且つデータをＬ
ＡＮから受けるために非同期に動作する。端末装置サー
バは一般に、端末装置サーバから始まり個々の端末装置
で終了するシリアルデータラインを通して複数の端末装
置のために設けられる。この端末装置サーバはまた、Ｌ
ＡＮに接続するためのノードを提供する。ＬＡＮは、端
末サーバとホストコンピュータ間のパケットデータ送信
を提供する。このように、通信は、多数の端末装置とホ
ストコンピュータ間で確立される。
通信を提供し、データをＬＡＮに送信し且つデータをＬ
ＡＮから受けるために非同期に動作する。端末装置サー
バは一般に、端末装置サーバから始まり個々の端末装置
で終了するシリアルデータラインを通して複数の端末装
置のために設けられる。この端末装置サーバはまた、Ｌ
ＡＮに接続するためのノードを提供する。ＬＡＮは、端
末サーバとホストコンピュータ間のパケットデータ送信
を提供する。このように、通信は、多数の端末装置とホ
ストコンピュータ間で確立される。
【０００４】従来提案された端末装置サーバの形態は、
一般的に、パワフルな中央処理装置（ＣＰＵ）と、メモ
リ、ダイレクトメモリアクセス（ＤＭＡ）コントロー
ラ、複数の非同期受信機／送信機デバイスを利用するも
のであり、その各々が、端末装置サーバデバイスにリン
クされた個々の端末装置に専用のものとされている。
一般的に、パワフルな中央処理装置（ＣＰＵ）と、メモ
リ、ダイレクトメモリアクセス（ＤＭＡ）コントロー
ラ、複数の非同期受信機／送信機デバイスを利用するも
のであり、その各々が、端末装置サーバデバイスにリン
クされた個々の端末装置に専用のものとされている。
【０００５】この型のアーキテクチャを有する端末装置
サーバは、以下のようなデータ管理及び移動を実行す
る。ＬＡＮから所定の端末装置へデータを送信するた
め、ＬＡＮインタフェースＤＭＡコントローラは、サー
バメモリに直接アクセスし、入ってきたデータパケット
をメモリ移動させる。ＣＰＵはその後、適切なインスト
ラクションを実行し、メモリから所定の非同期送信機／
受信機に一度に一文字、非同期にデータを送信し、その
データを所定の端末装置に与える。データが端末装置か
らＬＡＮに送信されると、ＣＰＵはインストラクション
を実行し、非同期送信機／受信機から受け取ったデータ
を一度に一文字、メモリ内のロケーションに移動させ
る。ＬＡＮインタフェースＤＭＡコントローラはその
後、データパケットをメモリからＬＡＮに移動させる。
こうして、ホストコンピュータは送信側端末装置からデ
ータを受け取る。端末装置サーバＣＰＵは更に、メモリ
管理及びユーザインタフェースに関する全てのプロトコ
ルを処理する。
サーバは、以下のようなデータ管理及び移動を実行す
る。ＬＡＮから所定の端末装置へデータを送信するた
め、ＬＡＮインタフェースＤＭＡコントローラは、サー
バメモリに直接アクセスし、入ってきたデータパケット
をメモリ移動させる。ＣＰＵはその後、適切なインスト
ラクションを実行し、メモリから所定の非同期送信機／
受信機に一度に一文字、非同期にデータを送信し、その
データを所定の端末装置に与える。データが端末装置か
らＬＡＮに送信されると、ＣＰＵはインストラクション
を実行し、非同期送信機／受信機から受け取ったデータ
を一度に一文字、メモリ内のロケーションに移動させ
る。ＬＡＮインタフェースＤＭＡコントローラはその
後、データパケットをメモリからＬＡＮに移動させる。
こうして、ホストコンピュータは送信側端末装置からデ
ータを受け取る。端末装置サーバＣＰＵは更に、メモリ
管理及びユーザインタフェースに関する全てのプロトコ
ルを処理する。
【０００６】これらの端末装置サーバ装置は、多くの場
合、満足できる働きをするが、実際には多くの問題が頻
繁に発生している。これらの問題のうち、主なものは、
端末サーバデバイスで必要とされる素子の実行にかかる
コストの問題である。どのような端末装置サーバも、そ
の第１の機能は、個々の端末装置とＬＡＮとの間のデー
タ送信にあるため、殆どのＣＰＵクロックサイクルがデ
ータ移動のために費やされる。故に、パワフルなプロセ
ッサと、それを支持するロジックが必要となる。例え
ば、よく知られている端末装置サーバは、データ移動を
適切に維持するために、１６ビット６８００ファミリプ
ロセッサを必要とする。
合、満足できる働きをするが、実際には多くの問題が頻
繁に発生している。これらの問題のうち、主なものは、
端末サーバデバイスで必要とされる素子の実行にかかる
コストの問題である。どのような端末装置サーバも、そ
の第１の機能は、個々の端末装置とＬＡＮとの間のデー
タ送信にあるため、殆どのＣＰＵクロックサイクルがデ
ータ移動のために費やされる。故に、パワフルなプロセ
ッサと、それを支持するロジックが必要となる。例え
ば、よく知られている端末装置サーバは、データ移動を
適切に維持するために、１６ビット６８００ファミリプ
ロセッサを必要とする。
【０００７】
【発明の概要】本発明は、ＬＡＮに存在する個々の端末
装置及び他のデータ装置から受け取られ、またそれらに
与えられたデータに対してハードウエアの支持を提供す
る構成における従来の端末装置サーバアーキテクチャの
問題を克服する。直接データ移動機能が除去されている
ため、それほどパワフルではなく、またコストもあまり
かからないプロセッサを使用することができる。
装置及び他のデータ装置から受け取られ、またそれらに
与えられたデータに対してハードウエアの支持を提供す
る構成における従来の端末装置サーバアーキテクチャの
問題を克服する。直接データ移動機能が除去されている
ため、それほどパワフルではなく、またコストもあまり
かからないプロセッサを使用することができる。
【０００８】本発明による端末装置サーバアーキテクチ
ャは、中央処理装置（ＣＰＵ）即ちマイクロコントロー
ラ、プログラムストア、ＲＡＭメモリ、当業者には周知
であるＬＡＮインタフェースコントローラ及び、個々の
端末装置とＬＡＮとの間のデータ移動を実行するハード
ウエアを備える。このハードウエアは、以下のようなサ
ブモジュールを有したデータ移動モジュールである。
（１）複数の制御及び状態レジスタ（ＣＳＲ）、（２）
２５６バイトページのメモリブロックを構成するメモリ
管理モジュール、（３）ＬＡＮから端末装置サーバへア
ドレス指定されたデータを移動させるデータ受信及び送
信エンジン、（４）個々の端末装置に関連するシリアル
ラインインタフェース及び制御手段。
ャは、中央処理装置（ＣＰＵ）即ちマイクロコントロー
ラ、プログラムストア、ＲＡＭメモリ、当業者には周知
であるＬＡＮインタフェースコントローラ及び、個々の
端末装置とＬＡＮとの間のデータ移動を実行するハード
ウエアを備える。このハードウエアは、以下のようなサ
ブモジュールを有したデータ移動モジュールである。
（１）複数の制御及び状態レジスタ（ＣＳＲ）、（２）
２５６バイトページのメモリブロックを構成するメモリ
管理モジュール、（３）ＬＡＮから端末装置サーバへア
ドレス指定されたデータを移動させるデータ受信及び送
信エンジン、（４）個々の端末装置に関連するシリアル
ラインインタフェース及び制御手段。
【０００９】ＣＰＵ及びＬＡＮインタェースコントロー
ラは、データ移動ハードウエア内のＣＳＲを操作し、適
切な方法で運転する。ＣＳＲ内のＬＡＮインタフェース
及びＣＰＵによるビットセットに従って、データ移動モ
ジュールは以下の方法でデータをＬＡＮと個々の端末装
置間で移動させる。ＬＡＮ受信及び送信モジュールは、
所定の端末装置にあてられたデータパケットをＲＡＭに
移動させる。スロット移動手段は、非同期データのブロ
ックをシリアルラインインタフェースに向けて移動させ
る。このシリアルラインインタフェースはその後、その
データを所定の端末装置へ制御形式で送る。
ラは、データ移動ハードウエア内のＣＳＲを操作し、適
切な方法で運転する。ＣＳＲ内のＬＡＮインタフェース
及びＣＰＵによるビットセットに従って、データ移動モ
ジュールは以下の方法でデータをＬＡＮと個々の端末装
置間で移動させる。ＬＡＮ受信及び送信モジュールは、
所定の端末装置にあてられたデータパケットをＲＡＭに
移動させる。スロット移動手段は、非同期データのブロ
ックをシリアルラインインタフェースに向けて移動させ
る。このシリアルラインインタフェースはその後、その
データを所定の端末装置へ制御形式で送る。
【００１０】同様に、個々のシリアルデータライン上で
端末装置から受け取られたデータは、シリアルラインイ
ンタフェース内に配置される。スロット移動手段はその
後、非同期文字のブロックを、送信データパケットが記
憶されたＲＡＭメモリへ移動させる。ＬＡＮ送信及び受
信エンジンは、ＲＡＭメモリから外へ向かうデータパケ
ットをＬＡＮに移動させる。
端末装置から受け取られたデータは、シリアルラインイ
ンタフェース内に配置される。スロット移動手段はその
後、非同期文字のブロックを、送信データパケットが記
憶されたＲＡＭメモリへ移動させる。ＬＡＮ送信及び受
信エンジンは、ＲＡＭメモリから外へ向かうデータパケ
ットをＬＡＮに移動させる。
【００１１】このようにＣＰＵは、データを直接は移動
させない。この装置により、ＣＰＵは、プロトコル、ヒ
ューマンインタフェース及びマネジメントを処理するだ
けでよいこととなる。このように、低コストＣＰＵがア
ーキテクチャを実行するために使用され、そしてシステ
ム全体のコストが急激に減少するわけである。
させない。この装置により、ＣＰＵは、プロトコル、ヒ
ューマンインタフェース及びマネジメントを処理するだ
けでよいこととなる。このように、低コストＣＰＵがア
ーキテクチャを実行するために使用され、そしてシステ
ム全体のコストが急激に減少するわけである。
【００１２】
【実施例】一般に本発明は、低コストで、高い実効率の
端末装置サーバアーキテクチャに関するものであり、複
数の端末装置とローカルエリアネットワーク（ＬＡＮ）
間でのデータ送信を行う。本願発明のアーキテクチャ
は、端末装置サーバデバイスのコントローラによって直
接実行されていたデータ送信オペレーションを取り除く
ものである。こうして、従来の技術でよくみられたパワ
フルなプロセッサ及び支持ハードウエアが、システムを
支持するための簡単なプロセッサと他のハードウエアに
置き換えらのであるが、本願発明では、現在のデータネ
ットワーク装置に要求される高いデータスループットを
維持する。
端末装置サーバアーキテクチャに関するものであり、複
数の端末装置とローカルエリアネットワーク（ＬＡＮ）
間でのデータ送信を行う。本願発明のアーキテクチャ
は、端末装置サーバデバイスのコントローラによって直
接実行されていたデータ送信オペレーションを取り除く
ものである。こうして、従来の技術でよくみられたパワ
フルなプロセッサ及び支持ハードウエアが、システムを
支持するための簡単なプロセッサと他のハードウエアに
置き換えらのであるが、本願発明では、現在のデータネ
ットワーク装置に要求される高いデータスループットを
維持する。
【００１３】図１は、端末装置サーバデバイス１０で実
行される本願発明によるアーキテクチャである。この端
末装置サーバ１０は、中央処理装置（ＣＰＵ）即ちマイ
クロコントローラ１２、ＲＡＭメモリ１４、プログラム
ストア即ちＲＡＭメモリ１６、及び本明細書でより詳細
に記述されたデータ移動ハードウエアモジュール２０を
含む。ＣＰＵ１２は、制御バス２２を通じて、データ移
動モジュールへ、及びデータ移動モジュールから、信号
を与え且つ受けるものである。ＣＰＵ１２は、アドレス
バス２４を通じてプログラムストア１６にアクセスす
る。ＣＰＵ１２は、データバス２６を通じてプログラム
ストア１６からデータを受ける。例えば、ＣＰＵ１２
は、１０ＭＨｚで動作する８０Ｃ５１ファミリプロセッ
サであるかもしれない。
行される本願発明によるアーキテクチャである。この端
末装置サーバ１０は、中央処理装置（ＣＰＵ）即ちマイ
クロコントローラ１２、ＲＡＭメモリ１４、プログラム
ストア即ちＲＡＭメモリ１６、及び本明細書でより詳細
に記述されたデータ移動ハードウエアモジュール２０を
含む。ＣＰＵ１２は、制御バス２２を通じて、データ移
動モジュールへ、及びデータ移動モジュールから、信号
を与え且つ受けるものである。ＣＰＵ１２は、アドレス
バス２４を通じてプログラムストア１６にアクセスす
る。ＣＰＵ１２は、データバス２６を通じてプログラム
ストア１６からデータを受ける。例えば、ＣＰＵ１２
は、１０ＭＨｚで動作する８０Ｃ５１ファミリプロセッ
サであるかもしれない。
【００１４】データ移動モジュールはまた、制御信号を
メモリに与え、バス２８を通じてデータを読み出し且つ
書き込む。同様に、制御信号はまた、当業者ならば知っ
ているように、例えばＩｎｔｅｌによって製造された８
２５９０ＣＳＭＡ／ＣＤイーサネットコントローラのよ
うなＬＡＮインタフェースコントローラ１８とデータ移
動モジュール２０の間を、制御バス３０を通じて与えら
れる。このデータ移動モジュール２０は、アドレスバス
３２を通じてメモリ１４へのアドレス情報を特定する。
データは、データバス３４上において、データ移動モジ
ュール２０、端末装置サーバメモリ１４、及びＬＡＮイ
ンタフェースコントローラ１８の間で付与され且つ受け
取られる。
メモリに与え、バス２８を通じてデータを読み出し且つ
書き込む。同様に、制御信号はまた、当業者ならば知っ
ているように、例えばＩｎｔｅｌによって製造された８
２５９０ＣＳＭＡ／ＣＤイーサネットコントローラのよ
うなＬＡＮインタフェースコントローラ１８とデータ移
動モジュール２０の間を、制御バス３０を通じて与えら
れる。このデータ移動モジュール２０は、アドレスバス
３２を通じてメモリ１４へのアドレス情報を特定する。
データは、データバス３４上において、データ移動モジ
ュール２０、端末装置サーバメモリ１４、及びＬＡＮイ
ンタフェースコントローラ１８の間で付与され且つ受け
取られる。
【００１５】データ移動モジュール２０は、複数の端末
装置３６ａ〜３６ｎへデータを送信し、且つこれらの複
数の端末装置からデータを受ける。個々の端末装置３６
ａ〜３６ｎは、シリアルデータライン３８ａ〜３８ｎを
通じてデータ移動モジュール２０にデータ文字列を与
え、シリアルライン４０ａ〜４０ｎを通じてデータ移動
モジュール２０からデータ文字列を受ける。「端末装
置」という言葉を本明細書では、非同期にデータを受け
且つ送信する幾つかのデータ装置を表すために使用す
る。
装置３６ａ〜３６ｎへデータを送信し、且つこれらの複
数の端末装置からデータを受ける。個々の端末装置３６
ａ〜３６ｎは、シリアルデータライン３８ａ〜３８ｎを
通じてデータ移動モジュール２０にデータ文字列を与
え、シリアルライン４０ａ〜４０ｎを通じてデータ移動
モジュール２０からデータ文字列を受ける。「端末装
置」という言葉を本明細書では、非同期にデータを受け
且つ送信する幾つかのデータ装置を表すために使用す
る。
【００１６】図１はまた、データ移動モジュール２０の
素子をブロック形態で示している。より好ましくは、デ
ータ移動モジュール２０は、ゲートＭＯＳ配列の２６Ｋ
ｓｅａで配列されたアプリケーション特定集積回路であ
る。データ移動モジュール２０を実行するハードウエア
を実際に製造することは、以下に述べられたサブモジュ
ールの機能の考えに関連する業界の範疇にあると考えら
れる。データ移動モジュール２０は、複数の制御状態レ
ジスタ３５、以下により詳細に述べられたようなデータ
ブロックを移動する業界で知られた型のスロット移動器
３８、メモリ管理部分４０、送信及び受信エンジン４２
及び複数のシリアルラインコントローラ４４ａ〜４４ｎ
を含み、これら複数のシリアルラインコントローラ４４
ａ〜４４ｎは各々、シリアル送信ライン３８ａ〜３８ｎ
及びシリアル受信ライン４０ａ〜４０ｎを通じて１つ１
つの端末装置３６ａ〜３６ｎに結合している。
素子をブロック形態で示している。より好ましくは、デ
ータ移動モジュール２０は、ゲートＭＯＳ配列の２６Ｋ
ｓｅａで配列されたアプリケーション特定集積回路であ
る。データ移動モジュール２０を実行するハードウエア
を実際に製造することは、以下に述べられたサブモジュ
ールの機能の考えに関連する業界の範疇にあると考えら
れる。データ移動モジュール２０は、複数の制御状態レ
ジスタ３５、以下により詳細に述べられたようなデータ
ブロックを移動する業界で知られた型のスロット移動器
３８、メモリ管理部分４０、送信及び受信エンジン４２
及び複数のシリアルラインコントローラ４４ａ〜４４ｎ
を含み、これら複数のシリアルラインコントローラ４４
ａ〜４４ｎは各々、シリアル送信ライン３８ａ〜３８ｎ
及びシリアル受信ライン４０ａ〜４０ｎを通じて１つ１
つの端末装置３６ａ〜３６ｎに結合している。
【００１７】図２は、より好ましい実施例における、６
４ＫのＲＡＭメモリから成る端末装置サーバメモリ１４
の構造を示す。ＬＡＮと所望の端末装置間を送信された
データは、端末装置サーバメモリ１４内に中間処理段階
として配置される。メモリ管理部分４０は、ＲＡＭメモ
リ１４をページ４６ａ〜４６ｎ、より好ましくは１ペー
ジ毎に２５６バイトを持つ２５６ページに分割する。メ
モリの１ページ以上が必要なデータパケットは、リンク
されたリストとして構成されたメモリブロック内に配置
される。図３に示されたように、前のページ４６ａの最
後のバイトの内容は、ＲＡＭメモリ１４内のデータパケ
ットバッファ内の次のページ４６ｂへのポインタであ
り、当業者ならば、これがリンクされたページ構造であ
るということを理解できるであろう。ポインタ構造を用
いることによって、ＣＰＵあるいはデータ移動モジュー
ル２０はリンクされたページリストを組み立てる。この
バッファ内の第１ページへのポインタは、以下の表１に
示されたＬＡＮ送信及び受信キューＣＳＲｓ３５に含ま
れる。
４ＫのＲＡＭメモリから成る端末装置サーバメモリ１４
の構造を示す。ＬＡＮと所望の端末装置間を送信された
データは、端末装置サーバメモリ１４内に中間処理段階
として配置される。メモリ管理部分４０は、ＲＡＭメモ
リ１４をページ４６ａ〜４６ｎ、より好ましくは１ペー
ジ毎に２５６バイトを持つ２５６ページに分割する。メ
モリの１ページ以上が必要なデータパケットは、リンク
されたリストとして構成されたメモリブロック内に配置
される。図３に示されたように、前のページ４６ａの最
後のバイトの内容は、ＲＡＭメモリ１４内のデータパケ
ットバッファ内の次のページ４６ｂへのポインタであ
り、当業者ならば、これがリンクされたページ構造であ
るということを理解できるであろう。ポインタ構造を用
いることによって、ＣＰＵあるいはデータ移動モジュー
ル２０はリンクされたページリストを組み立てる。この
バッファ内の第１ページへのポインタは、以下の表１に
示されたＬＡＮ送信及び受信キューＣＳＲｓ３５に含ま
れる。
【００１８】フリーメモリへのポインタもまた、フリー
メモリスタックＣＳＲ３６（表１参照）内を通じてアク
セスされたスタック上に含まれる。データ移動モジュー
ル及びＣＰＵ１２共に、フリーメモリスタックＣＳＲ３
５からポインタをポップすることによってメモリをアロ
ケートし、それらのポインタをフリーメモリスタックＣ
ＳＲ上へとプッシュバックすることによって、メモリの
アロケートを取り消す。
メモリスタックＣＳＲ３６（表１参照）内を通じてアク
セスされたスタック上に含まれる。データ移動モジュー
ル及びＣＰＵ１２共に、フリーメモリスタックＣＳＲ３
５からポインタをポップすることによってメモリをアロ
ケートし、それらのポインタをフリーメモリスタックＣ
ＳＲ上へとプッシュバックすることによって、メモリの
アロケートを取り消す。
【００１９】図４は、より好ましい実施例によるメモリ
マップを示す。図４に示されているように、メモリのペ
ージ０ ５０は、制御状態レジスタ（ＣＳＲｓ）３５に
マップされる。ＣＰＵ１２は、ＣＳＲｓのデータフィー
ルド内の所定ビット位置にビットをセットするコマンド
信号を主張し、特定のオペレーションを実行するようデ
ータ移動モジュール２０に命令する。このデータ移動モ
ジュール２０はまた、ＣＳＲｓ３５内に適切なビットを
設定し、以下に述べるように、移動オペレーションの間
の状態及び他の情報をＣＰＵ１２に伝える。同様に、Ｌ
ＡＮインタフェースコントローラ１８は、ＣＳＲｓ内に
ビットを設定し、端末装置サーバ１０に対してデータ送
信を要求し、そして端末装置サーバ１０から与えられた
データを受信したことを了知する。下の表には、所定の
ＣＲＳａ３５と本願発明によるそれらの機能が示されて
いる。 表１ ＣＳＲ アプリケーション データ送信制御のためのＣＳＲｓ １．ＬＡＮインタフェース ＬＡＮインタェースコントローラ コントローライニシャライズ をイニシャライズ ２．ＬＡＮインタフェース ＬＡＮインタェースコントローラ コントローラコマンド及び状態 １８を制御するためにビットを与 える ３．ＬＡＮ送信キュー 送信待ちのデータパケットを含む メモリ内のページへのポインタを 記憶 ４．ＬＡＮ受信キュー 受け取られたデータパケットを含 んだメモリ内のページへのポイン タを記憶 ５．フリーメモリスタック メモリ内のフリーページへのポイ ンタを記憶 ６．ＤＭＡ送信及び受信 端末装置サーバメモリ１４へのデ イネイブル及び状態 ータを受信し且つ送信するＤＭＡ エンジン４２を供給し（arm)、状 態を報告 スロット移動オペレーションのためのＣＳＲｓ １．スロット移動カウンタ スロット移動オペーションで移動 するバイト数を記憶 ２．スロット移動目的地ＨＩ スロット移動オペレーションで移 動して向かうメモリ内のページを 記憶 ３．スロット移動目的地ＬＯ 移動して向かうページ内のオフセ メモリ ットメモリロケーションを記憶 ４．スロットソースＨＩ 移動させるためのメモリ内のペー ジを記憶 ５．スロットソースＬＯ 移動させるためのページ内のオフ セットメモリロケーションを記憶 メモリ・端末装置間のデータ送信を制御するＣＳＲｓ １．フロー制御ＣＳＲ シリアルデータ送信及び受信のた めにシルリアルポートをイネイブ ル／ディスエイブル ２．ユニバーサル非同期 受信機／送信機（ＵＡＲＴ） 端末装置サーバ１０から所定端末 装置へのシリアル送信のためにバ ンドレート及びループバックモー ドを制御 ３．受信ＦＩＦＯ ＵＡＲＴから受け取った文字を １０２４バイトＦＩＦＯに記憶 ４．低受信カウント 文字カウントの低オーダバイトを 受信ＦＩＦＯ内に記憶 ５．高受信カウント 文字カウントの２つの最上位ビッ トを受信ＦＩＦＯ内に記憶 ６．送信ＦＩＦＯ ＵＡＲＴに送信されるのを待って いる文字を１０２４バイト ＦＩＦＯ内に記憶 ７．低送信カウント 文字カウントの低オーダバイトを 送信ＦＩＦＯ内に記憶 ８．高送信カウント 文字カウントの２つの最上位ビッ トを送信ＦＩＦＯ内に記憶 図４はまた、メモリ１４の残りのページのアロケーショ
ンを示す。メモリ１４のページ１の５２は、ＬＡＮ受信
キューを記憶するために使用される。ＬＡＮ受信キュー
は、受信されたデータパケットへのポインタを記憶する
線型リストである。メモリのページ２の５４は、ＬＡＮ
送信キューを記憶する。ＣＰＵ１２は、送信キューＣＳ
Ｒ及び受信キューＣＳＲに対して読み出し及び書き込む
を行うが、メモリのページ１及び２は、送信キュー及び
受信キューポインタのための実際の記憶ロケーションを
表す。ページ３から１９１を含むメモリブロック５６
は、ＬＡＮから受け取られたデータパケットの受信及び
検索のために自由にアクセスされることができる。ペー
ジ１９２から２５５を含むメモリブロック５８は、シリ
アルライン入力／出力ＦＩＦＯ４４ａ〜４４ｎを通じて
個々の端末装置から受け取られたデータを、記憶し、検
索するために使用される。
マップを示す。図４に示されているように、メモリのペ
ージ０ ５０は、制御状態レジスタ（ＣＳＲｓ）３５に
マップされる。ＣＰＵ１２は、ＣＳＲｓのデータフィー
ルド内の所定ビット位置にビットをセットするコマンド
信号を主張し、特定のオペレーションを実行するようデ
ータ移動モジュール２０に命令する。このデータ移動モ
ジュール２０はまた、ＣＳＲｓ３５内に適切なビットを
設定し、以下に述べるように、移動オペレーションの間
の状態及び他の情報をＣＰＵ１２に伝える。同様に、Ｌ
ＡＮインタフェースコントローラ１８は、ＣＳＲｓ内に
ビットを設定し、端末装置サーバ１０に対してデータ送
信を要求し、そして端末装置サーバ１０から与えられた
データを受信したことを了知する。下の表には、所定の
ＣＲＳａ３５と本願発明によるそれらの機能が示されて
いる。 表１ ＣＳＲ アプリケーション データ送信制御のためのＣＳＲｓ １．ＬＡＮインタフェース ＬＡＮインタェースコントローラ コントローライニシャライズ をイニシャライズ ２．ＬＡＮインタフェース ＬＡＮインタェースコントローラ コントローラコマンド及び状態 １８を制御するためにビットを与 える ３．ＬＡＮ送信キュー 送信待ちのデータパケットを含む メモリ内のページへのポインタを 記憶 ４．ＬＡＮ受信キュー 受け取られたデータパケットを含 んだメモリ内のページへのポイン タを記憶 ５．フリーメモリスタック メモリ内のフリーページへのポイ ンタを記憶 ６．ＤＭＡ送信及び受信 端末装置サーバメモリ１４へのデ イネイブル及び状態 ータを受信し且つ送信するＤＭＡ エンジン４２を供給し（arm)、状 態を報告 スロット移動オペレーションのためのＣＳＲｓ １．スロット移動カウンタ スロット移動オペーションで移動 するバイト数を記憶 ２．スロット移動目的地ＨＩ スロット移動オペレーションで移 動して向かうメモリ内のページを 記憶 ３．スロット移動目的地ＬＯ 移動して向かうページ内のオフセ メモリ ットメモリロケーションを記憶 ４．スロットソースＨＩ 移動させるためのメモリ内のペー ジを記憶 ５．スロットソースＬＯ 移動させるためのページ内のオフ セットメモリロケーションを記憶 メモリ・端末装置間のデータ送信を制御するＣＳＲｓ １．フロー制御ＣＳＲ シリアルデータ送信及び受信のた めにシルリアルポートをイネイブ ル／ディスエイブル ２．ユニバーサル非同期 受信機／送信機（ＵＡＲＴ） 端末装置サーバ１０から所定端末 装置へのシリアル送信のためにバ ンドレート及びループバックモー ドを制御 ３．受信ＦＩＦＯ ＵＡＲＴから受け取った文字を １０２４バイトＦＩＦＯに記憶 ４．低受信カウント 文字カウントの低オーダバイトを 受信ＦＩＦＯ内に記憶 ５．高受信カウント 文字カウントの２つの最上位ビッ トを受信ＦＩＦＯ内に記憶 ６．送信ＦＩＦＯ ＵＡＲＴに送信されるのを待って いる文字を１０２４バイト ＦＩＦＯ内に記憶 ７．低送信カウント 文字カウントの低オーダバイトを 送信ＦＩＦＯ内に記憶 ８．高送信カウント 文字カウントの２つの最上位ビッ トを送信ＦＩＦＯ内に記憶 図４はまた、メモリ１４の残りのページのアロケーショ
ンを示す。メモリ１４のページ１の５２は、ＬＡＮ受信
キューを記憶するために使用される。ＬＡＮ受信キュー
は、受信されたデータパケットへのポインタを記憶する
線型リストである。メモリのページ２の５４は、ＬＡＮ
送信キューを記憶する。ＣＰＵ１２は、送信キューＣＳ
Ｒ及び受信キューＣＳＲに対して読み出し及び書き込む
を行うが、メモリのページ１及び２は、送信キュー及び
受信キューポインタのための実際の記憶ロケーションを
表す。ページ３から１９１を含むメモリブロック５６
は、ＬＡＮから受け取られたデータパケットの受信及び
検索のために自由にアクセスされることができる。ペー
ジ１９２から２５５を含むメモリブロック５８は、シリ
アルライン入力／出力ＦＩＦＯ４４ａ〜４４ｎを通じて
個々の端末装置から受け取られたデータを、記憶し、検
索するために使用される。
【００２０】データ移動モジュール２０は、メモリ１４
からの読み出し及び書き込みに対して３００ナノ秒（ｎ
ｓ）で動作する。端末装置サーバ１０は更に、８メモリ
サイクルからなる２４００ｎｓ時間上で動作する。ＣＰ
Ｕ１２は以下のプライオリティ設計にしたがって、透過
ライトフリー（wait-free)アクセス形態でメモリ１４を
アドレス指定する。（１）ＣＰＵ１２がまず初めにプラ
イオリティを有する（２）ＬＡＮ送信及び受信エンジン
が２番目に有する（３）シリアルラインＦＩＦＯ４４ａ
〜４４ｎが３番目に有する（４）スロット移動器３８が
最後に有する。故に、大きなバンド幅がデータ移動モジ
ュール２０のために与えられ、データバス３２の制御と
アドレスバス３４がＣＰＵ１２に返る前にメモリ１４を
アクセスする。
からの読み出し及び書き込みに対して３００ナノ秒（ｎ
ｓ）で動作する。端末装置サーバ１０は更に、８メモリ
サイクルからなる２４００ｎｓ時間上で動作する。ＣＰ
Ｕ１２は以下のプライオリティ設計にしたがって、透過
ライトフリー（wait-free)アクセス形態でメモリ１４を
アドレス指定する。（１）ＣＰＵ１２がまず初めにプラ
イオリティを有する（２）ＬＡＮ送信及び受信エンジン
が２番目に有する（３）シリアルラインＦＩＦＯ４４ａ
〜４４ｎが３番目に有する（４）スロット移動器３８が
最後に有する。故に、大きなバンド幅がデータ移動モジ
ュール２０のために与えられ、データバス３２の制御と
アドレスバス３４がＣＰＵ１２に返る前にメモリ１４を
アクセスする。
【００２１】ＤＭＡ送信及び受信エンジン４２は受信及
び送信オペレーション両方のため、ＬＡＮイントフェー
スコントローラ１８とメモリ１４間でのデータの直接メ
モリアクセス送信を実行する。図５は、ＬＡＮからデー
タパケットを受取り、その後そのデータをメモリ１４内
に配置するためのオペレーション列を示す。ＣＰＵ１２
は、「ＤＭＡ」受信エンジン４２を「供給する」ことに
より、データパケット受信を可能にさせる。図６に示さ
れているように、ＣＰＵ１２は、まず、ＤＭＡ送信及び
受信ＣＳＲ３５ａに対するデータフィールド内の第２ビ
ット位置に「供給」ビット６０をセットするコマンド信
号を主張することにより、ＤＭＡ受信エンジン４２を供
給する。ＣＰＵ１２はその後、ＬＡＮインタフェースコ
ントローラＣＳＲのデータフィールド内にビットをセッ
トするコマンド信号を主張し、当業者には明かであろう
適当なデータチャネルを特定する。
び送信オペレーション両方のため、ＬＡＮイントフェー
スコントローラ１８とメモリ１４間でのデータの直接メ
モリアクセス送信を実行する。図５は、ＬＡＮからデー
タパケットを受取り、その後そのデータをメモリ１４内
に配置するためのオペレーション列を示す。ＣＰＵ１２
は、「ＤＭＡ」受信エンジン４２を「供給する」ことに
より、データパケット受信を可能にさせる。図６に示さ
れているように、ＣＰＵ１２は、まず、ＤＭＡ送信及び
受信ＣＳＲ３５ａに対するデータフィールド内の第２ビ
ット位置に「供給」ビット６０をセットするコマンド信
号を主張することにより、ＤＭＡ受信エンジン４２を供
給する。ＣＰＵ１２はその後、ＬＡＮインタフェースコ
ントローラＣＳＲのデータフィールド内にビットをセッ
トするコマンド信号を主張し、当業者には明かであろう
適当なデータチャネルを特定する。
【００２２】ＬＡＮ受信エンジン４２が供給されると、
その受信エンジン４２は、すぐさまそのポインタを、フ
リーメモリスタックＣＳＲから得た次に利用可能なフリ
ーメモリページにポップする。ＬＡＮインタフェースコ
ントローラ１８はその後、直接メモリアクセス（ＤＭ
Ａ）リクエスト制御信号を主張し、その結果、ＬＡＮイ
ンタフェースコントローラ状態ＣＳＲ（表１）のデータ
フィールド内に所定ビットがセットされる。ＤＭＡ受信
エンジン４２は、フリーメモリスタックＣＳＲ（図１参
照）からかつてポップされたフリーメモリページに対応
するポインタを使用し、ＬＡＮインタフェースコントロ
ーラ１８からそのページへ、それらのパケットを直接移
動させる。
その受信エンジン４２は、すぐさまそのポインタを、フ
リーメモリスタックＣＳＲから得た次に利用可能なフリ
ーメモリページにポップする。ＬＡＮインタフェースコ
ントローラ１８はその後、直接メモリアクセス（ＤＭ
Ａ）リクエスト制御信号を主張し、その結果、ＬＡＮイ
ンタフェースコントローラ状態ＣＳＲ（表１）のデータ
フィールド内に所定ビットがセットされる。ＤＭＡ受信
エンジン４２は、フリーメモリスタックＣＳＲ（図１参
照）からかつてポップされたフリーメモリページに対応
するポインタを使用し、ＬＡＮインタフェースコントロ
ーラ１８からそのページへ、それらのパケットを直接移
動させる。
【００２３】図５はまた、受信列を示しており、ここで
は、受信予定のデーザパケットサイズが２５５バイトを
超過する。受信エンジン４２は、次に続く利用可能なメ
モリページのアドレスをフリーメモリスタックＣＳＲ
（表１）からポップすることにより、メモリの他のフリ
ーページをスタックからアロケートする。受信エンジン
４２はその後、図３に示された現在のページの最後のロ
ケーション（２５５）内の次に続くページの中にポイン
タを配置する。受信エンジン４２は新しいページへデー
タを送信し続ける。フリーページがフリーメモリスタッ
ク上に残っていない場合には、受信エンジン４２はパケ
ットの最後のページにそのロケーションを書き込む。
は、受信予定のデーザパケットサイズが２５５バイトを
超過する。受信エンジン４２は、次に続く利用可能なメ
モリページのアドレスをフリーメモリスタックＣＳＲ
（表１）からポップすることにより、メモリの他のフリ
ーページをスタックからアロケートする。受信エンジン
４２はその後、図３に示された現在のページの最後のロ
ケーション（２５５）内の次に続くページの中にポイン
タを配置する。受信エンジン４２は新しいページへデー
タを送信し続ける。フリーページがフリーメモリスタッ
ク上に残っていない場合には、受信エンジン４２はパケ
ットの最後のページにそのロケーションを書き込む。
【００２４】図５及び図６に示されているように、ＣＰ
Ｕ１２は、パケットを受信している間は、その受信エン
ジン４２を供給しない。ＣＰＵ１２は、ＤＭＡ送信及び
受信ＣＳＲ３５ａ内の「供給」ビットをクリアするコマ
ンド信号を主張することによって、そのＬＡＮ受信エン
ジン４２を供給しない。ＤＭＡ受信エンジン４２は、Ｄ
ＭＡ受信エンジン４２が供給されなくなる前に受け取ら
れたパケットの、最後のページのロケーション２５５内
に、異なるメッセージを書き込む。
Ｕ１２は、パケットを受信している間は、その受信エン
ジン４２を供給しない。ＣＰＵ１２は、ＤＭＡ送信及び
受信ＣＳＲ３５ａ内の「供給」ビットをクリアするコマ
ンド信号を主張することによって、そのＬＡＮ受信エン
ジン４２を供給しない。ＤＭＡ受信エンジン４２は、Ｄ
ＭＡ受信エンジン４２が供給されなくなる前に受け取ら
れたパケットの、最後のページのロケーション２５５内
に、異なるメッセージを書き込む。
【００２５】パケットの受信が完了すると、ＬＡＮイン
タフェースコントローラ１８は、完全なメッセージをメ
モリに書き込み、そしてＣＰＵ１２に対して割り込み信
号を主張する。データの受信が完了した場合、ＤＭＡ受
信エンジン４２は、ＬＡＮインタフェースコントローラ
状態ＣＳＲ（表１）を読み出し、そしてデータパケット
バッファ内の最後のページのロケーション２５５中にコ
ードを書き込む。ＤＭＡ受信エンジン４２はその後、Ｌ
ＡＮインタフェース割り込みをクリアする。ＤＭＡ受信
エンジン４２によって書き込まれたそのメッセージは、
以下の状態に対応する。（１）データ受信ＯＫ。（２）
パケットを受け取る間に供給ビットはクリアされた。
（３）メモリをアロケートすることができない。あるい
は（５）受信エラーが検出された。
タフェースコントローラ１８は、完全なメッセージをメ
モリに書き込み、そしてＣＰＵ１２に対して割り込み信
号を主張する。データの受信が完了した場合、ＤＭＡ受
信エンジン４２は、ＬＡＮインタフェースコントローラ
状態ＣＳＲ（表１）を読み出し、そしてデータパケット
バッファ内の最後のページのロケーション２５５中にコ
ードを書き込む。ＤＭＡ受信エンジン４２はその後、Ｌ
ＡＮインタフェース割り込みをクリアする。ＤＭＡ受信
エンジン４２によって書き込まれたそのメッセージは、
以下の状態に対応する。（１）データ受信ＯＫ。（２）
パケットを受け取る間に供給ビットはクリアされた。
（３）メモリをアロケートすることができない。あるい
は（５）受信エラーが検出された。
【００２６】ＤＭＡ受信エンジン４２はその後、受信キ
ューＣＳＲ（表１）内のデータパケットのロケーション
の最後の第１ページのアドレスへポインタを配置する。
ＣＰＵ１２は、受信キューＣＳＲを読み出すことによっ
てその受信キューポインタをアクセスする。一旦ＣＰＵ
１２がそのポインタを読み出すと、それはキューから移
される。ＣＰＵ１２は、リンクされたリストメモリ構造
を用いて、上で記述された全てのメモリページへアクセ
スする。上に述べたように、データパケットを含むバッ
ファ内の最後のページの最後のメモリロケーションは、
ＤＭＡ受信エンジン４２によって与えられた状態情報を
含む。ＣＰＵ１２はこのロケーションを処理し、その
後、以下に述べた所定シリアルラインコントローラ４４
ａ〜４４ｎに向けて、メモリ１４内で受信されたデータ
パケットを向け直す。所定のメモリブロックに対する処
理が完了した場合、ＣＰＵ１２は、フリーメモリスタッ
クにポインタを書き込むことにより、フリーメモリスタ
ック上にそれは配置しなおす。
ューＣＳＲ（表１）内のデータパケットのロケーション
の最後の第１ページのアドレスへポインタを配置する。
ＣＰＵ１２は、受信キューＣＳＲを読み出すことによっ
てその受信キューポインタをアクセスする。一旦ＣＰＵ
１２がそのポインタを読み出すと、それはキューから移
される。ＣＰＵ１２は、リンクされたリストメモリ構造
を用いて、上で記述された全てのメモリページへアクセ
スする。上に述べたように、データパケットを含むバッ
ファ内の最後のページの最後のメモリロケーションは、
ＤＭＡ受信エンジン４２によって与えられた状態情報を
含む。ＣＰＵ１２はこのロケーションを処理し、その
後、以下に述べた所定シリアルラインコントローラ４４
ａ〜４４ｎに向けて、メモリ１４内で受信されたデータ
パケットを向け直す。所定のメモリブロックに対する処
理が完了した場合、ＣＰＵ１２は、フリーメモリスタッ
クにポインタを書き込むことにより、フリーメモリスタ
ック上にそれは配置しなおす。
【００２７】図５はまた、ＤＭＡ受信エンジン４２が初
めに供給され、フリーメモリがもはや利用可能ではない
という状態を示している。フリーメモリスタックＣＳＲ
内のフリーメモリが利用可能ではない場合、ＤＭＡ受信
エンジン４２はコマンド信号を主張し、ＤＭＡ送信及び
受信ＣＳＲに対するデータフィールド内の「メモリ無
し」ビット位置にビットをセットする。この情報を受け
取ると、ＣＰＵ１２に割り込みがかけられる。ＣＰＵ１
２は、メモリ無しビットを確かめ（poll) 、割り込みの
原因を判断し、その後適切な行動をとる。
めに供給され、フリーメモリがもはや利用可能ではない
という状態を示している。フリーメモリスタックＣＳＲ
内のフリーメモリが利用可能ではない場合、ＤＭＡ受信
エンジン４２はコマンド信号を主張し、ＤＭＡ送信及び
受信ＣＳＲに対するデータフィールド内の「メモリ無
し」ビット位置にビットをセットする。この情報を受け
取ると、ＣＰＵ１２に割り込みがかけられる。ＣＰＵ１
２は、メモリ無しビットを確かめ（poll) 、割り込みの
原因を判断し、その後適切な行動をとる。
【００２８】データは端末装置サーバ１０から図７に示
されたオペレーション列内のＬＡＮに送信される。ＣＰ
Ｕ１２は送信キュー上のパケットの第１ページにポイン
タを配置することにより、送信オペレーションを開始す
る。ＣＰＵ１２はまた、コマンド信号を主張して、ＤＭ
Ａ送信及び受信ＣＳＲ３５ａのデータフィールド内に所
定ビットをセットし、エンジン４２を「供給」する。Ｃ
ＰＵ１２はその後、前のページの最後のロケーション
（ロケーション２５５）にあるその後のページへのポイ
ンタを用いて、リンクされたページリスト中にそのデー
タが送信されるよう準備する。次にＤＭＡ送信エンジン
４２は、送信キューＣＳＲ３６の内容を読み出す。ＤＭ
Ａ送信エンジン４２はその後、コマンド信号を発生し、
ＬＡＮインタフェース制御ＣＳＲ（表１）に送信コマン
ドメッセージを書き込むことにより、ＬＡＮ制御インタ
フェースコントローラ１８に対する送信を要求する。デ
ータ送信要求を受け取ると、ＬＡＮインタフェースコン
トローラ１８は、ＬＡＮインタフェース制御ＣＳＲ（表
１）のデータフィールド内に所定ビットをセットするこ
とにより、直接メモリアクセス要求を主張する。
されたオペレーション列内のＬＡＮに送信される。ＣＰ
Ｕ１２は送信キュー上のパケットの第１ページにポイン
タを配置することにより、送信オペレーションを開始す
る。ＣＰＵ１２はまた、コマンド信号を主張して、ＤＭ
Ａ送信及び受信ＣＳＲ３５ａのデータフィールド内に所
定ビットをセットし、エンジン４２を「供給」する。Ｃ
ＰＵ１２はその後、前のページの最後のロケーション
（ロケーション２５５）にあるその後のページへのポイ
ンタを用いて、リンクされたページリスト中にそのデー
タが送信されるよう準備する。次にＤＭＡ送信エンジン
４２は、送信キューＣＳＲ３６の内容を読み出す。ＤＭ
Ａ送信エンジン４２はその後、コマンド信号を発生し、
ＬＡＮインタフェース制御ＣＳＲ（表１）に送信コマン
ドメッセージを書き込むことにより、ＬＡＮ制御インタ
フェースコントローラ１８に対する送信を要求する。デ
ータ送信要求を受け取ると、ＬＡＮインタフェースコン
トローラ１８は、ＬＡＮインタフェース制御ＣＳＲ（表
１）のデータフィールド内に所定ビットをセットするこ
とにより、直接メモリアクセス要求を主張する。
【００２９】ＤＭＡ送信エンジン４２はその後、送信キ
ューを通じて配列し、送信キューＣＳＲ内にリストされ
た全てのパケットを自動的に送信する。ＬＡＮインタフ
ェースコントローラ１８に送信されたデータパケットが
１ページを超過した場合、ＬＡＮ送信エンジン４２は、
送信キューＣＳＲから得たメモリ１４内のデータパケッ
トの次に続くページのロケーションに対するポインタを
検索する。次に続くページのアドレスが選択されると、
次に続くページはメモリ１４からＬＡＮインタフェース
コントローラ１８へ移動される。ＬＡＮインタフェース
コントローラ１８は、データパケットの送信が完了する
と、割り込みコマンド信号をＤＭＡ送信エンジン４２に
与える。更にＬＡＮインタフェースコントローラ１８
は、ＬＡＮインタフェースコントローラ内の所定ビット
に対してコマンド信号を主張する。ＬＡＮ送信エンジン
４２はその後、ＬＡＮインタフェースコントローラＣＳ
Ｒの内容を確かめる。普通の送信が起きた場合には、Ｄ
ＭＡ送信エンジン４２は、バッファの最後のページの最
後のバイト内の現在のその状態を書き込み、そして割り
込みをクリアする。
ューを通じて配列し、送信キューＣＳＲ内にリストされ
た全てのパケットを自動的に送信する。ＬＡＮインタフ
ェースコントローラ１８に送信されたデータパケットが
１ページを超過した場合、ＬＡＮ送信エンジン４２は、
送信キューＣＳＲから得たメモリ１４内のデータパケッ
トの次に続くページのロケーションに対するポインタを
検索する。次に続くページのアドレスが選択されると、
次に続くページはメモリ１４からＬＡＮインタフェース
コントローラ１８へ移動される。ＬＡＮインタフェース
コントローラ１８は、データパケットの送信が完了する
と、割り込みコマンド信号をＤＭＡ送信エンジン４２に
与える。更にＬＡＮインタフェースコントローラ１８
は、ＬＡＮインタフェースコントローラ内の所定ビット
に対してコマンド信号を主張する。ＬＡＮ送信エンジン
４２はその後、ＬＡＮインタフェースコントローラＣＳ
Ｒの内容を確かめる。普通の送信が起きた場合には、Ｄ
ＭＡ送信エンジン４２は、バッファの最後のページの最
後のバイト内の現在のその状態を書き込み、そして割り
込みをクリアする。
【００３０】しかしながら、ＬＡＮインタフェースコン
トローラＣＳＲの内容が、ＬＡＮインタフェースコント
ローラ１８に対する送信が成功しなかったことを示した
場合には、ＤＭＡ送信エンジン４２は、データパケット
の衝突が発生したかどうかを判断する。もし衝突が発生
していた場合には、ＤＭＡ送信エンジン４２は、そのデ
ータパケットの第１ページに対応するアドレスに対して
配列する。ＤＭＡ送信エンジン４２はまた、所定ビット
をＬＡＮインタフェースコントローラＣＳＲ内の所定ビ
ットをセットすることにより、ＬＡＮインタフェースコ
ントローラ１８に対して送信コマンド信号を与える。デ
ータはその後、上で記述されたようにＬＡＮインタフェ
ースコントローラ１８に対して与えられる。
トローラＣＳＲの内容が、ＬＡＮインタフェースコント
ローラ１８に対する送信が成功しなかったことを示した
場合には、ＤＭＡ送信エンジン４２は、データパケット
の衝突が発生したかどうかを判断する。もし衝突が発生
していた場合には、ＤＭＡ送信エンジン４２は、そのデ
ータパケットの第１ページに対応するアドレスに対して
配列する。ＤＭＡ送信エンジン４２はまた、所定ビット
をＬＡＮインタフェースコントローラＣＳＲ内の所定ビ
ットをセットすることにより、ＬＡＮインタフェースコ
ントローラ１８に対して送信コマンド信号を与える。デ
ータはその後、上で記述されたようにＬＡＮインタフェ
ースコントローラ１８に対して与えられる。
【００３１】もし送信故障が発生していた場合には、Ｄ
ＭＡ送信エンジンはコマンド信号を主張して、ＣＰＵ１
２の制御に割り込みをかける。ＣＰＵ１２はその後、Ｌ
ＡＮインタフェースによって主張されたその割り込み信
号を了知する。図８は、複数のシリアルラインコントロ
ーラ４４ａ〜４４ｎ中の１つに対するブロック図であ
る。シリアルラインコントローラ４４ａは、当業者には
知られているであろうユニバーサル非同期受信及び送信
（ＵＡＲＴ）機能を与える。例えば、ＣＰＵ１２はコマ
ンド信号を与え、ＵＡＥＴ ＣＳＲデータフィールド
（表１で述べたような）内の適切なビット位置をセット
し、他のパラメータと同様にその送信速度を制御する。
更に、ＣＰＵ１２は、ＵＡＲＴ ＣＳＲ内所定ビット位
置を確かめ、エラーを形成するデータを検出し、そして
当業者によく知られているシリアルラインコントローラ
４４ａによって他の状態信号を与える。
ＭＡ送信エンジンはコマンド信号を主張して、ＣＰＵ１
２の制御に割り込みをかける。ＣＰＵ１２はその後、Ｌ
ＡＮインタフェースによって主張されたその割り込み信
号を了知する。図８は、複数のシリアルラインコントロ
ーラ４４ａ〜４４ｎ中の１つに対するブロック図であ
る。シリアルラインコントローラ４４ａは、当業者には
知られているであろうユニバーサル非同期受信及び送信
（ＵＡＲＴ）機能を与える。例えば、ＣＰＵ１２はコマ
ンド信号を与え、ＵＡＥＴ ＣＳＲデータフィールド
（表１で述べたような）内の適切なビット位置をセット
し、他のパラメータと同様にその送信速度を制御する。
更に、ＣＰＵ１２は、ＵＡＲＴ ＣＳＲ内所定ビット位
置を確かめ、エラーを形成するデータを検出し、そして
当業者によく知られているシリアルラインコントローラ
４４ａによって他の状態信号を与える。
【００３２】シリアルラインコントローラ４４ａは、先
入れ先出し型（ＦＩＦＯ）送信シリアルライン移動器６
２及び受信ＦＩＦＯを含む。送信シリアルライン移動器
６２は、シリアルラインインサータ６８に対して非同期
データ文字を与え、その後、ライン４０ａを通じて端末
装置３６ａにデータを与える。同様にして、端末装置３
６ａから与えられたデータは、ライン３８ａ上でシリア
ルライン送信検出器７０によって受け取られる。この検
出器７０はその後、受信ＦＩＦＯ６６に対してデータ文
字を与える。更に、この検出器７０は、端末装置１６ａ
によってデータ送信要求のため、ライン３８ａ上に与え
られた送信ＯＮ（「ＸＯＮ」）あるいは送信ＯＦＦ
（「ＯＦＦ」）信号のいづれかを感知する。同様に、イ
ンサータ６８は、データ送信要求を端末装置に対してラ
イン４０ａを通じて与える。
入れ先出し型（ＦＩＦＯ）送信シリアルライン移動器６
２及び受信ＦＩＦＯを含む。送信シリアルライン移動器
６２は、シリアルラインインサータ６８に対して非同期
データ文字を与え、その後、ライン４０ａを通じて端末
装置３６ａにデータを与える。同様にして、端末装置３
６ａから与えられたデータは、ライン３８ａ上でシリア
ルライン送信検出器７０によって受け取られる。この検
出器７０はその後、受信ＦＩＦＯ６６に対してデータ文
字を与える。更に、この検出器７０は、端末装置１６ａ
によってデータ送信要求のため、ライン３８ａ上に与え
られた送信ＯＮ（「ＸＯＮ」）あるいは送信ＯＦＦ
（「ＯＦＦ」）信号のいづれかを感知する。同様に、イ
ンサータ６８は、データ送信要求を端末装置に対してラ
イン４０ａを通じて与える。
【００３３】図８はまた、単一のシリアルラインコント
ローラ４４ａに対して与えられたフロー制御ＣＳＲ３５
ｂを示す。端末装置サーバ１０に接続された残りの端末
装置３６ｂ〜３６ｎに対応する残りのシリアルラインコ
ントローラ４４ｂ〜４４ｎは、これと同じ方法を正確に
実行する。端末装置３６ａから受け取られた送信ＯＮ
（「ＸＯＮ」）あるいは送信ＯＦＦ（「ＸＯＦＦ」）信
号のいづれかを、シリアルラインコントローラ４４ａに
よって処理することができるようにする方法も、図８、
９及び１０に示されている。シリアルラインコントロー
ラ４４ａから端末装置３６ａへの送信を達成するため、
ＣＰＵ１２はコマンド信号を主張し、フロー制御ＣＳＲ
３５ｂの第１ビット位置７２にビットをセットする。そ
の後、端末装置３６ａからＸＯＮコマンド信号を受信す
ると、フロー制御ＣＳＲ３５ｂの第３のビット位置にビ
ットがセットされ、送信シリアルライン移動器６２は、
ライン４０ａを通じて端末装置３６ａに対してデータ文
字を送ることができる。図１０に示されたように、ＣＰ
Ｕ１２は、コマンド信号を主張してフロー制御ＣＳＲ３
５ｂのビット位置７４をセットし、シリアライン移動器
６２に送信を開始するよう命令することもできる。
ローラ４４ａに対して与えられたフロー制御ＣＳＲ３５
ｂを示す。端末装置サーバ１０に接続された残りの端末
装置３６ｂ〜３６ｎに対応する残りのシリアルラインコ
ントローラ４４ｂ〜４４ｎは、これと同じ方法を正確に
実行する。端末装置３６ａから受け取られた送信ＯＮ
（「ＸＯＮ」）あるいは送信ＯＦＦ（「ＸＯＦＦ」）信
号のいづれかを、シリアルラインコントローラ４４ａに
よって処理することができるようにする方法も、図８、
９及び１０に示されている。シリアルラインコントロー
ラ４４ａから端末装置３６ａへの送信を達成するため、
ＣＰＵ１２はコマンド信号を主張し、フロー制御ＣＳＲ
３５ｂの第１ビット位置７２にビットをセットする。そ
の後、端末装置３６ａからＸＯＮコマンド信号を受信す
ると、フロー制御ＣＳＲ３５ｂの第３のビット位置にビ
ットがセットされ、送信シリアルライン移動器６２は、
ライン４０ａを通じて端末装置３６ａに対してデータ文
字を送ることができる。図１０に示されたように、ＣＰ
Ｕ１２は、コマンド信号を主張してフロー制御ＣＳＲ３
５ｂのビット位置７４をセットし、シリアライン移動器
６２に送信を開始するよう命令することもできる。
【００３４】一方、端末装置３６ａがＸＯＦＦ信号を送
った場合には、シリアルライン移動器６２から端末装置
３６ａへのデータ送信は中止される。同様に、ＣＰＵ１
２は、コマンド信号を主張してビット位置７４をクリア
し、データ送信を終了させることもできる。端末装置に
対する端末装置サーバの方向が可能とされ、そしてシリ
アルラインコントローラ４４ａが端末装置からＸＯＦＦ
信号を同時に受けることが可能とされた場合には、文字
出力は、（１）ＸＯＮ信号が受け取られるか、あるいは
（２）ＣＰＵ１２がフロー制御状態を変える、かのどち
らかまで中止される。
った場合には、シリアルライン移動器６２から端末装置
３６ａへのデータ送信は中止される。同様に、ＣＰＵ１
２は、コマンド信号を主張してビット位置７４をクリア
し、データ送信を終了させることもできる。端末装置に
対する端末装置サーバの方向が可能とされ、そしてシリ
アルラインコントローラ４４ａが端末装置からＸＯＦＦ
信号を同時に受けることが可能とされた場合には、文字
出力は、（１）ＸＯＮ信号が受け取られるか、あるいは
（２）ＣＰＵ１２がフロー制御状態を変える、かのどち
らかまで中止される。
【００３５】図１１及び１２は、端末装置３６ａから受
信ＦＩＦＯ６６に対するデータ移動を示す。ＣＰＵ１２
はコマンド信号を主張し、フロー制御ＣＳＲ３５ｂ内の
受信イネイブルビット位置７６に対応するビットをセッ
トする。受信ＦＩＦＯ６６はその後、端末装置３６ａか
らのライン３８ａを通じてデータ文字を受ける。受け取
られたデータ量が、受信ＦＩＦＯ６６内のロケーション
数（例えばより好ましい実施例では８９６バイト）に対
応する第１「ハイウオータ（high water) 」マーク８０
を超過した場合には、このシリアルラインコントローラ
４４ａは、第１コマンド「ＸＯＦＦ」信号を端末装置３
６ａに対して発生する。受け取られたデータ量が、第２
「ハイウオータ」マーク８２を超過した場合には、この
シリアルラインコントローラ４４ａは、データで充たさ
れた受信ＦＩＦＯ６６内のロケーション数（例えば９６
０バイト）に対応する第２コマンド「ＸＯＦＦ」信号を
端末装置３６ａに対して発生する。
信ＦＩＦＯ６６に対するデータ移動を示す。ＣＰＵ１２
はコマンド信号を主張し、フロー制御ＣＳＲ３５ｂ内の
受信イネイブルビット位置７６に対応するビットをセッ
トする。受信ＦＩＦＯ６６はその後、端末装置３６ａか
らのライン３８ａを通じてデータ文字を受ける。受け取
られたデータ量が、受信ＦＩＦＯ６６内のロケーション
数（例えばより好ましい実施例では８９６バイト）に対
応する第１「ハイウオータ（high water) 」マーク８０
を超過した場合には、このシリアルラインコントローラ
４４ａは、第１コマンド「ＸＯＦＦ」信号を端末装置３
６ａに対して発生する。受け取られたデータ量が、第２
「ハイウオータ」マーク８２を超過した場合には、この
シリアルラインコントローラ４４ａは、データで充たさ
れた受信ＦＩＦＯ６６内のロケーション数（例えば９６
０バイト）に対応する第２コマンド「ＸＯＦＦ」信号を
端末装置３６ａに対して発生する。
【００３６】ＣＰＵ１２はその後コマンド信号を主張
し、フロー制御ＣＳＲ３５ｂ内の端末装置ＸＯＦＦビッ
ト位置７８に対応するビットをセットする。端末装置Ｘ
ＯＦＦ信号が受け取られた時、この端末装置３６ａは受
信ＦＩＦＯ６６に対するデータ送信を終了する。ＣＰＵ
１２はその後、コマンド信号を主張することによって受
信ＦＩＦＯ６６内のメモリ１４に対するデータを検出
し、以下に述べるよなスロット移動オペレーションを実
行する。ＣＰＵ１２はその後、コマンド信号を与えて端
末ＸＯＦＦビットをクリアしなければならない。このコ
マンド信号によりシリアルラインインサータ６８は、デ
ータ送信要求信号をライン４０ａを通じて端末装置３６
ａに与え、端末装置３６ａによる再送信を許可する。
し、フロー制御ＣＳＲ３５ｂ内の端末装置ＸＯＦＦビッ
ト位置７８に対応するビットをセットする。端末装置Ｘ
ＯＦＦ信号が受け取られた時、この端末装置３６ａは受
信ＦＩＦＯ６６に対するデータ送信を終了する。ＣＰＵ
１２はその後、コマンド信号を主張することによって受
信ＦＩＦＯ６６内のメモリ１４に対するデータを検出
し、以下に述べるよなスロット移動オペレーションを実
行する。ＣＰＵ１２はその後、コマンド信号を与えて端
末ＸＯＦＦビットをクリアしなければならない。このコ
マンド信号によりシリアルラインインサータ６８は、デ
ータ送信要求信号をライン４０ａを通じて端末装置３６
ａに与え、端末装置３６ａによる再送信を許可する。
【００３７】図１に戻れば、スロット移動器３８は当業
者が理解されているであろうように、あるメモリブロッ
クから他のメモリブロックへ、あるいはＣＳＲへ及びＣ
ＳＲから、データを移動させるため、データブロックを
急速に移動させる。例えば、スロット移動器アプリケー
ションは、スロットデータをシリアルラインＦＩＦＯの
中及び外へ移動させること、ロード及び非ロード動作、
送信及び受信バッファあるいは、ＬＡＮコントローラ１
８の形成を含む。より好ましい実施例では、スロット移
動器３８は、メモリの単一ページへ及びからの送信を制
限されている。
者が理解されているであろうように、あるメモリブロッ
クから他のメモリブロックへ、あるいはＣＳＲへ及びＣ
ＳＲから、データを移動させるため、データブロックを
急速に移動させる。例えば、スロット移動器アプリケー
ションは、スロットデータをシリアルラインＦＩＦＯの
中及び外へ移動させること、ロード及び非ロード動作、
送信及び受信バッファあるいは、ＬＡＮコントローラ１
８の形成を含む。より好ましい実施例では、スロット移
動器３８は、メモリの単一ページへ及びからの送信を制
限されている。
【００３８】データのスロット移動を実行するため、Ｃ
ＰＵ１２は、ソースアドレス、目的地アドレス及び、移
動されるべき多数のバイトに対応した適切なコマンド信
号を発生する。特に、ＣＰＵ１２は、コマンド信号を与
えてスロット移動目的地ＨＩ及びＬＯ ＣＳＲ内の所定
ビットをセットすることにより、適切な目的地ページ及
びページ内のロケーションを特定する。同様に、所望の
ソースページ及びページ内のロケーションは、、ＣＰＵ
１２によってスロットソースＨＩ及びＬＯ ＣＳＲで特
定される。ＣＰＵ１２はこのようなデータを、表１に示
されたようなスロット移動ＣＳＲに書き込む。ソース及
び目的地ＣＳＲはブロックの移動のためのページ番号を
与える。
ＰＵ１２は、ソースアドレス、目的地アドレス及び、移
動されるべき多数のバイトに対応した適切なコマンド信
号を発生する。特に、ＣＰＵ１２は、コマンド信号を与
えてスロット移動目的地ＨＩ及びＬＯ ＣＳＲ内の所定
ビットをセットすることにより、適切な目的地ページ及
びページ内のロケーションを特定する。同様に、所望の
ソースページ及びページ内のロケーションは、、ＣＰＵ
１２によってスロットソースＨＩ及びＬＯ ＣＳＲで特
定される。ＣＰＵ１２はこのようなデータを、表１に示
されたようなスロット移動ＣＳＲに書き込む。ソース及
び目的地ＣＳＲはブロックの移動のためのページ番号を
与える。
【００３９】このように、本明細書には、その実行が比
較的安価である端末装置サーバアーキテクチャが記述さ
れている。この端末装置サーバアーキテクチャは、直接
データ移動のマイクロプロセッサを取り除き、代わりに
ＣＰＵがデータに対してポインタを操作し、実際のデー
タ移動を実行する支持ロジックを指示する。
較的安価である端末装置サーバアーキテクチャが記述さ
れている。この端末装置サーバアーキテクチャは、直接
データ移動のマイクロプロセッサを取り除き、代わりに
ＣＰＵがデータに対してポインタを操作し、実際のデー
タ移動を実行する支持ロジックを指示する。
【図１】図１は、本願発明のアーキテクチャを実行する
端末装置サーバデバイスのブロック図である。
端末装置サーバデバイスのブロック図である。
【図２】図２は、図１の端末装置サーバアーキテクチャ
のメモリ構造図である。
のメモリ構造図である。
【図３】図３は、図１の端末装置サーバアーキテクチャ
のメモリ構造図である。
のメモリ構造図である。
【図４】図４は、図１のアーキテクチャの端末装置サー
バのメモリマップである。
バのメモリマップである。
【図５】図５は、ローカルエリアネットワーク（ＬＡ
Ｎ）インタフェースデバイスと端末装置サーバデバイス
メモリとの間のデータ送信の流れ図であり、データをＬ
ＡＮから受け取った場合を示している。
Ｎ）インタフェースデバイスと端末装置サーバデバイス
メモリとの間のデータ送信の流れ図であり、データをＬ
ＡＮから受け取った場合を示している。
【図６】図６は、ＬＡＮインタフェースコントローラ制
御状態レジスタのためのデータフィールドである。
御状態レジスタのためのデータフィールドである。
【図７】図７は、端末装置サーバデバイスメモリからＬ
ＡＮへのデータ送信を示す流れ図である。
ＡＮへのデータ送信を示す流れ図である。
【図８】図８は、直列ラインインタフェースと端末装置
サーバ及び個々の端末装置の制御モジュールとの間のデ
ータ移動を示す図である。
サーバ及び個々の端末装置の制御モジュールとの間のデ
ータ移動を示す図である。
【図９】図９は、端末装置サーバデバイスと端末装置間
のデータ送信の制御を示す図である。
のデータ送信の制御を示す図である。
【図１０】図１０は、端末装置サーバデバイスと端末装
置間のデータ送信の制御を示す図である。
置間のデータ送信の制御を示す図である。
【図１１】図１１は、端末装置サーバデバイスと端末装
置間のデータ送信の制御を示す図である。
置間のデータ送信の制御を示す図である。
【図１２】図１２は、端末装置サーバデバイスと端末装
置間のデータ送信の制御を示す図である。
置間のデータ送信の制御を示す図である。
１０ 端末装置サーバデバイス １２ マイクロコントローラ １４ ＲＡＭメモリ １６ ＲＡＭメモリ １８ ＬＡＮインタフェースコントローラ ２０ データ移動ハードウエアモジュール ２４ アドレスバス ３５ 制御レジスタ ３８ スロット移動器 ４０ メモリ管理部分 ４２ 送信及び受信エンジン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム エイ エイチ エンゲルス アメリカ合衆国 マサチューセッツ州 01469−0373 タウンセンド スミス ス トリート 24 (72)発明者 スティーヴン ディー メッツガー アメリカ合衆国 マサチューセッツ州 01532ランカスター ビーチ アベニュー 30 (56)参考文献 特開 平１−190065（ＪＰ，Ａ) 特開 平１−216649（ＪＰ，Ａ) 特開 昭62−174852（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 中央処理手段、前記中央処理手段とは実
質的に独立であって所定のデータ移動オペレーションを
実行するデータ移動手段、メモリ、及びシリアルインタ
フェース手段を有する端末サーバを用いて、ローカルエ
リアネットワーク（ＬＡＮ）から複数の端末装置の中の
所定の１つにデータを送る方法であって、前記シリアル
インタフェース手段は前記複数の端末装置の各々に接続
されており、前記ローカルエリアネットワーク（ＬＡ
Ｎ）は前記端末装置サーバに接続されており、前記方法
が、前記メモリ内の所定のロケーションを識別する第１
の制御信号を前記中央処理装置から発生する段階と、前
記第１の制御信号を前記データ移動手段に与える段階
と、前記データ移動手段から第２の制御信号を発生する
段階と、前記データを前記ＬＡＮから前記メモリ内の前
記所定のロケーションに移動させるために前記第２の制
御信号を前記メモリに与える段階と、前記データ移動手
段から第３の制御信号を発生する段階と、前記データを
前記所定のロケーションから前記シリアルインタフェー
ス手段に移動させるために前記第３の制御信号を前記メ
モリに与える段階と、前記データ移動手段から第４の制
御信号を発生する段階と、前記データを前記シリアルイ
ンタフェース手段から前記複数の端末装置の少なくとも
１つに移動させるために前記第４の制御信号を前記シリ
アルインタフェース手段に与える段階と、を備えること
を特徴とする方法。 - 【請求項２】 中央処理手段、前記中央処理手段とは実
質的に独立であって所定のデータ移動オペレーションを
実行するデータ移動手段、メモリ、及びシリアルインタ
フェース手段を有する端末サーバを用いて、複数の端末
装置の中の所定の１つからローカルエリアネットワーク
（ＬＡＮ）にデータを送る方法であって、前記シリアル
インタフェース手段は前記複数の端末装置の各々に接続
されており、前記ローカルエリアネットワーク（ＬＡ
Ｎ）は前記端末装置サーバに接続されており、前記方法
が、前記メモリ内の所定のロケーションを識別する第１
の制御信号を前記中央処理装置から発生する段階と、前
記第１の制御信号を前記データ移動手段に与える段階
と、前記データ移動手段から第２の制御信号を発生する
段階と、前記データを前記端末装置から前記シリアルイ
ンタフェース手段に移動させるために前記第２の制御信
号を前記シリアルインタフェース手段に与える段階と、
前記データ移動手段から第３の制御信号を発生する段階
と、前記データを前記シリアルインタフェース手段から
前記所定のロケーションに移動させるために前記第３の
制御信号を前記メモリに与える段階と、前記データ移動
手段から第４の制御信号を発生する段階と、前記データ
を前記メモリ内の前記所定のロケーションから前記ＬＡ
Ｎに移動させるために前記第４の制御信号を前記ＬＡＮ
および前記メモリに与える段階と、を備えることを特徴
とする方法。 - 【請求項３】 ローカルエリアネットワークと複数の端
末装置の所定の１つの間でデータを移動させる装置にお
いて、前記ローカルエリアネットワークと前記端末装置
の間で伝送されるデータを記憶するメモリ手段と、前記
メモリ手段の所定のロケーションを識別するコマンド信
号を与える中央処理手段と、前記中央処理手段、前記ロ
ーカルエリアネットワーク、および前記複数の端末装置
に接続されたデータ移動手段と、前記中央処理手段から
前記コマンド信号を受け取り且つ前記コマンド信号を記
憶するために複数のデータフィールドを備えた制御状態
レジスタ手段を有する前記データ移動手段と、前記制御
状態レジスタ手段の前記データフィールドの第１のデー
タフィールドに記憶された前記コマンド信号に応答し
て、前記ローカルエリアネットワークと前記メモリ手段
の間でデータを移動させるデータ伝送受信手段と、前記
制御状態レジスタ手段の前記データフィールドの第２の
データフィールドに記憶された前記コマンド信号に応答
して、前記メモリのリンクされたリスト内の前記データ
伝送から受け取ったデータを構成するメモリ管理手段
と、前記制御状態レジスタ手段の前記データフィールド
の第３のデータフィールドに記憶された前記コマンド信
号に応答して、データを前記メモリ手段から前記端末装
置へ移動させるシリアルラインインタフェース手段と、
前記制御状態レジスタ手段の前記データフィールドの第
４のデータフィールドに記憶された前記コマンド信号に
応答して、前記シリアルインタフェース手段と前記メモ
リ手段の間および前記データ伝送受信手段と前記ローカ
ルエリアネットワークの間でデータを移動させるスロッ
ト移動手段と、を備えることを特徴とする装置。 - 【請求項４】 請求項３記載の装置において、前記メモ
リ手段は、その各々が複数のメモリロケーションを備え
たページを備えており、各ページの最後のメモリロケー
ションは次に続くページへの第１のメモリロケーション
に対するポインタであり、前記ポインタの中の少なくと
も１つは前記データフィールドの少なくとも１つに記憶
されている装置。 - 【請求項５】 ローカルエリアネットワークと複数の端
末装置の中の所定の１つの間でデータを伝送する端末装
置サーバにおいて、前記ローカルエリアネットワークと
前記複数の端末装置の間で伝送されるデータを記憶する
ために前記ローカルエリアネットワークと前記複数の端
末装置に接続されたメモリ手段と、前記メモリ手段の所
定のロケーションを識別するコマンド信号を与える中央
処理手段と、前記中央プロセッサ手段と前記メモリ手段
に接続されたデータ移動手段と、を供え、前記データ移
動手段は、前記中央処理手段から前記コマンド信号を受
け取り且つ前記コマンド信号を記憶するための複数のデ
ータフィールドを備えた制御状態レジスタ手段と、前記
制御状態レジスタ手段の前記データフィールドの第１の
データフィールドに記憶された前記コマンド信号に応答
して、前記ローカルエリアネットワークと前記メモリ手
段の間でデータを移動させるデータ伝送受信手段と、前
記制御状態レジスタ手段の前記データフィールドの第２
のデータフィールドに記憶された前記コマンド信号に応
答して、前記メモリのリンクされたリスト内の前記デー
タ伝送から受け取ったデータを構成するメモリ管理手段
と、前記制御状態レジスタ手段の前記データフィールド
の第３のデータフィールドに記憶された前記コマンド信
号に応答して、前記メモリ手段から前記端末装置へデー
タを移動するシリアルインタフェース手段と、前記制御
状態レジスタ手段の前記データフィールドの第４のデー
タフィールドに記憶された前記コマンド信号に応答し
て、前記シリアルラインインタフェース手段と前記メモ
リ手段の間と、前記データ伝送受信手段と前記ローカル
エリアネットワークの間で、データを移動させるスロッ
ト移動手段と、を備えることを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/546,104 US5151895A (en) | 1990-06-29 | 1990-06-29 | Terminal server architecture |
| US546104 | 1995-10-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233055A JPH04233055A (ja) | 1992-08-21 |
| JPH0731649B2 true JPH0731649B2 (ja) | 1995-04-10 |
Family
ID=24178885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157003A Expired - Lifetime JPH0731649B2 (ja) | 1990-06-29 | 1991-06-27 | 端末装置サーバアーキテクチャ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5151895A (ja) |
| JP (1) | JPH0731649B2 (ja) |
| KR (1) | KR940011490B1 (ja) |
| CA (1) | CA2041741C (ja) |
| DE (1) | DE4121446C2 (ja) |
| FR (1) | FR2664070B1 (ja) |
| GB (1) | GB2248007B (ja) |
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- 1991-05-02 CA CA002041741A patent/CA2041741C/en not_active Expired - Fee Related
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