JP2602975B2

JP2602975B2 - 調歩同期式通信における受信制御装置

Info

Publication number: JP2602975B2
Application number: JP2069436A
Authority: JP
Inventors: 伸明田中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-03-19
Filing date: 1990-03-19
Publication date: 1997-04-23
Anticipated expiration: 2012-04-23
Also published as: JPH03270334A

Description

【発明の詳細な説明】〔概要〕調歩同期式通信における受信制御装置に関し、 CPUがエラー検出処理終了後に直ちに，他の処理にか
かれるようにして、CPUの利用効率の向上をはかること
を目的とし、受信データのエラーを検出する機能を備えた受信部
と、受信エラーがなかった場合に受信データをメモリに
転送するDMA制御部と、CPUとを備え、受信部がデータエ
ラーを検出したときは、CPUへの割り込み処理によりエ
ラー処理を行う調歩同期式通信における受信制御装置に
おいて、受信データ中でテキストの開始を示すキャラク
タを検出し、受信部およびDMAを通常動作状態にするテ
キスト開始検出部を設け、CPUが受信部からのエラー割
り込み要求を受けたとき、CPUはテキスト開始検出部を
テキスト開始キャラクタ待機状態にリセットし、テキス
ト開始検出部は、次のテキスト開始キャラクタを検出す
るまで受信部のデータエラー検出動作およびDMA制御部
のメモリへのデータ転送動作を行わないようにする構成
を持つ。

〔産業上の利用分野〕

本発明は、調歩同期式通信における受信制御装置に関
する。

調歩同期式通信においてDMA転送により受信データを
メモリに格納してゆく場合、パリティエラー、フレーミ
ングエラー等の受信エラーが発生することがある。

従来は、このような場合、CPUに割り込み要求をし、C
PUの割り込み処理でエラーをクリアをし、受信部および
DMA制御部の再起動を行うようにしていた。

しかし、再起動をかけた場合には、その時点で相手装
置より続いて送信されているデータが伝送路上に存在し
ており、再受信開始のタイミングとデータフレームの開
始との同期がとられていないため、受信部はすぐに受信
データをエラーとして検出する。そのため、エラー割り
込みが発生され、CPUは再度エラー処理をした後、再び
再起動をかけるというように、何度も同じ処理を組り返
さなければならかった。

本発明は、従来の装置におけるように、CPUが再起動
にかかりきりになるようなことをなくし、効率的なCPU
の運用が図れる受信制御回路に関するものである。

〔従来技術〕

第４図および第５図により従来の受信制御装置の動作
を説明する。

第４図は従来の受信制御装置の構成である。

図において、50は受信部で、受信信号のフレームエラ
ーやパリティエラーなどのエラー検出を行いデータを取
り出す機能を備えるもの、51はCPUで受信部でエラーを
検出した際の割り込み要求により、エラー処理をし、エ
ラー処理終了後に受信部およびDMA制御部を再起動する
もの、52は受信部50で受信信号から取り出したデータ
を、CPUからの指示により、アドレスを指定してメモリ
に直接書き込むデータ転送制御を行うDMA制御部、53は
受信したデータを記憶するメモリ、60は受信信号のエラ
ーを検出するエラー検出部である。

第５図は信号形式と従来の受信制御装置の動作の説明
図である。

図（ａ）は、受信信号の信号形式で１フレームの先頭
にスタートビット（ST）、次にキャラクタを表わすビッ
ト、エラー検出のためのパリティビットが続き、最後に
ストップビット（SP）を備えるものである。

図（ｂ）は、受信信号と受信制御装置の動作の関係を
表している。

電文の先頭はテキストの開始を示すキャラクタSTXで
あり、これにテキストデータが続く、これらは、それぞ
れ図（ａ）のフレーム信号形式をとっている。

図（ｂ）は、エラー検出後のCPUによる再起動のタイ
ミングがフレームの信号の先頭にうまく同期した時には
正常動作して以後の受信処理を行うが、フレーム信号処
理の途中で発生した場合には再びエラーとして検出され
ることを示す。

第４図と第５図により従来の受信制御装置の動作の説
明をする。

受信部50がスタートビットを検出すると、受信制御装
置はデータの受信動作を開始する。

受信部50は１フレーム単位でエラーチェックし、正常
信号の場合には、１フレーム信号をDMA制御部52のレジ
スタに送る。

DMA制御部52はCPUからメモリ書き込み許可をとって、
メモリ53のアドレスを指定して、フレームのキャラクタ
データを書き込む。そして、次のキャラクタデータが送
られてくるのを待機する。

以上の動作を繰り返して、フレームごとにキャラクタ
データをメモリ53に書き込んで行く。受信部50は、エラ
ーを検出すると、CPUにエラー処理を要求する割り込み
信号を出力する。

その結果、CPUはエラー処理61を行いエラー処理終了6
2により受信回路およびDMA制御部52の再起動を行う。

このとき、受信部50には相手装置からデータ信号が続
いて送られてきているため、再起動のタイミングが第５
図（ｂ）に示すように、データフレームの先頭とうまく
合えば、正常動作として受信を再開できるが、フレーム
処理の途中で再起動されたような場合には、受信部50は
再びエラーとし検出し、CPUに割り込みによるエラー処
理を要求することになる。

〔発明が解決しようとする課題〕

上記のように、従来の受信制御装置は、受信部とDMA
制御部に対するCPUの再起動のタイミングが受信信号に
うまく同期しないと、CPUはそのタイミングが合うま
で、何度もエラー処理と再起動を繰り返していた。

受信部からのエラー処理の割り込み要求は、CPUにお
いて優先順位が高いため、CPUはエラー処理と再起動に
かかりきりになり、他の処理を行うことができず、CPU
の利用効率を妨げるものであった。

〔課題を解決するための手段〕

本発明は、電文の先頭に送られてくるテキスト開始キ
ャラクタ（STX）を検出するテキスト開始検出部を設
け、CPUがエラーの割り込み要求を受けたとき、CPUはテ
キスト開始検出部をテキスト開始キャラクタ待機状態に
リセットし、テキスト開始検出部が次のテキスト開始キ
ャラクタを検出するまで受信部の信号処理およびDMAの
データ転送動作を停止するようにした。

そのため、CPUはエラー処理の終了後には、他の処理
にかかることができ、CPUが再起動にかかりきりになる
というようなことなくすことができる。

本発明は、上記のように、調歩同期式通信において、
CPUがエラー検出処理終了後に直ちに，他の処理にかか
れるようにし、CPUの利用効率の向上をはかることを目
的とする。

本発明の基本構成を第１図により説明する。

図において、１はフレームごとにエラー検出をする機
能を持つもの、２は電文のテキスト開始を示すテキスト
開始キャラクタを検出するテキスト開始検出部、３は受
信部１がデータエラーを検出したとき起こすエラー処理
の割り込み要求によりエラー処理をし、同時にテキスト
開始検出部２を次のテキスト開始キャラクタの検出待機
状態にセットするCPU、４は受信部１が１フレームのデ
ータについて、正常データであると判定したときCPUの
指示に従い、アドレスを指定してメモリに直接受信デー
タの書き込みを行うDMA制御部、５は受信データを記憶
するメモリ、10はフレームのスタートビットSTを検出す
る検出部、11はスタートビット検出部10がスタートビッ
トを検出した後のエラー検出開始処理、12はエラー検出
部、13は受信部１がエラー検出し、CPUにエラー処理の
割り込み要求をした際に、テキスト開始検出部２をテキ
スト開始キャラクタ待機状態にリセットするテキスト開
始検出部リセット処理、14は受信部１よりCPUにエラー
処理の割り込み要求があったときのエラー処理部であ
る。

〔作用〕

第１図および第２図により本発明の基本構成の作用を
説明する。

第２図は本発明のテキスト開始検出部の動作説明図で
ある。

第２図（ａ）はテキスト開始検出部における信号のタ
イムチャートを示す。

テキスト開始キャラクタ待機中にテキスト開始キャラ
クタ（STX）を検出し、レベルがＨからＬに変わると受
信部およびDMAC制御部は通常動作を開始する。

図（ｂ）は信号形式を示し、第５図、（ａ）、（ｂ）
のものと同じであるので説明は省略する。

第１図，第２図において、初め、テキスト開始検出部
２はCPU3によりテキスト開始キャラクタ待機中にセット
され、DMA制御部４、受信部１はCPU3により起動がかけ
られる。電文が入力されるとテキスト開始検出部２はテ
キスト開始のSTXを検出し、受信制御装置は通常動作を
開始する。

動作を信号の入力順に説明する。

（１）スタートビット検出部10はSTXフレームデータ
入力を待機する。

（２）データが入ると、エラー検出部12はエラー検出
を開始する（第２図（ａ）における（Ａ））。

（３）エラーがなければDMA制御部４にデータ信号の
入力を通知する。そこで、DMA制御部４はCPU3へメモリ
の書き込み許可の要求信号を送り、CPU3から書き込み許
可の信号を受け取るとDMA制御部４はメモリ５にアドレ
スを指定して、データを書き込む。そして、１フレーム
のキャラクタデータを書き込んで、次のデータを待機す
る。

そして、電文の終了のキャラクタを受信するまで以上
の動作を繰り返す。

エラー検出部12がエラー検出すると、受信部１はCPU3
にエラー処理の割り込み要求をする。

CPU3はエラー処理の割り込み要求を受けると、すぐに
テキスト開始検出部をＨレベルにリセットしてテキスト
開始キャラクタ検出待機状態にする（第２図（ａ）にお
ける（Ｂ））。

そして、テキスト開始検出部２がＨに保たれている間
は、受信部１のエラー検出停止やDMA制御部４における
アドレスのカウントアップ、バイトカウンタのカウント
ダウンの停止、DMA制御部４からのメモリへの書き込み
禁止等の状態になるようにする。

（４）次に送られてくるSTXを検出したときは、装置
はエラー処理後の通常の動作を開始する（第２図（ａ）
における（Ｃ））。

上記の構成により、従来の受信制御装置においてあっ
たエラー処理終了後のCPUによる再起動の繰り返しとい
った無駄なCPUの処理をなくすことができ、CPUの効率的
な利用を計ることが可能になる。

〔実施例〕

第３図に本発明の実施例構成を示す。

図において、31は受信部、32はテキスト開始検出部、
33はDMA制御部、34はCPU、35は受信データを書き込むメ
モリであって、ライト入力＊WRがＬでデータを書き込ま
れるもの、36はテキスト開始検出部32がＨに保持されて
いる間はメモリへの書き込みを禁止するオア回路、41は
スタートビットの検出部、42はエラー検出開始処理、43
はエラー検出部、44はCPU34の指示によりセットされる
アドレスカウンタ、45はメモリに書き込まれたキャラク
タのバイト数をカウントするバイトカウンタ、46はCPU3
4におけるテキスト開始検出部32をテキスト開始キャラ
クタ待機状態にセットする処理、47はエラー処理、48は
DMA制御部33からの要求により、DMA制御部にメモリの書
き込みを可能にするバスの解放処理、である。

実施例の装置構成の動作を次に説明する。

図示の各信号の意味は次の通りである、 RXD:シリアル入力、RS:HでSTX信号未検出、DRQ:DMAリ
クエスト、DACK:DMAアクノリッジ、HRQ:ホールド要求、
HACK:ホールドアクノリッジ、iNT:エラー割り込み要求
である。

受信開始時は、テキスト開始検出部32はＨにセットさ
れる。RSがＨの間は、受信部31はエラーの検出を行わな
い、またDMA制御部33はアドレスのカウントアップ、、
バイトカウンタのカウントダウンは行わない。

また、メモリ35の＊WRはＬで書き込みになるので、オ
ア回路36のため、RSがＨの間はメモリへの書き込みが禁
止される。

そして、テキスト開始検出部32はデータバス上でテキ
スト開始キャラクタ（STX）をDMA制御部33の出力する＊
WRがＬのタイミングで検出するとRSをＬにセットし、DM
A制御部33および受信部31を通常動作するようにする。

信号の受信開始処理からの動作は次の通りである。

（１） DMA制御部33は、CPU34によりメモリ32の書き込
み領域のアドレス、書き込みバイト数を設定をされ、起
動状態になっている受信部39もCPUにより起動されてい
る。テキスト開始キャラクタ（STX）を＊WRがＬのタイ
ミングで検出すると、テキスト開始検出部32はRSをＬに
する。RSがＬになったことにより受信部31は通常の動作
状態になる。

（２）受信部31は、STXにつづくフレームのスタート
ビット（ST）を検出するとエラー検出を開始し、エラー
のないことを検出すると、DMA制御部33にデータの転送
要求を出す（DRQ）。

（３） DMA制御部33はDRQを受信すると、CPU34にメモ
リへのDMA転送の許可の要求を出す（HRQ）。

（４） CPU34は、バスを解放し、DMA転送を容認する信
号をDMA制御部33に出力する（HACK）。

（５） DMA制御部33は受信部31にDMA転送可能の信号を
出力する（DACK）。

（６）そこで、受信部31は１フレームの信号をDMA制
御部33に転送し、DMA制御部33は送られてきたフレーム
のキャラクタデータをメモリ35に書き込む。

そして、上記の処理を、電文終了の信号を受信するま
でフレームごとに繰り返す。

エラー検出部43がエラーを検出すると、受信部31はCP
U34にエラー処理の割り込み要求をする。

CPU34はエラー処理の割り込み要求を受けると、すぐ
にテキスト開始検出部をＨレベルにリセットしてテキス
ト開始キャラクタ待機状態にする。

そして、テキスト開始検出部32の出力RSがＨに保たれ
ている間は、受信部31のエラー検出停止やDMA制御部33
におけるアドレスカウンタ44のカウントアップ、バイト
カウンタ45のカウントダウンを停止する。

また、オア回路36のため、RSがＨに保たれている間は
メモリ35への書き込みは禁止される。

次に送られてくるテキスト開始検出部がSTXを検出し
たときに、RSはＬとなり、受信制御装置は通常の動作を
開始する。

〔発明の効果〕

本発明は、従来の受信制御装置において生じていたエ
ラー処理終了後のCPUによる再起動の繰り返しという無
駄なCPU処理がない。そのため、CPUの利用が効率的にな
る。

【図面の簡単な説明】

第１図は、本発明の基本構成を示す図である。第２図は、本発明のテキスト開始検出部の動作説明図で
ある。第３図は、本発明の実施例を示す図である。第４図は、従来の受信制御装置を示す図である。第５図、信号形式と従来の受信制御装置の動作を示す図
である。 1:受信部、 2:テキスト開始検出部、 3:CPU、 4:DMA制御部、 5:メモリ、

Claims

(57)【特許請求の範囲】

【請求項１】受信データのエラーを検出する機能を備え
た受信部と、受信エラーがなかった場合に受信データを
メモリに転送するDMA制御部と、CPUとを備え、受信部が
データエラーを検出したときは、CPUへの割り込み処理
によりエラー処理を行う調歩同期式通信における受信制
御装置において、受信データ中でテキストの開始を示すキャラクタ信号を
検出し、受信部およびDMAを動作状態にするテキスト開
始検出部を設け、 CPUが受信部からのエラー割り込み要求を受けたとき、C
PUはテキスト開始検出部をテキスト開始キャラクタ待機
状態にリセットし、テキスト開始検出部は、次のテキス
ト開始キャラクタを検出するまで受信部のデータエラー
検出動作およびDMA制御部のメモリへのデータ転送動作
を行わないようにすることを特徴とする受信制御装置。