JPS6373741A

JPS6373741A - 通信制御装置

Info

Publication number: JPS6373741A
Application number: JP61217427A
Authority: JP
Inventors: Mariko Nakajima; 中島　万理子
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-09-16
Filing date: 1986-09-16
Publication date: 1988-04-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、通信制御装置に関し、特にパケット形式のデ
ータ転送の場合のスルーブツトや即時性を向上し、また
高速の伝送速度を実現するための通信制御装置に関する
。

従来の技術従来、この種の装置は第３図に示すように、伝送手順等
のプロトコル制御や、本装置とホストコンピュータとの
間の送受信データと送受信動作に必要な制御情報のやり
とりや、後述する各構成要素の起動、状態の制御を行う
中央制御装置（ＣＰＵ）１と、ＣＰＵ１の制御プログラ
ムが格納された読み出し専用メモ９　（ＲＯＭ）　２と
、各構成要素からＣＰＵ　１に対する割り込み要求を統
括的に制御する割り込み制御回路３と、タイマ４と、ホ
ストコンピュータとＣＰＵ　１の双方が後述するＲＡＭ
にアクセスすることができるようにするためのホストイ
ンタフェース（Ｉ／Ｆ）　　部５と、送受信パケットデ
ータやホストコンピータとの間でやりとりする各種制御
情報を格納するランダムアクセスメモリ（ＲＡＭ）　６
を有する。

この装置はまた、後述する通信制御回路とＲＡＭ６上の
送受信バッファとの間のパケットデータバッファの転送
を仲介するダイレクトメモリアクセス（ＤＭＡ）制御回
路７と、ビット同期や、送受信パケットのパラレル／シ
リアル変換や、パケットの送出、取り込み等を行う通信
制御回路８と、回線インタフェース（Ｉ／Ｆ）　　回路
９とを有する。

上記構成の装置の受信動作を説明すると、ＣＰＵ１は通
信制御回路８からのパケット着信通知を受けてＤＭＡ制
御回路７を起動し、ＤＳｉＡ制御回路７が受信パケット
をＲＡＭ　６に格納する。ＣＰＵ　１はまた、通信制御
回路８及びＤＭＡ制御回路７からの受信完了通知を受け
て上記回路７，８の動作を停止し、通信中にエラーが発
生しなかつたことを確認した後ホストコンピュータに受
信要求を送出し、受信データ本体を転送する。

上記の如く、ＣＰＵ　ｌが通信制御回路°８からの受信
通知に従ってＤＭＡ制御回路７を起動し、また通信制御
回路８からの受信完了通知をＤＭＡ制御回路７に出力す
ることによ（ハバケット形式のデータ転送を完了するこ
とができる。

尚、ＣＰＵＩは、パケットの送受信がないときや上記の
制御後のパケットデータバスのバッファ転送中は、伝送
制御手順等のプロトコル制御に必要なソフトウェア処理
を実行する。

発明が解決しようとする問題点しかしながら、かかる構成にあっては、ＣＰＵ１が、パ
ケットフレームの受信の際に通信制御回路８からの通知
を受ける毎に、実行中の伝送制御手順等のプロトコル制
御のためのソフトフェア処理を一時中断して、ＤＭＡ制
御回路７の起動等の送受信パケットデータのバッファ転
送の準備に必要なソフトウェア処理を実行しなければな
らないために、それに伴うソフトウェアオーバヘッドが
通信制御装置のスルーブツトの低下を招くという問題点
がある。

更に、通信制御装置が複数の回線を収容し、複数の回線
からの受信動作を開始する場合には、各回線毎に行われ
るＤＭＡ制御回路７の起動のためのソフトウェア処理が
間に合わず、パケットフレームを受信し損なうという問
題点がある。

本発明は上記問題点に鑑み、ＤＭＡ制御回路を起動する
ため（二中央制御装置が実行するソフトウェア処理に伴
う通信制御プログラムのオーバヘッドを軽減することが
できる通信制御装置を提供することを目的とする。

問題点を解決するための手段本発明は上記問題点を解決するために、パケットデータ
記憶手段の所定の各記憶領域（＝共通な相対アドレスの
みを指定することにより通信制御手段からパケットデー
タ記憶手段へのパケットデータのバッファ転送を仲介す
るＤＭＡ制御手段と、パケットデータ記憶手段の空き領
域のベースアドレスである先頭アドレスを記憶するベー
スアドレス記憶手段と、アドレスバスの上位ビットに直
結され、ベースアドレス記憶手段に記憶されたベースア
ドレスを読み出してアドレスバスの所定のビットに所定
のタイミングで出力する手段と、通信制御手段又はＤＭ
Ａ制御手段からの通知を受けてＤＭＡ　制御手段を起動
する手段とを備えたことを特徴とする。

作　　　　用本発明は上記構成により、回線からパケ７）データが着
信すると、通信制御手段がＤＭＡ制御手段とＤＭＡ起動
手段に通知し、ＤＭＡ起動手段がベースアドレス記憶手
段からパケットデータ記憶手段の空き領域の先頭アドレ
スを読み出して前記出力手段に転送するとともにＤＭＡ
制御手段を起動する。出力手段は先頭アドレスをアドレ
スバスの上位ビットに所定のタイミングで出力する。

ＤＭＡ制御手段は起動されると、パケットデータ記憶手
段の相対アドレスにパケットデータを転送し、したがっ
て、ＤＭＡ制御手段からの相対アドレスと前記出力手段
からのベースアドレスにより決定されるパケットデータ
記憶手段の実アドレスの記憶領域にパケットデータが格
納される。

実施例以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係る通信制御装置の一実施例を示す概略ブ
ロック図、第２図は、第１図のＲＡＭ　の記憶エリア構
成図である。

この装置は第１図に示すように、伝送手順等のプロトコ
ル制御や、本装置とホストコンピュータとの間の送受信
データと送受信動作に必要な制御情報のやりとりや、後
述する各構成要素の起動、状態の制御を行う中央制御装
置（Ｃｐｕ）２０　と、ＣＰＵ２０の制御プログラムが
格納された読み出し専用メモ！Ｉ　（ＲＯＭ）　２１　
　と、各構成要素からＣＰＵ２０　に対する割り込み要
求を統括的に制御する割り込み制御回路２２と、タイマ
２３と、ホストコンピュータとＣＰＵ２０の双方が後述
するＲＡＭ２５にアクセスすることができるようにする
ためのホストインタフェース（Ｉ／Ｆ）部２４とを有す
る。

この装置はまた、第２図に示すような送受信パケットデ
ータやホストコンピュータとの間でやりとりする各種制
御情報を格納するランダムアクセスメモ！Ｊ　（ＲＡＭ
）２５と、後述する通信制御回路３０ａ・・・からの通
知を受けてＤＭＡ起動に必要な制御を実行した後ＤＭＡ
制御回路２９ａ・・・及び通信制御回路３０ａ・・・に
起動通知を行うＤＭＡ起動回路２６　と、ＲＡＭ　２５
の空きバッファ領域のベースアドレスを示す先頭アドレ
スを予めＣＰＵ２０の指示により記憶するための複数の
レジスタ２７ａ１２７ｂ、　２７Ｃと、アドレスバスに
直結されて特定のタイミングでレジスタ２７ａ、　２７
ｂ％　２７Ｃが保持しているデータ（ベースアドレス）
をそれぞれアドレスバスの所定の上位ビットに割り当て
る複数のパスドライバ２８ａ、　２８ｂ、　２８Ｃと、
後述する通信制御回路とＲＡＭ２５上の送受信バッファ
の間のバケット転送を行う複数のＤＭＡ制御回路２９ａ
１２９ｂ・・・と、パケットの送出や取り込みを行う複
数の通信制御回路３０ａ、　３０ｂ・・・と、複数の回
線インタフェース（Ｉ／Ｆ）部３１ａ、　３１ｂ・・・
とを有する。

尚、レジスタ２７ａ・・・、パスドライバ２８ａ・・・
、ハ仏制御回路２９ａ・・・、通信制御回路３０ａ・・
・及び回線■／Ｆ部３１ａ・・・はそれぞれ、収容され
る回線毎に設けられる。

次に、上記構成に係る実施例の受信動作を説明する。

第１図において、パケットフレームが回線工／Ｆ部３１
ａ・・・を介して通信制御部３０ａ・・・に着信すると
、通信制御部３０ａ・・・は着信した旨をＤＭＡ起動回
路２６に通知する。

ＤＭＡ起動回路２６は着信通知を受けると、ＣＰＵ２０
により予め書き込まれているＲＡＭ２５上の空きバッフ
ァ領域の先頭アドレス（ベースアドレス）を示すデータ
を１つ読みだし、前記着信通知を出力した通信制御部３
０ａ・・・に対応するレジスタ２７ａ・・・に書き込む
。ＤＭＡ起動回路２６は更に、当該ＤＭＡ制御回路２９
ａ・・・及び通信制御回路３０ａ・・・に対しＤＭＡバ
ッファ転送の準備が完了したことを応答する。

当該ＤＭＡ制御回路２９ａ・・・及び通信制御回路３０
ａ・・・は上記の応答を受けてバッファ転送を開始し、
ＤＭＡ制御回路２９ａ・・・は更に、予め指定されてい
るＲＡＭ２１上の各バッファ領域に共通な相対アドレス
を常に出力する。

したがって、この相対アドレスと当該レジスタ２７ａ・
・・により与えられるベースアドレスと合わせてＲＡＭ
２５のバラフケ領域の実アドレスが指定され、第２図に
示すようにＲＡＭ２５の所定の空きバッファ領域にパケ
ットデータ１が格納される。

パケットデータの受信が完了すると、当該通信制御回路
３０ａ・・・は次のＤＭＡ転送に備えるために初期設定
を行う。

尚、ＤＭＡ起動回路２６は、複数の回線からパケットデ
ータを受信してバッファ転送を行う場合には、レジスタ
２７ａ・・・の内容をアドレスバスに順次出力させるた
めにパスドライバ２８ａ・・・を切り換える。

したがって、第２図に示すように、回線Ｉ／Ｆ部３１ａ
・・・を介して順次着信したパケットデータ（１）〜（
ｎ）は、ＲＡＭ２５の空き記憶領域に順次格納される。

ＣＰＵ２０は、通信制御回路３０ａ・・・及びＤＭＡ制
御回路２９ａ・・・からの受信完了通知を受けて上記回
路２９ａ・・・、３０ａ・・・の動作を停止し、通信中
にエラーが発生しなかったことを確認した後ホストコン
ピュータに受信要求を送出し、受信データ本体を転送す
る。

発明の詳細な説明したように本発明は、送受信パケットデータを記
憶する手段の空き記憶領域の先頭アドレスを固定データ
として保持するともに、相対アドレスを指定することに
より送受信パケットデータを転送し、相対アドレスとベ
ースアドレスにより決定されるパケットデータ記憶手段
の実アドレスの記憶領域にパケットデータを格納するよ
うに構成したので、中央制御装置は、パケットフレーム
の受信の際に通信制御回路からの通知を受ける毎に、実
行中の伝送制御手順等のプロトコル制御のためのソフト
ウェア処理を一時中断して、ＤＭＡ制御回路の起動等の
送受信パケットデータのバッファ転送の準備のために実
行するソフトウェア処理を軽減することができる。

【図面の簡単な説明】

第１図は、本発明に係る通信制御装置の一実施例を示す
概略ブロック図、第２図は、°第１図のＲＡＭの記憶エ
リア構成図、第３図は、従来例を示す概略ブロック図で
ある。２０・・・中央制御装置、２５・・・ランダムアクセス
メモＩＪ、２６−ＤＭＡ起動回路、２７ａ、　２７ｂ、
　２７Ｃ・・・レジスタ、２８３％　２８ｂ、　２８Ｃ
・・・バスドライバ、２９ａ、　２９ｂ、　２９Ｃ、、
、ＤＭＡ制御回路、３０ａ、３０ｂ１３０Ｃ・・・通信
制御回路。代理人の氏名　弁理士　中　尾　敏　男　はか１名第１
図２り第　２　図

Claims

【特許請求の範囲】複数の記憶領域に分割されてそれぞれの記憶領域に送受
信パケットデータを一時記憶する第１の記憶手段と、通信回線の信号形式に応じてパケットフレームの送出と
受信を行う通信制御手段と、前記第１の記憶手段の所定の各記憶領域に共通な相対ア
ドレスのみを指定することにより前記通信制御手段から
前記第１の記憶手段へのパケットデータのバッファ転送
を仲介するＤＭＡ制御手段と、前記第１の記憶手段の空き領域のベースアドレスである
先頭アドレスを記憶する第２の記憶手段と、アドレスバスの上位ビットに直結され、前記第２の記憶
手段に記憶されたベースアドレスを読み出して前記アド
レスバスの所定のビットに所定のタイミングで出力する
出力手段と、前記通信制御手段又は前記ＤＭＡ制御手段からの通知を
受けて前記ＤＭＡ制御手段を起動する起動手段とを有し
、前記ＤＭＡ制御手段からの相対アドレスと前記出力手段
からのベースアドレスにより決定される前記第１の記憶
手段の実アドレスの記憶領域にパケットデータを格納す
ることを特徴とする通信制御装置。