JPH01211150A - 入出力インタフェース制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入出力インタフェース制御回路さらにはローカ
ルプロセッサを内蔵したインテリジェント型入出力イン
タフェース制御回路とシステム側との情報の転送制御技
術に関し、例えば、システム側メインプロセッサの負担
軽減及びシステム側との情報転送手順の簡素化に適用し
て有効な技術に関するものである。

〔従来技術〕

マイクロコンピュータシステムなどに適用されるコミュ
ニケーション用コントローラやディスク用コントローラ
などの入出力インタフェース制御回路は、システム側の
メインプロセッサとコマンド、ステータス、及び入出力
データのやりとりを行うシステム側インタフェース機能
を有すると共に、周辺装置側においては、データの転送
手順を組み換える手順処理や、データのフォーマット変
換、さらにはパリティなどによるデータ伝送誤り検査や
周辺装置とのハンドシェイク制御などのローカル側イン
タフェース機能を備える。

斯る入出力インタフェース制御回路がシステム側のメイ
ンプロセッサと同期動作される場合もしくはスレーブ・
マスクの関係にある場合には、データを受信する毎に当
該受信データをシステム側へ転送制御するためにシステ
ム側Ｏ８（オペレーティング・システム）を介してメイ
ンプロセッサに割り付けられるタスクをその都度切り換
えなければならなくなって、システム全体のオーバヘッ
ドが増大するという問題点があった。

そこで、従来はシステム側から与えられるコマンドに基
づいて入出力コントローラを制御するローカルプロセッ
サを含めることによって入出力インタフェース制御回路
をインテリジェント化することが行われている。インテ
リジェント化された従来の入出力インタフェース制御回
路において。

システム側とのコマンドやステータスのやりとりは、シ
ステム側のメインプロセッサとローカルプロセッサがシ
ェアードＲＡＭ　（ランダム・アクセス・メモリ）を共
有することによるパケット転送方式で行われていた。

即ち、メインプロセッサがコマンドパケットを生成して
これをシェアードＲＡＭのコマンドパケット領域に転送
すると、ローカルプロセッサはコマンドパケットの構造
を検査し、それが正しければアクノリッジ信号を返送す
る。このようにして規則に適合したコマンドパケットの
転送が完了されると、ローカルプロセッサはそのコマン
ドを実行し、当該処理を終了すると、この処理に応じた
ステータスパケットをシェアードＲＡＭのステータスパ
ケット領域に転送する。メインプロセッサは、そのステ
ータスパケットの構造を検査して、それが正しければア
クノリッジ信号を返送する。

この一連の処理において、ローカルプロセッサがコマン
ドを実行しているとき、システム側は他の処理を行うこ
とができる。例えば、ローカルプロセッサに制御された
入出力コントローラが周辺装置からデータを受信すると
き、この受信データをシステム側へ送信する処理は入出
力インタフェース制御回路に含まれるダイレクト・メモ
リ・アクセス・コントローラの制御を介してシステム側
のメインメモリに転送され、この間システム側は当該デ
ータ転送に関して何等その制御に関与することなくその
他の処理を行うことができる。

尚、入出力インタフェース制御回路について記載された
文献の例としては昭和５９年１１月３０日オーム社発行
のｒＬＳＩハンドブックＪＰ５５２〜Ｐ５５７がある。

〔発明が解決しようとする課題〕

しかしながら、パケット転送方式でコマンドやステータ
スのやりとりを行う場合には、パケットのＩＤ（アイデ
ンティフィケーション）やデータサイズさらには制御ビ
ットを含めた所定の規約に従ったパケットを生成しなけ
ればならず、しかもコマンドパケットやステータスパケ
ットの送信に伴ってパケットチエツクやアクノリッジ信
号などの送信が必要になり、これによって、インテリジ
ェント化された入出力インタフェース制御回路における
システム側とのコマンドやステータスなどのやりとりの
ためのプロトコルが複雑化すると共に、メインプロセッ
サの負担が増大するという問題点があった。

本発明の目的は、システム側メインプロセッサの負担を
軽減することができ、さらにはシステム側との情報転送
手順の簡素化並びに当該データ転送の高速化を達成する
ことができる入出力インタフェース制御回路を提供する
ことにある。

本発明の前記並びにそのほかの目的と新規な特徴は１本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、周辺装置とハンドシェイク制御を行ってデー
タをやりとりする入出力コントローラによるローカル側
インタフェース機能と、コマンド、ステータス、及び入
出力データをシステム側とやりとりするシステム側イン
タフェース機能とを備えた入出力インタフェース制御回
路において、システム側から与えられるコマンドに基づ
いて上記入出力コントローラを制御するローカルプロセ
ッサを含み、このローカルプロセッサ及びシステム側の
メインプロセッサの双方によってアクセス可能なデータ
格納領域、このデータ格納領域の状態などを示すステー
タス格納領域、及びコマンド格納領域を夫々個別的に設
けたものである。上記データ格納領域は送信用ＦＩＦＯ
及び受信用ＦＩＦＯによって構成されたデータバッファ
とすることができる。

〔作　用〕

上記した手段によれば、メインプロセッサとやりとりす
べきデータやステータスさらにはコマンンドは１個別の
アドレスに割り付けられたデータ格納領域、ステータス
格納領域、及びコマンド格納領域に保持されることによ
り、それら情報の種類及び所在はパケット転送を利用し
なくても明らかになり、双方のプロセッサによるパケッ
トの生成や検査を行う必要がなくなって、システム側イ
ンタフェースのためのプロトコルの簡素化並びに当該イ
ンタフェースの高速化、さらにはメインプロセッサの負
担軽減を達成するものである。

〔実施例〕

第１図は本発明に係る入出力インタフェース制御回路の
一実施例であるシリアル・インタフェース・コントロー
ル・ボードのブロック図である。

第１図に示されるシリアル・インタフェース・コントロ
ール・ボードは、図示しない周辺装置とハンドシェイク
制御を行ってデータをやりとりするシリアル・インタフ
ェース・コントローラ１によるローカル側インタフェー
ス機能と、図示しないメインプロセッサを含むシステム
側とのコマンド、ステータス、及び入出力データのやり
とりを行うシステム側インタフェース機能とを備える。

上記シリアル・インタフェース・コントローラ１は、汎
用プロセッサとしてのローカルプロセッサ２、ローカル
プロセッサ２のＯ８などが格納されたＲＯＭ　（リード
・オンリ・メモリ）３、Ｏ８のワーク領域やＯ８によっ
て管理されたタスク固有のメモリプール領域などとされ
るＲＡＭ４と共にローカル側内部データバス５に結合さ
れる。

このシリアル・インタフェース・コントローラ１は、内
蔵プロトコルに従ったデータフォーマツティングやエラ
ー検出を行いながら、送信すべき並列データを直列に、
そして受信直列データを並列に変換して、データ伝送な
どを支援する。ローカルプロセッサ２は、システム側の
図示しないメインプロセッサに代わってシリアル・イン
タフェース・コントローラ１によるデータ伝送などの制
御を行う。

上記シリアル・インタフェース・コントローラ１は送信
回線ＴＬ及び受信回線ＲＬを介して周辺装置とシリアル
インタフェースを行う図示しない回線制御部を含み、受
信回線から受信した直列データに対してビット同期やキ
ャラクタ同期を採り、これを並列データに変換すると共
に、伝送誤りを検出するための所定の演算を行い、その
受信データもしくは受信フレームの情報をローカル側内
部データバス５に出力すると共に、その情報の種類に応
じてローカルプロセッサ２に所定の割込み処理を指示す
る。また、情報の送出に際しては、ローカル側内部デー
タバス５から与えられる並列情報を直列に変換すると共
に伝送誤り検出用の符号などを付加してそのフォーマツ
ティングを行い、これを送信回線ＴＬから送出する。尚
、シリアル・インタフェース・コントローラ１は、図示
しない周辺装置から受信準備完了信号ＤＣＤや受信可能
信号ＣＴＳなどを受けたり、送信要求信号ＲＴＳを周辺
装置に出力したりして各種ハンドシェーク制御のための
信号を図示しない周辺装置との間でやりとりする。

本実施例のシリアル・インタフェース・コントロール・
ボードとシステム側の図示しないメインプロセッサとの
インタフェースは、アドレスバッファ６、制御信号バッ
ファ７、及び双方向型のデータバッファ８を介して行わ
れる。

図示しないメインプロセッサは、ローカルプロセッサ２
のためのコマンドやシリアル・インタフェース・コント
ローラ１のためのコマンドもしくはモード設定データ、
シリアル・インタフェース・コントロール・ボードの内
部状態を示すステータス、及びシリアル・インタフェー
ス・コントローラ１のための送受信データのやりとりを
上記データバッファ８を介して行う。

データバッファ８が結合されるシステム側内部データバ
ス９には、送受信のためのデータ格納領域としての送信
ＦＩＦＯ（ファースト・イン・ファースト・アウト）１
０の入力端子及び受信ＦＩＦＯ１１の出力端子が結合さ
れると共に、システム側ステータスレジスタ１２の出力
端子、さらにはコマンド格納領域としてのコマンドレジ
スタ１３の入力端子が結合される。

送信ＦＩＦＯＩＯ及び受信ＦＩＦＯＩＩは、シリアル・
インタフェース・コントローラ１と図示しないメインプ
ロセッサとが非同期動作される場合における送受信デー
タのためのバッファ領域とされる。上記システム側ステ
ータスレジスタ１２は、特に制限されないが、送信ＦＩ
ＦＯ１０のフル／エンプティ状態ＳＦＥ、、、受信ＰＩ
ＦＯＩＩのフル／エンプティ状態５ＦＥ１１、コマンド
レジスタ１３のコマンド入出力状態５ＩＯ１，、並びに
ローカルプロセッサ２によるコマンド実行状態５ＣＥ２
が与えられ、これらに応するステータスが設定される。

上記システム側ステータスレジスタ１２に与えられる送
信ＰＩＦＯＩＯのフル／エンプティ状態ＳＦＥ□い受信
ＦＩＦＯＩＩのフル／エンプティ状態ＳＦＥ□いコマン
ドレジスタ１３のコマンド入出力状態ＳＩＯ□、はロー
カル側ステータスレジスタ１４にも与えられ、当該ステ
ータスレジスタ１４の出力端子、並びに送信ＰＩＦＯＩ
Ｏの出力端子、受信ＰＩＦＯＩＩの入力端子、及びコマ
ンドレジスタ１３の出力端子は夫々上記ローカル側内部
データバス５に結合されている。

上記送信ＰＩＦＯＩＯ１受信ＰＩＦＯＩＩ、システム側
ステータスレジスタ１２とローカル側ステータスレジス
タ１４とによって構成されるステータスレジスタ、及び
コマンドレジスタ１３は、ローカルプロセッサ２及び図
示しないメインプロセッサの双方によって個別的にアク
セス可能なように、図示しないメインプロセッサのアク
セス要求に応するためのシステム側アクセスコントロー
ラ１５、及びローカルプロセッサ２のアクセス要求に応
するためのローカル側アクセスコントローラ１６が設け
られている。アクセスコントローラ１５．１６は、アー
ビタ１７にリクエスト信号ＲＥＱ１．．ＲＥＱ工、を供
給すると共にアービタ１７からアクノリッジ信号信号Ａ
ＣＫよ、、ＡＣＫよ、が返され、メインプロセッサ及び
ローカルプロセッサ２による送信ＰＩＦＯＩＯ１受信Ｐ
ＩＦＯＩＩ、コマンドレジスタ１３などの同一ブロック
への競合するアクセス要求に対して、選択的に何れか一
方にアクセス権が与えられるように相互のアクセス要求
が調停される。

システム側アクセスコントローラ１５は、アドレスバッ
ファ６を介して図示しないメインプロセッサからアドレ
ス信号が供給されると共に、制御信号バッファ７を介し
てリードライト信号やアドレスストローブ信号さらには
データストローブ信号などの各種制御信号が供給され、
これら供給信号に応じて、送信ＰＩＦＯＩＯに対する入
力制御信号Ｉよ。、受信ＰＩＦＯＩＩに対する出力制御
信号Ｏ工１、システム側ステータスレジスタ１２に対す
る出力制御信号０１□、コマンドレジスタ１３に対する
入力制御信号Ｉ　ｘｚ、及びデータバッファ８に対する
入出力制御信号ＩＯ，を形成する。上記送信ＰＩＦＯＩ
Ｏ１受信ＦＩＦＯＩＩ、システム側ステータスレジスタ
１２、及びコマンドレジスタ１３はシステム側アドレス
空間において所定アドレスにマツピングされているから
、図示しないメインプロセッサはその割り付はアドレス
を指定することによって、送信ＦＩＦＯ１０、受信ＦＩ
Ｆｏｉｌ、システム側ステータスレジスタ１２、及びコ
マンドレジスタ１３を任意にアクセスすることができる
。

ローカル側アクセスコントローラ１６は、ローカルプロ
セッサ２からアドレス信号並びにリードライト信号やア
ドレスストローブ信号さらにはデータストローブ信号な
どの各種制御信号が供給され、これら供給信号に応じて
、ＲＯＭ３に対するチップセレクト信号やリードライト
信号などのアクセスＩＩＪ御信号ＡＣ，、ＲＡＭ４に対
するチップセレクト信号やリードライト信号などのアク
セス制御信号ＡＣ，、シリアル・インタフェース・コン
トローラ１に対するチップセレクト信号やリードライト
信号などのアクセス制御信号ＡＣ工を形成するのはもと
より、送信ＰＩＦＯＩＯに対する出力制御信号０□。、
受信ＰＩＦＯＩＩに対する入力制御信号工、□、ローカ
ル側ステータスレジスタ１４に対する出力制御信号ｏ１
４、コマンドレジスタ１３に対する出力制御信号Ｑ工、
を形成する。ここで、上記送信ＰＩＦＯＩＯ，受信ＰＩ
ＦＯＩＩ、ローカル側ステータスレジスタ１４、及びコ
マンドレジスタ１３は、ローカル側アドレス空間におい
てはそれ固有の所定アドレスにマツピングされているか
ら、ローカルプロセッサ２はその割り付はアドレスを指
定することによって、送信ＦＩＦ０１０、受信ＦＩＦＯ
ＩＩ、ローカル側ステータスレジスタ１４、及びコマン
ドレジスタ１３を任意にアクセスすることができる。

次に本実施例のシリアル・インタフェース・コントロー
ル・ボードとシステム側との間でデータ、ステータス、
及びコマンドをやりとりする動作の一例を説明する。

例えば、システム側の図示しないメインプロセッサがシ
リアル・インタフェース・コントロール・ボードにコマ
ンドを与える場合には、システム側ステータスレジスタ
１２をアクセスしてコマンドの実行状態を調べ、それに
応じて新たなコマンドをコマンドレジスタ１３に与える
。ローカルプロセッサ２は、内部制御状態に応じてコマ
ンドレジスタ１２をアクセスすることによってそのコマ
ンドを取り込む。

また、シリアル・インタフェース・コントローラ１がロ
ーカルプロセッサ２の制御に基づいてデータの受信を行
っていてビジー（Ｂ　Ｕ　Ｓ　Ｙ）状態にあるとき、メ
インプロセッサがシリアル・インタフェース・コントロ
ール・ボードにデータ送信処理を指示する場合、メイン
プロセッサはローカル側の処理とは無関係に送信ＰＩＦ
ＯＩＯをアクセスして送信すべきデータを送信ＰＩＦＯ
ＩＯに転送する。このときメインプロセッサは送信ＦＩ
Ｆ０１０のフル／エンプティ状態ＦＥ１゜に応じたステ
ータスをシステム側ステータスレジスタ１２を適宜アク
セスして得ることによってデータ転送の可否を判別する
。このとき、データ受信処理を行っているシリアル・イ
ンタフェース・コントローラ１はメインプロセッサの制
御とは無関係に当該受信データを受信ＦＩＦＯＩＩに転
送することができる。シリアル・インタフェース・コン
トローラ１によるデータ受信処理を終了後、ローカルプ
ロセッサ２は、引き続いて送信ＰＩＦＯＩＯをアクセス
してシリアル・インタフェース・コントローラ１にデー
タ送信処理を実行させる６シリアル・インタフェース・
コントローラ１が当該データ送信処理を行っている間、
メインプロセッサは受信ＰＩＦＯＩＩをアクセスして当
該データをシステム側に取り込み制御する。

上記実施例によれば以下の作用効果を得るものである。

（１）本実施例のシリアル・インタフェース・コントロ
ール・ボードは、ローカルプロセッサ２及びシステム側
の図示しないメインプロセッサの双方によってアクセス
可能な、送受信データ格納用データ格納領域としての送
信ＦＩＦＯ１０及び受信ＦＩＦＯＩＩ、このデータ格納
領域の状態などを示すステータス格納領域としてのシス
テム側ステータスレジスタ１２及びローカル側ステータ
スレジスタ１４から成るステータスレジスタ、コマンド
格納領域としてのコマンドレジスタを、夫々個別的に備
えることにより、メインプロセッサとやりとりすべきデ
ータやステータスさらにはコマンドは、パケット転送を
利用しなくてもそれら情報の種類及び所在を明らかにし
て、個別のアドレスに割り付けられたデータ格納領域、
ステータス格納領域、及びコマンド格納領域に保持され
、双方のプロセッサによるパケットの生成や検査を行う
必要がなくなって、システム側インタフェースのための
プロトコルの簡素化並びに当該インタフエースの高速化
、さらにはメインプロセッサの負担軽減を達成すること
ができる。

（２）送受信データ格納領域としての送信ＦＩＦ０１０
及び受信ＰＩＦＯＩＩは、シリアル・インタフェース・
コントローラ１と図示しないメインプロセッサとが非同
期動作させる場合における送受信データのためのバッフ
ァ領域とされることにより、シリアル・インタフェース
・コントローラ１のレディー（ＲＥＡＤＹ）状態又はビ
ジィ−（ＢＵＳＹ）状態に同期化することなく送受信デ
ータをシステム側とローカル側とで予め受は渡しするこ
とができ、これによって、メインプロセッサはシリアル
・インタフェース・コントローラ１のレディー状態を待
つ必要がなくなり、シリアル・インタフェース・コント
ロール・ボードのためにメインプロセッサを占有する期
間が短くなり、システム全体のスループットが向上する
。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば、上記実施例では通信制御用のシリアル・インタ
フェース・コントローラを含む場合について説明したが
、これを、パラレル・インタフェース・コントローラや
ディスク用コントローラなどに変更することができる。

また、送受信データの格納領域はＦＩＦＯに限定されず
、専用のデータレジスタ、さらにはそれにデータバッフ
ァを付加して変更することができる。また、受信データ
をシステム側に与えるアクセス制御はメインプロセッサ
が行う場合に限定されず、ダイレクト・メモリ・アクセ
ス・コントローラのアクセス制御で行うようにしてもよ
い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシリアル・インタフ
ェース・コントロール・ボードに適用した場合について
説明したが、本発明はこれに限定されるものではなく、
公知の半導体集積回路製造技術によって１つの半導体基
板に形成したＬＳＩとしても適用することができる。本
発明は少なくとも、周辺装置とハンドシェイク制御を行
ってデータをやりとりするローカル側インタフェース機
能と、システム側とコマンド、ステータス、及び入出力
データのやりとりを行うシステム側インタフェース機能
とを備えた条件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、メインプロセッサとやりとりすべきデータや
ステータスさらにはコマンンドは、個別のアドレスに割
り付けられたデータ格納領域、ステータス格納領域、及
びコマンド格納領域に保持されて、パケット転送を利用
することなくメインプロセッサ及びローカルプロセッサ
の双方からアクセス可能にされることにより、双方のプ
ロセッサによるパケットの生成や検査のための制御手順
や制御時間が不要になり、これによって、システム側イ
ンタフェースのためのプロトコルの簡素化並びに当該イ
ンタフェースの高速化、さらにはメインプロセッサの負
担軽減を達成することができるという効果がある。

さらに、データ格納領域としての送信ＦＩＦＯ及び受信
Ｐ４Ｆ○を利用すると、これが送受信データのためのバ
ッファ領域とされ、入出力コントローラのレディー状態
又はビジィ−状態に同期化することなく送受信データを
システム側との間で受は渡しすることができ、これによ
って、メインプロセッサは入出力コントローラとの非同
期動作が一層簡単になり、入出力インタフェース制御回
路の制御のためにメインプロセッサを占有する期間がさ
らに短くなり、システム全体のスループットを一層向上
させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明に係る入出力インタフェース制御回路の
一実施例であるシリアル・インタフェース・コントロー
ル・ボードのブロック図である。 １・・・シリアル・インタフェース・コントローラ、２
・・・ローカルプロセッサ、６　・アドレスバッファ、
７・・・制御信号バッファ、８・・・データバッファ、
１０・・・送信ＦＩＦ０．１１・・・受信ＦＩＦ０，１
２・・・システム側ステータスレジスタ、１３・・コマ
ンドレジスタ、１４・・・ローカル側ステータスレジス
タ、１５・・・システム側アクセスコントローラ、１６
・・・ローカル側アクセスコントローラ、１７・・・ア
ービタ、工、。、■０１．■、３・・・入力制御信号、
○、。、０１２，０．２．○０４．○□３．・・・出力
制御信号、ＴＬ・・・送信回線、ＲＬ・・・受信回線。

Claims (1)

1. 【特許請求の範囲】 １、周辺装置とハンドシェイク制御を行ってデータをや
   りとりする入出力コントローラによるローカル側インタ
   フェース機能と、システム側とコマンド、ステータス、
   及び入出力データのやりとりを行うシステム側インタフ
   ェース機能とを備えた入出力インタフェース制御回路に
   おいて、システム側から与えられるコマンドに基づいて
   上記入出力コントローラを制御するローカルプロセッサ
   を含み、このローカルプロセッサ及びシステム側のメイ
   ンプロセッサの双方によってアクセス可能なデータ格納
   領域、ステータス格納領域、及びコマンド格納領域を夫
   々個別的に持って成るものであることを特徴とする入出
   力インタフェース制御回路。 ２、データ格納領域が送信用ＦＩＦＯ及び受信用ＦＩＦ
   Ｏによって構成されるものであることを特徴とする特許
   請求の範囲第１項記載の入出力インタフェース制御回路
   。