JP3664664B2 - バスシステム及びそのバス仲裁方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はバスシステム及びそのバス仲裁方法に係り、特に複数のマスタディバイス、複数のスレーブディバイス、及び前記マスタディバイスとスレーブディバイスとを連結するアドレス/制御バスとデータバスとを含むバスシステム及びそのバス仲裁方法に関する。
【０００２】
【従来の技術】
アービタはバスの使用権限を仲裁する役割を担当する。従来のバスシステムにおいて、アービタは複数のマスタディバイスからバス使用要求を受信して固有の仲裁アルゴリズムによってバス使用要求を仲裁し、仲裁結果による順序通りマスタディバイスにバス所有権を許与する。バス所有権を譲りうけたマスタディバイスは対応スレーブディバイスとのデータ送/受信が完了するまでバス使用権を独占する。ここで、バスはアドレス/制御バス、及びデータバスを共に意味する。これらバスに対する使用時点が一致するスレーブディバイスの場合には、従来のアービタによる仲裁方式に特に問題はなかった。
【０００３】
しかし、最近のバスシステムはスレーブディバイスとしてSDRAMのような高速メモリを採用している。SDRAMのような高速メモリはアドレス/制御バスとデータバスの使用時点とが一致していない。すなわち、SDRAMにアドレス、リード／ライトフラグなどアドレス/制御信号が入力されれば、所定の待ち時間(latency time)が経過した後にデータの入/出力が可能となる。これにより、マスタディバイスがアドレス/制御バス及びデータバスの使用権を独占する間に、実際のアドレス/制御バスまたはデータバスの占有時間は長くない。すなわち、従来のアドレス/制御バス及びデータバスの両者に対して同時に一定時間独占権を付与する従来の仲裁方式によればアドレス/制御バスとデータバスのアイドルクロック数が多くてバスの使用効率が低下される。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は、SDRAMのような高速スレーブディバイスを採用したバスシステムにおいてバス使用効率のさらに高いバスシステム及びそのバス仲裁方法を提供することである。
【０００５】
【課題を解決するための手段】
前記目的は、本発明によって、アドレス／制御バス、及びデータバスを備えたバスシステムにおいて、(a) 少なくとも１つのマスタディバイスからバス要求を受信し、所定仲裁アルゴリズムによってアドレス／制御バスの使用を仲裁する段階と、(b) 前記仲裁結果による順序通りアドレス／制御バスを通じて前記マスタディバイスからデータ伝送準備のための情報を含むアクセスコマンドパケットを仲裁器で受信して、前記受信されたアクセスコマンドパケットを対応するスレーブディバイスに伝送する段階と、(c) 前記仲裁器において、前記スレーブディバイスから対応するデータの伝送準備完了を受信する段階と、(d) 前記仲裁器において、前記マスタディバイスにデータ伝送を通知する段階と、(e) 前記データバスを通じてデータが伝送される段階とを含み、前記仲裁器は、前記マスタディバイスから前記アクセスコマンドパケットを受信して前記スレーブディバイスに伝送するためのマスタインターフェースと、前記スレーブディバイスから前記データの伝送準備完了を受信して前記マスタディバイスに前記データ伝送を通知するためのスレーブインターフェースとを具備し、且つ、前記マスタインターフェースと前記スレーブインターフェースとは相互独立的であり、これにより、前記アドレス／制御バスと前記データバスは一時点で相異なるマスタディバイスによって占有されうることを特徴とするバス仲裁方法によって達成される。
【０００６】
ここで、(f) 前記スレーブディバイスからデータの伝送完了を受信する段階と、(g) 前記マスタディバイスにデータの伝送完了を通知する段階とをさらに含むことが望ましい。
【０００７】
前記(c)段階は、(c１) 前記スレーブディバイスからデータ伝送開始、及び対応マスタディバイスの識別子の含まれた伝送制御パケットを受信し、前記(d)段階は、(d１) 前記識別子を有するマスタディバイスに前記データ伝送開始を通知することが望ましい。
【０００８】
前記(f)段階は、(f１) 前記スレーブディバイスからデータ伝送完了、及び対応マスタディバイスの識別子の含まれた伝送制御パケットを受信し、前記(g)段階は、(g１) 前記識別子を有するマスタディバイスに前記データ伝送完了を通知することが望ましい。
【０００９】
そして、前記アクセスコマンドパケットは、データの伝送のためのアドレス、リード／ライトフラグ、ビット幅、及び前記アクセスコマンドパケットを発送したマスタディバイスの識別子を含み、バースト伝送のためのバースト長さをさらに含むことが望ましい。
【００１０】
また、前記(e)段階のデータ伝送が失敗された場合、(h) 前記スレーブディバイスからデータアボードを受信する段階と、(i) 対応マスタディバイスにデータアボードを通知する段階と、(j) データを再伝送する段階とをさらに含むことが望ましい。
【００１１】
前記(h)段階は、(h') 前記スレーブディバイスからデータアボード及び前記対応マスタディバイスの識別子を受信し、前記(i)段階は、(i') 前記識別子を有するマスタディバイスに前記データアボードを伝送することが特に望ましい。
【００１２】
一方、本発明の他の分野によれば、前記目的は、アドレス／制御バス及びデータバスを備えたバスシステムにおいて、所定の仲裁アルゴリズムによって前記アドレス／制御バスの使用を仲裁するためのアービタと、前記アービタの仲裁結果による順序通り前記アドレス／制御バスを通じてデータ伝送を準備するための情報が含まれたアクセスコマンドパケットを前記アービタに伝送し、前記アービタからのデータ伝送を通知されて前記データバスを通じてデータを送受信するための少なくとも１つのマスタディバイスと、前記アービタから前記アクセスコマンドを受信して実行することによってデータ伝送準備完了を前記アービタに通知し、前記アービタの対応マスタディバイスへのデータ伝送通知によって前記データバスを通じてデータを送受信するための少なくとも１つのスレーブディバイスを含み、前記アービタは、前記マスタディバイスから伝送された前記アクセスコマンドパケットを前記スレーブディバイスに伝送するマスタインターフェースと、前記スレーブディバイスから前記データ伝送準備完了の通知を受けて前記マスタディバイスに前記データ伝送通知を送るスレーブインターフェースとを備え、且つ、前記マスタインターフェースと前記スレーブインターフェースとは相互独立的であり、これにより、前記アドレス／制御バスと前記データバスは一時点で相異なるマスタディバイスによって占有されうることを特徴とするバスシステムによって達成される。
【００１３】
ここで、前記アービタは、前記スレーブディバイスからデータの伝送完了を受信して前記マスタディバイスにデータの伝送完了を通知することが望ましい。
また、前記スレーブディバイスは、データ伝送準備完了の通知のために、データ伝送開始、及び対応マスタディバイスの識別子が含まれた伝送制御パケットを前記アービタに伝送し、前記アービタは、前記伝送制御パケットに含まれた前記識別子を有するマスタディバイスにデータ伝送開始を通知することが望ましい。
【００１４】
また、前記スレーブは、データの伝送が完了されると、データ伝送完了、及び対応マスタディバイスの識別子の含まれた伝送制御パケットを前記アービタに伝送し、前記アービタは、前記識別子を有するマスタディバイスに前記データの伝送完了を通知することが効率的である。
【００１５】
そして、前記アクセスコマンドパケットは、データの伝送のためのアドレス、リード／ライトフラグ、ビット幅、及び前記アクセスコマンドパケットを発送したマスタディバイスの識別子を含み、バースト伝送のためのバースト長さをさらに含むことが特に効率的である。
【００１６】
また、前記スレーブディバイスは、データ伝送が失敗した時、アボード及び前記対応マスタディバイスの識別子を含む伝送制御パケットを前記アービタに伝送し、前記アービタは、前記伝送失敗の含まれた伝送制御パケットに添付された識別子を有するマスタディバイスに前記アボードを伝送することがさらに効率的である。
【００１７】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を詳しく説明する。
図１は本発明の望ましい実施形態に係るバスシステムの概略図である。
図１を参照すれば、バスシステム１００は、複数のマスタディバイス１１、１２、１３、１４、複数のスレーブディバイス２１、２２、２３、２４、２５、及びアービタ３を含む。一方、複数のマスタディバイス１１、１２、１３、１４、及び複数のスレーブディバイス２１、２２、２３、２４、２５は、単純化のためにデータバス（図示せず）により連結されている。データバスは、データ伝送速度の相異なるメインデータバスとローカルデータバスとを含むことができる。
【００１８】
一般に、マスタディバイス１１、１２、１３、１４はプロセッサーまたはDMAディバイスであり、スレーブディバイス２１、２２、２３、２４、２５はRAM、ROMなどのメモリ、入出力ディバイス、またはその他の周辺装置を意味する。マスタディバイス１１、１２、１３、１４のそれぞれは他のマスタディバイス１１、１２、１３、１４に関するスレーブディバイスになることができる。また、マスタディバイス及びスレーブディバイスの数は必要に応じて多様に変更できる。
【００１９】
アービタ３は、従来のバスシステムのアービタがアドレス/制御バスに関する所有権をマスタディバイスに付与することによって、マスタディバイスがスレーブディバイスを直接制御し、スレーブディバイスからの応答を処理していたこととは違って、アドレス/制御バスの所有権をマスタディバイス１１、１２、１３、１４に付与しない。すなわち、アービタ３はマスタディバイス１１、１２、１３、１４から出力されるアドレス、リード／ライトフラグ、バースト伝送されるデータの大きさ、ビット幅など所定のデータの伝送のために必要な情報(以下“アクセスコマンドパケット(Access Command Packet)”と称する)を受信してスレーブディバイス２１、２２、２３、２４、２５に伝達し、スレーブディバイス２１、２２、２３、２４、２５からの応答を処理する。
【００２０】
図２は図１のアービタ３の詳細ブロック図である。ただし、説明の便宜上、対応スレーブディバイスは部材番号２１のスレーブディバイスであると前提する。図２を参照すれば、アービタ３はマスタインターフェース３１とスレーブインターフェース３２とを具備する。マスタインターフェース３１はマスタディバイス１１、１２、１３、１４からアクセスコマンドパケットを伝達されて対応スレーブディバイス２１に伝達する。スレーブインターフェース３２はアクセスコマンドパケットを伝達されたスレーブディバイス２１から対応データの伝送準備完了を受信し、対応マスタディバイス１１、１２、１３、１４にデータ伝送を通知し、これによりバスシステム１００に備えられたデータバス（図示せず）を通じてデータが伝送される。
【００２１】
換言すれば、アクセスコマンドパケットを伝達されたスレーブディバイス２１が対応データ伝送のための準備を完了し、データ伝送を制御するための伝送制御パケット(Transfer Control Packet)をスレーブインターフェース３２に出力し、スレーブインターフェース３２はデータ伝送のためのデータ伝送パケット(Data Transfer Packet)を対応マスタディバイス１１、１２、１３、１４に出力する。
【００２２】
図３は本発明の望ましい実施形態に係るアクセスコマンドパケットの構成を説明するための図面である。
図３を参照すれば、アクセスコマンドパケットは、データを書込/読出のために予め必要な各種の制御情報を含む。具体的に、アドレス、リード／ライトフラグ、ビット幅、バースト長さ、対応マスタディバイス１１、１２、１３、１４の識別子を含む。
【００２３】
アドレスは、対応スレーブディバイス２１から必要なデータを読出したり、スレーブディバイス２１にデータを書込むためのアクセスの開始地点のアドレスを意味する。リード／ライトフラグは、データ伝送の方向を知らせるインジケータの役割をする。リード／フラグの場合には、データの読出しのための場合であってスレーブディバイス２１から対応マスタディバイス１１、１２、１３、１４にデータが伝送され、ライトフラグの場合にはデータの書込みのための場合であって対応マスタディバイス１１、１２、１３、１４からスレーブディバイス２１にデータを伝送させる。ビット幅はデータ伝送の幅を意味する。実際に、３２ビットメモリバスシステムでも常に３２ビットのデータ伝送がなされるのではなく、必要に応じて８ビット、または１６ビット単位のデータ伝送がなされるために、データ伝送準備のために伝送されるデータのビット幅を知らなければならない。バースト長さは、データのバースト伝送が行われる時のバースト伝送の長さを意味する。スレーブディバイス２１はバースト長さを既に知ってこそこれに基づいてデータ伝送を完了しうる。バースト伝送を支援するディバイスとしてはSDRAMのようなメモリディバイスが挙げられる。対応マスタディバイスの識別子は、スレーブディバイス２１をしてデータを伝送すべきマスタディバイス１１、１２、１３、１４を知らせる。従来の仲裁方法においてはマスタディバイスが直接スレーブディバイスを制御するためにスレーブディバイスがマスタディバイスを識別する必要がなかったが、本発明ではアービタ３が直接スレーブディバイス２１を制御する仲裁スキーム(arbitration scheme)に従うためにスレーブディバイス２１にデータ伝送対象のマスタディバイス１１、１２、１３、１４を知らせる必要がある。
【００２４】
図４は本発明の望ましい実施形態による伝送制御パケットの構成を説明するための図面である。
図４を参照すれば、伝送開始インジケータ(Data Transfer Start Indicator)、伝送完了インジケータ(Data Transfer Finish Indicator)、アボード(Abort)、伝送遅延インジケータ(Data Stall Indicator)、伝送開始インジケータが伝えられるマスタディバイス識別子、伝送完了インジケータが伝えられるマスタディバイス識別子、アボードが伝えられるマスタディバイス識別子を含む。
【００２５】
伝送開始インジケータはデータバスを通じてデータ伝送の開始時点を知らせる。伝送完了インジケータはデータバスを通じてデータ伝送の完了時点を知らせる。アボードは色々な理由でデータの成功的な伝送が完了されなかった場合に伝えられ、この際、アボードが伝えられるべきマスタディバイスの識別子が共に伝えられる。伝送遅延インジケータはデータバスを通じたデータ伝送中に様々な理由でデータ伝送が遅延されなければならないか、あるいは遅延される場合を知らせる。伝送開始インジケータが伝えられるべきマスタディバイス識別子、伝送完了インジケータが伝えられるべきマスタディバイス識別子、及び失敗が伝えられるべきマスタディバイス識別子は対応信号が各々伝えられるべきマスタディバイスを知らせる。
【００２６】
図５は本発明の望ましい実施形態に係るデータ伝送パケットの構成を説明するための図面である。
図５を参照すれば、データ伝送パケットは、データ伝送インジケータ、データ伝送遅延インジケータ及びアボードを含む。
【００２７】
データ伝送インジケータは、データバスを通じてデータが伝送されていることを知らせる。この信号の長さは、伝送遅延がなかった場合、アクセスコマンドパケットに含まれたバースト長さと同一な長さを有する。例えば、バースト長さが１０クロックであれば、データ伝送インジケータは１０クロックの間に活性化される。データ伝送遅延インジケータは様々な理由によるデータ伝送遅延を知らせる。アボードは様々な理由でデータ伝送が成功のうちに完了されなかった場合に伝送される。
【００２８】
前述したような構成によって本発明の望ましい実施形態に係るバス制御方法を説明すれば次の通りである。
図６は本発明の望ましい実施形態に係るバス制御方法を概略的に説明するためのフローチャートである。
【００２９】
図６を参照すれば、アービタ３は少なくとも１つのマスタディバイス１１、１２、１３、１４からアドレス/制御バスの要求を受信し、所定仲裁アルゴリズムによってアドレス/制御バスの使用を仲裁する(６０１段階)。ここで、アドレス/制御バスの要求の仲裁とはアクセスコマンドパケットを受取る順序を決定することを意味する。すなわち、本発明に係るアービタ３はマスタディバイス１１、１２、１３、１４とスレーブディバイス２１、２２、２３、２４、２５を連結するアドレス/制御バス上に配置されているので、同時に２つ以上のマスタディバイス１１、１２、１３、１４がアクセスコマンドパケットを伝達しようとする場合がこれに該当する。適用可能な仲裁アルゴリズムは周知の仲裁アルゴリズムだけでなく将来に知られる仲裁アルゴリズムも含む。但し、仲裁アルゴリズムそのものは本発明の要旨の外にあるので、その詳細な説明は略す。
【００３０】
アービタ３は仲裁の結果による順序通りマスタディバイス１１、１２、１３、１４からアドレス/制御バスを通じてアクセスコマンドパケットを受信する(６０２段階)。
受信されたアクセスコマンドパケットを対応スレーブディバイス２１に送信する(６０３段階)。
【００３１】
スレーブディバイス２１は受信されたアクセスコマンドパケットを伝達されて対応データの伝送準備を完了する(６０４段階)。
データの伝送準備が完了されることによってマスタディバイス１１、１２、１３、１４とスレーブディバイス２１とを連結するデータバス（図示せず）を通じてデータを伝送させる(６０５段階)。
【００３２】
図７は図６のバス制御方法をさらに詳しく説明するためのフローチャートである。
図７を参照すれば、後続手続きはマスタインターフェース３１で行われる。
マスタインターフェース３１はマスタディバイス１１、１２、１３、１４からアドレス/制御バスの要求を受信する(７０１段階)。
【００３３】
アドレス/制御バスの要求が受信されると、所定の仲裁アルゴリズムによってアドレス/制御バスを仲裁する(７０２段階)。ここで、仲裁は前記６０１段階と同一な意味を有する。
次いで、前記７０２段階の仲裁の結果による順序通り、マスタディバイス１１、１２、１３、１４からアクセスコマンドパケットを受信する(７０３段階)。
【００３４】
受信されたアクセスコマンドパケットを対応スレーブディバイス２１に送信する(７０４段階)。
後続手続きはスレーブディバイス２１で行われる。
スレーブディバイス２１は受信されたアクセスコマンドパケットを実行する(７０５段階)。
【００３５】
アクセスコマンドパケットを実行することによってデータ伝送準備が完了されたスレーブディバイス２１はスレーブインターフェース３２に伝送制御パケットを送信する(７０６段階)。
後続手続きはスレーブインターフェース３２で行われる。
【００３６】
スレーブインターフェース３２は受信された伝送制御パケットに含まれたマスタディバイス識別子によって対応マスタディバイス１１、１２、１３、１４にデータ伝送パケットを送信する(７０７段階)。データ伝送パケットが伝送されると同時にデータバスを通じてデータが伝送され、これでマスタディバイス１１、１２、１３、１４からのアクセスコマンドパケットが実行完了される。
【００３７】
ここで、バス制御方法はマスタインターフェース２１⇒スレーブディバイス２１⇒スレーブインターフェース３２の順に説明したが、マスタインターフェース３１とスレーブインターフェース３２は相互独立的であるため、アクセスコマンドパケットの伝送と、伝送制御パケットの伝送及びデータ伝送パケットの伝送が別に行われることができる。換言すれば、一時点において、本発明によれば、アドレス/制御バスを占有するマスタディバイスとデータバスを占有するマスタディバイスとが異なることがある。
【００３８】
一方、本発明に係る仲裁方法において、スレーブディバイス２１とアービタ３との伝送制御パケットの伝送中、エラー発生に備えて伝送制御パケットに伝送遅延インジケータ、及びアボードを含め、アービタ３とマスタディバイス１１、１２、１３、１４とのデータ伝送パケットの伝送中、エラー発生に備えてデータ伝送パケットにデータ伝送遅延インジケータ、アボードを含めた。これにより、データ伝送中のエラーに対する対処が可能となり、エラー率が低くなり、かつシステムの性能が向上される。
【００３９】
具体的に、スレーブディバイス２１は、データ伝送が失敗した場合、アボード及び前記対応マスタディバイスの識別子を含む伝送制御パケットを前記アービタに伝送し、アービタ３は、前記アボードの含まれた伝送制御パケットに添付された識別子を有するマスタディバイスに前記アボードを伝送する。これにより、伝送に失敗したデータを再伝送可能にすることによって伝送エラーのチェックが可能となる。
【００４０】
【発明の効果】
前述したように、本発明によれば、SDRAMのような高速スレーブディバイスを採用したバスシステムにおいてバス使用効率をさらに高められるバスシステム及びそのバス仲裁方法が提供される。すなわち、一時点でアドレス/制御バスとデータバスとを各々別のマスタディバイスが占有可能なので、バスの遊休時間が減少される。
【００４１】
さらに、マスタディバイスはアービタアクセスコマンドパケットを伝送し、再び自体の主作業に迅速に復帰可能なので作業効率が向上される。また、データ伝送の開始前まで他のアクセスコマンドパケットを伝送可能なので連続したデータ伝送が可能で、これによりデータバスのアイドルクロックを最小化させうる。
【００４２】
一方、マスタディバイスは、従来の直接スレーブディバイスの制御方法とは違って、アクセスコマンドパケットのみを伝送し、データ伝送の開始まで待てば良いので、従来に比べて非常に単純なバスインターフェース構造を有することになる。
【図面の簡単な説明】
【図１】 本発明の望ましい実施形態に係るバスシステムの概略図である。
【図２】 図１のアービタの詳細ブロック図である。
【図３】 本発明の望ましい実施形態に係るアクセスコマンドパケットの構成を説明するための図面である。
【図４】 本発明の望ましい実施形態に係る伝送制御パケットの構成を説明するための図面である。
【図５】 本発明の望ましい実施形態に係るデータ伝送パケットの構成を説明するための図面である。
【図６】 本発明の望ましい実施形態に係るバス制御方法を概略的に説明するためのフローチャートである。
【図７】 図６のバス制御方法をさらに具体的に説明するためのフローチャートである。
【符号の説明】
１００ バスシステム
３ アービタ
１１、１２、１３、１４ マスタディバイス
２１、２２、２３、２４、２５ スレーブディバイス
３１ マスタインターフェース
３２ スレーブインターフェース
【発明の属する技術分野】
本発明はバスシステム及びそのバス仲裁方法に係り、特に複数のマスタディバイス、複数のスレーブディバイス、及び前記マスタディバイスとスレーブディバイスとを連結するアドレス/制御バスとデータバスとを含むバスシステム及びそのバス仲裁方法に関する。
【０００２】
【従来の技術】
アービタはバスの使用権限を仲裁する役割を担当する。従来のバスシステムにおいて、アービタは複数のマスタディバイスからバス使用要求を受信して固有の仲裁アルゴリズムによってバス使用要求を仲裁し、仲裁結果による順序通りマスタディバイスにバス所有権を許与する。バス所有権を譲りうけたマスタディバイスは対応スレーブディバイスとのデータ送/受信が完了するまでバス使用権を独占する。ここで、バスはアドレス/制御バス、及びデータバスを共に意味する。これらバスに対する使用時点が一致するスレーブディバイスの場合には、従来のアービタによる仲裁方式に特に問題はなかった。
【０００３】
しかし、最近のバスシステムはスレーブディバイスとしてSDRAMのような高速メモリを採用している。SDRAMのような高速メモリはアドレス/制御バスとデータバスの使用時点とが一致していない。すなわち、SDRAMにアドレス、リード／ライトフラグなどアドレス/制御信号が入力されれば、所定の待ち時間(latency time)が経過した後にデータの入/出力が可能となる。これにより、マスタディバイスがアドレス/制御バス及びデータバスの使用権を独占する間に、実際のアドレス/制御バスまたはデータバスの占有時間は長くない。すなわち、従来のアドレス/制御バス及びデータバスの両者に対して同時に一定時間独占権を付与する従来の仲裁方式によればアドレス/制御バスとデータバスのアイドルクロック数が多くてバスの使用効率が低下される。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は、SDRAMのような高速スレーブディバイスを採用したバスシステムにおいてバス使用効率のさらに高いバスシステム及びそのバス仲裁方法を提供することである。
【０００５】
【課題を解決するための手段】
前記目的は、本発明によって、アドレス／制御バス、及びデータバスを備えたバスシステムにおいて、(a) 少なくとも１つのマスタディバイスからバス要求を受信し、所定仲裁アルゴリズムによってアドレス／制御バスの使用を仲裁する段階と、(b) 前記仲裁結果による順序通りアドレス／制御バスを通じて前記マスタディバイスからデータ伝送準備のための情報を含むアクセスコマンドパケットを仲裁器で受信して、前記受信されたアクセスコマンドパケットを対応するスレーブディバイスに伝送する段階と、(c) 前記仲裁器において、前記スレーブディバイスから対応するデータの伝送準備完了を受信する段階と、(d) 前記仲裁器において、前記マスタディバイスにデータ伝送を通知する段階と、(e) 前記データバスを通じてデータが伝送される段階とを含み、前記仲裁器は、前記マスタディバイスから前記アクセスコマンドパケットを受信して前記スレーブディバイスに伝送するためのマスタインターフェースと、前記スレーブディバイスから前記データの伝送準備完了を受信して前記マスタディバイスに前記データ伝送を通知するためのスレーブインターフェースとを具備し、且つ、前記マスタインターフェースと前記スレーブインターフェースとは相互独立的であり、これにより、前記アドレス／制御バスと前記データバスは一時点で相異なるマスタディバイスによって占有されうることを特徴とするバス仲裁方法によって達成される。
【０００６】
ここで、(f) 前記スレーブディバイスからデータの伝送完了を受信する段階と、(g) 前記マスタディバイスにデータの伝送完了を通知する段階とをさらに含むことが望ましい。
【０００７】
前記(c)段階は、(c１) 前記スレーブディバイスからデータ伝送開始、及び対応マスタディバイスの識別子の含まれた伝送制御パケットを受信し、前記(d)段階は、(d１) 前記識別子を有するマスタディバイスに前記データ伝送開始を通知することが望ましい。
【０００８】
前記(f)段階は、(f１) 前記スレーブディバイスからデータ伝送完了、及び対応マスタディバイスの識別子の含まれた伝送制御パケットを受信し、前記(g)段階は、(g１) 前記識別子を有するマスタディバイスに前記データ伝送完了を通知することが望ましい。
【０００９】
そして、前記アクセスコマンドパケットは、データの伝送のためのアドレス、リード／ライトフラグ、ビット幅、及び前記アクセスコマンドパケットを発送したマスタディバイスの識別子を含み、バースト伝送のためのバースト長さをさらに含むことが望ましい。
【００１０】
また、前記(e)段階のデータ伝送が失敗された場合、(h) 前記スレーブディバイスからデータアボードを受信する段階と、(i) 対応マスタディバイスにデータアボードを通知する段階と、(j) データを再伝送する段階とをさらに含むことが望ましい。
【００１１】
前記(h)段階は、(h') 前記スレーブディバイスからデータアボード及び前記対応マスタディバイスの識別子を受信し、前記(i)段階は、(i') 前記識別子を有するマスタディバイスに前記データアボードを伝送することが特に望ましい。
【００１２】
一方、本発明の他の分野によれば、前記目的は、アドレス／制御バス及びデータバスを備えたバスシステムにおいて、所定の仲裁アルゴリズムによって前記アドレス／制御バスの使用を仲裁するためのアービタと、前記アービタの仲裁結果による順序通り前記アドレス／制御バスを通じてデータ伝送を準備するための情報が含まれたアクセスコマンドパケットを前記アービタに伝送し、前記アービタからのデータ伝送を通知されて前記データバスを通じてデータを送受信するための少なくとも１つのマスタディバイスと、前記アービタから前記アクセスコマンドを受信して実行することによってデータ伝送準備完了を前記アービタに通知し、前記アービタの対応マスタディバイスへのデータ伝送通知によって前記データバスを通じてデータを送受信するための少なくとも１つのスレーブディバイスを含み、前記アービタは、前記マスタディバイスから伝送された前記アクセスコマンドパケットを前記スレーブディバイスに伝送するマスタインターフェースと、前記スレーブディバイスから前記データ伝送準備完了の通知を受けて前記マスタディバイスに前記データ伝送通知を送るスレーブインターフェースとを備え、且つ、前記マスタインターフェースと前記スレーブインターフェースとは相互独立的であり、これにより、前記アドレス／制御バスと前記データバスは一時点で相異なるマスタディバイスによって占有されうることを特徴とするバスシステムによって達成される。
【００１３】
ここで、前記アービタは、前記スレーブディバイスからデータの伝送完了を受信して前記マスタディバイスにデータの伝送完了を通知することが望ましい。
また、前記スレーブディバイスは、データ伝送準備完了の通知のために、データ伝送開始、及び対応マスタディバイスの識別子が含まれた伝送制御パケットを前記アービタに伝送し、前記アービタは、前記伝送制御パケットに含まれた前記識別子を有するマスタディバイスにデータ伝送開始を通知することが望ましい。
【００１４】
また、前記スレーブは、データの伝送が完了されると、データ伝送完了、及び対応マスタディバイスの識別子の含まれた伝送制御パケットを前記アービタに伝送し、前記アービタは、前記識別子を有するマスタディバイスに前記データの伝送完了を通知することが効率的である。
【００１５】
そして、前記アクセスコマンドパケットは、データの伝送のためのアドレス、リード／ライトフラグ、ビット幅、及び前記アクセスコマンドパケットを発送したマスタディバイスの識別子を含み、バースト伝送のためのバースト長さをさらに含むことが特に効率的である。
【００１６】
また、前記スレーブディバイスは、データ伝送が失敗した時、アボード及び前記対応マスタディバイスの識別子を含む伝送制御パケットを前記アービタに伝送し、前記アービタは、前記伝送失敗の含まれた伝送制御パケットに添付された識別子を有するマスタディバイスに前記アボードを伝送することがさらに効率的である。
【００１７】
【発明の実施の形態】
以下、添付した図面に基づいて本発明の望ましい実施形態を詳しく説明する。
図１は本発明の望ましい実施形態に係るバスシステムの概略図である。
図１を参照すれば、バスシステム１００は、複数のマスタディバイス１１、１２、１３、１４、複数のスレーブディバイス２１、２２、２３、２４、２５、及びアービタ３を含む。一方、複数のマスタディバイス１１、１２、１３、１４、及び複数のスレーブディバイス２１、２２、２３、２４、２５は、単純化のためにデータバス（図示せず）により連結されている。データバスは、データ伝送速度の相異なるメインデータバスとローカルデータバスとを含むことができる。
【００１８】
一般に、マスタディバイス１１、１２、１３、１４はプロセッサーまたはDMAディバイスであり、スレーブディバイス２１、２２、２３、２４、２５はRAM、ROMなどのメモリ、入出力ディバイス、またはその他の周辺装置を意味する。マスタディバイス１１、１２、１３、１４のそれぞれは他のマスタディバイス１１、１２、１３、１４に関するスレーブディバイスになることができる。また、マスタディバイス及びスレーブディバイスの数は必要に応じて多様に変更できる。
【００１９】
アービタ３は、従来のバスシステムのアービタがアドレス/制御バスに関する所有権をマスタディバイスに付与することによって、マスタディバイスがスレーブディバイスを直接制御し、スレーブディバイスからの応答を処理していたこととは違って、アドレス/制御バスの所有権をマスタディバイス１１、１２、１３、１４に付与しない。すなわち、アービタ３はマスタディバイス１１、１２、１３、１４から出力されるアドレス、リード／ライトフラグ、バースト伝送されるデータの大きさ、ビット幅など所定のデータの伝送のために必要な情報(以下“アクセスコマンドパケット(Access Command Packet)”と称する)を受信してスレーブディバイス２１、２２、２３、２４、２５に伝達し、スレーブディバイス２１、２２、２３、２４、２５からの応答を処理する。
【００２０】
図２は図１のアービタ３の詳細ブロック図である。ただし、説明の便宜上、対応スレーブディバイスは部材番号２１のスレーブディバイスであると前提する。図２を参照すれば、アービタ３はマスタインターフェース３１とスレーブインターフェース３２とを具備する。マスタインターフェース３１はマスタディバイス１１、１２、１３、１４からアクセスコマンドパケットを伝達されて対応スレーブディバイス２１に伝達する。スレーブインターフェース３２はアクセスコマンドパケットを伝達されたスレーブディバイス２１から対応データの伝送準備完了を受信し、対応マスタディバイス１１、１２、１３、１４にデータ伝送を通知し、これによりバスシステム１００に備えられたデータバス（図示せず）を通じてデータが伝送される。
【００２１】
換言すれば、アクセスコマンドパケットを伝達されたスレーブディバイス２１が対応データ伝送のための準備を完了し、データ伝送を制御するための伝送制御パケット(Transfer Control Packet)をスレーブインターフェース３２に出力し、スレーブインターフェース３２はデータ伝送のためのデータ伝送パケット(Data Transfer Packet)を対応マスタディバイス１１、１２、１３、１４に出力する。
【００２２】
図３は本発明の望ましい実施形態に係るアクセスコマンドパケットの構成を説明するための図面である。
図３を参照すれば、アクセスコマンドパケットは、データを書込/読出のために予め必要な各種の制御情報を含む。具体的に、アドレス、リード／ライトフラグ、ビット幅、バースト長さ、対応マスタディバイス１１、１２、１３、１４の識別子を含む。
【００２３】
アドレスは、対応スレーブディバイス２１から必要なデータを読出したり、スレーブディバイス２１にデータを書込むためのアクセスの開始地点のアドレスを意味する。リード／ライトフラグは、データ伝送の方向を知らせるインジケータの役割をする。リード／フラグの場合には、データの読出しのための場合であってスレーブディバイス２１から対応マスタディバイス１１、１２、１３、１４にデータが伝送され、ライトフラグの場合にはデータの書込みのための場合であって対応マスタディバイス１１、１２、１３、１４からスレーブディバイス２１にデータを伝送させる。ビット幅はデータ伝送の幅を意味する。実際に、３２ビットメモリバスシステムでも常に３２ビットのデータ伝送がなされるのではなく、必要に応じて８ビット、または１６ビット単位のデータ伝送がなされるために、データ伝送準備のために伝送されるデータのビット幅を知らなければならない。バースト長さは、データのバースト伝送が行われる時のバースト伝送の長さを意味する。スレーブディバイス２１はバースト長さを既に知ってこそこれに基づいてデータ伝送を完了しうる。バースト伝送を支援するディバイスとしてはSDRAMのようなメモリディバイスが挙げられる。対応マスタディバイスの識別子は、スレーブディバイス２１をしてデータを伝送すべきマスタディバイス１１、１２、１３、１４を知らせる。従来の仲裁方法においてはマスタディバイスが直接スレーブディバイスを制御するためにスレーブディバイスがマスタディバイスを識別する必要がなかったが、本発明ではアービタ３が直接スレーブディバイス２１を制御する仲裁スキーム(arbitration scheme)に従うためにスレーブディバイス２１にデータ伝送対象のマスタディバイス１１、１２、１３、１４を知らせる必要がある。
【００２４】
図４は本発明の望ましい実施形態による伝送制御パケットの構成を説明するための図面である。
図４を参照すれば、伝送開始インジケータ(Data Transfer Start Indicator)、伝送完了インジケータ(Data Transfer Finish Indicator)、アボード(Abort)、伝送遅延インジケータ(Data Stall Indicator)、伝送開始インジケータが伝えられるマスタディバイス識別子、伝送完了インジケータが伝えられるマスタディバイス識別子、アボードが伝えられるマスタディバイス識別子を含む。
【００２５】
伝送開始インジケータはデータバスを通じてデータ伝送の開始時点を知らせる。伝送完了インジケータはデータバスを通じてデータ伝送の完了時点を知らせる。アボードは色々な理由でデータの成功的な伝送が完了されなかった場合に伝えられ、この際、アボードが伝えられるべきマスタディバイスの識別子が共に伝えられる。伝送遅延インジケータはデータバスを通じたデータ伝送中に様々な理由でデータ伝送が遅延されなければならないか、あるいは遅延される場合を知らせる。伝送開始インジケータが伝えられるべきマスタディバイス識別子、伝送完了インジケータが伝えられるべきマスタディバイス識別子、及び失敗が伝えられるべきマスタディバイス識別子は対応信号が各々伝えられるべきマスタディバイスを知らせる。
【００２６】
図５は本発明の望ましい実施形態に係るデータ伝送パケットの構成を説明するための図面である。
図５を参照すれば、データ伝送パケットは、データ伝送インジケータ、データ伝送遅延インジケータ及びアボードを含む。
【００２７】
データ伝送インジケータは、データバスを通じてデータが伝送されていることを知らせる。この信号の長さは、伝送遅延がなかった場合、アクセスコマンドパケットに含まれたバースト長さと同一な長さを有する。例えば、バースト長さが１０クロックであれば、データ伝送インジケータは１０クロックの間に活性化される。データ伝送遅延インジケータは様々な理由によるデータ伝送遅延を知らせる。アボードは様々な理由でデータ伝送が成功のうちに完了されなかった場合に伝送される。
【００２８】
前述したような構成によって本発明の望ましい実施形態に係るバス制御方法を説明すれば次の通りである。
図６は本発明の望ましい実施形態に係るバス制御方法を概略的に説明するためのフローチャートである。
【００２９】
図６を参照すれば、アービタ３は少なくとも１つのマスタディバイス１１、１２、１３、１４からアドレス/制御バスの要求を受信し、所定仲裁アルゴリズムによってアドレス/制御バスの使用を仲裁する(６０１段階)。ここで、アドレス/制御バスの要求の仲裁とはアクセスコマンドパケットを受取る順序を決定することを意味する。すなわち、本発明に係るアービタ３はマスタディバイス１１、１２、１３、１４とスレーブディバイス２１、２２、２３、２４、２５を連結するアドレス/制御バス上に配置されているので、同時に２つ以上のマスタディバイス１１、１２、１３、１４がアクセスコマンドパケットを伝達しようとする場合がこれに該当する。適用可能な仲裁アルゴリズムは周知の仲裁アルゴリズムだけでなく将来に知られる仲裁アルゴリズムも含む。但し、仲裁アルゴリズムそのものは本発明の要旨の外にあるので、その詳細な説明は略す。
【００３０】
アービタ３は仲裁の結果による順序通りマスタディバイス１１、１２、１３、１４からアドレス/制御バスを通じてアクセスコマンドパケットを受信する(６０２段階)。
受信されたアクセスコマンドパケットを対応スレーブディバイス２１に送信する(６０３段階)。
【００３１】
スレーブディバイス２１は受信されたアクセスコマンドパケットを伝達されて対応データの伝送準備を完了する(６０４段階)。
データの伝送準備が完了されることによってマスタディバイス１１、１２、１３、１４とスレーブディバイス２１とを連結するデータバス（図示せず）を通じてデータを伝送させる(６０５段階)。
【００３２】
図７は図６のバス制御方法をさらに詳しく説明するためのフローチャートである。
図７を参照すれば、後続手続きはマスタインターフェース３１で行われる。
マスタインターフェース３１はマスタディバイス１１、１２、１３、１４からアドレス/制御バスの要求を受信する(７０１段階)。
【００３３】
アドレス/制御バスの要求が受信されると、所定の仲裁アルゴリズムによってアドレス/制御バスを仲裁する(７０２段階)。ここで、仲裁は前記６０１段階と同一な意味を有する。
次いで、前記７０２段階の仲裁の結果による順序通り、マスタディバイス１１、１２、１３、１４からアクセスコマンドパケットを受信する(７０３段階)。
【００３４】
受信されたアクセスコマンドパケットを対応スレーブディバイス２１に送信する(７０４段階)。
後続手続きはスレーブディバイス２１で行われる。
スレーブディバイス２１は受信されたアクセスコマンドパケットを実行する(７０５段階)。
【００３５】
アクセスコマンドパケットを実行することによってデータ伝送準備が完了されたスレーブディバイス２１はスレーブインターフェース３２に伝送制御パケットを送信する(７０６段階)。
後続手続きはスレーブインターフェース３２で行われる。
【００３６】
スレーブインターフェース３２は受信された伝送制御パケットに含まれたマスタディバイス識別子によって対応マスタディバイス１１、１２、１３、１４にデータ伝送パケットを送信する(７０７段階)。データ伝送パケットが伝送されると同時にデータバスを通じてデータが伝送され、これでマスタディバイス１１、１２、１３、１４からのアクセスコマンドパケットが実行完了される。
【００３７】
ここで、バス制御方法はマスタインターフェース２１⇒スレーブディバイス２１⇒スレーブインターフェース３２の順に説明したが、マスタインターフェース３１とスレーブインターフェース３２は相互独立的であるため、アクセスコマンドパケットの伝送と、伝送制御パケットの伝送及びデータ伝送パケットの伝送が別に行われることができる。換言すれば、一時点において、本発明によれば、アドレス/制御バスを占有するマスタディバイスとデータバスを占有するマスタディバイスとが異なることがある。
【００３８】
一方、本発明に係る仲裁方法において、スレーブディバイス２１とアービタ３との伝送制御パケットの伝送中、エラー発生に備えて伝送制御パケットに伝送遅延インジケータ、及びアボードを含め、アービタ３とマスタディバイス１１、１２、１３、１４とのデータ伝送パケットの伝送中、エラー発生に備えてデータ伝送パケットにデータ伝送遅延インジケータ、アボードを含めた。これにより、データ伝送中のエラーに対する対処が可能となり、エラー率が低くなり、かつシステムの性能が向上される。
【００３９】
具体的に、スレーブディバイス２１は、データ伝送が失敗した場合、アボード及び前記対応マスタディバイスの識別子を含む伝送制御パケットを前記アービタに伝送し、アービタ３は、前記アボードの含まれた伝送制御パケットに添付された識別子を有するマスタディバイスに前記アボードを伝送する。これにより、伝送に失敗したデータを再伝送可能にすることによって伝送エラーのチェックが可能となる。
【００４０】
【発明の効果】
前述したように、本発明によれば、SDRAMのような高速スレーブディバイスを採用したバスシステムにおいてバス使用効率をさらに高められるバスシステム及びそのバス仲裁方法が提供される。すなわち、一時点でアドレス/制御バスとデータバスとを各々別のマスタディバイスが占有可能なので、バスの遊休時間が減少される。
【００４１】
さらに、マスタディバイスはアービタアクセスコマンドパケットを伝送し、再び自体の主作業に迅速に復帰可能なので作業効率が向上される。また、データ伝送の開始前まで他のアクセスコマンドパケットを伝送可能なので連続したデータ伝送が可能で、これによりデータバスのアイドルクロックを最小化させうる。
【００４２】
一方、マスタディバイスは、従来の直接スレーブディバイスの制御方法とは違って、アクセスコマンドパケットのみを伝送し、データ伝送の開始まで待てば良いので、従来に比べて非常に単純なバスインターフェース構造を有することになる。
【図面の簡単な説明】
【図１】 本発明の望ましい実施形態に係るバスシステムの概略図である。
【図２】 図１のアービタの詳細ブロック図である。
【図３】 本発明の望ましい実施形態に係るアクセスコマンドパケットの構成を説明するための図面である。
【図４】 本発明の望ましい実施形態に係る伝送制御パケットの構成を説明するための図面である。
【図５】 本発明の望ましい実施形態に係るデータ伝送パケットの構成を説明するための図面である。
【図６】 本発明の望ましい実施形態に係るバス制御方法を概略的に説明するためのフローチャートである。
【図７】 図６のバス制御方法をさらに具体的に説明するためのフローチャートである。
【符号の説明】
１００ バスシステム
３ アービタ
１１、１２、１３、１４ マスタディバイス
２１、２２、２３、２４、２５ スレーブディバイス
３１ マスタインターフェース
３２ スレーブインターフェース
Claims (15)
- アドレス／制御バス、及びデータバスを備えたバスシステムにおけるバス仲裁方法において、
(a) 少なくとも１つのマスタディバイスからバス要求を受信し、所定仲裁アルゴリズムによってアドレス／制御バスの使用を仲裁する段階と、
(b) 前記仲裁結果による順序通りアドレス／制御バスを通じて前記マスタディバイスからデータ伝送準備のための情報を含むアクセスコマンドパケットを仲裁器で受信して、前記受信されたアクセスコマンドパケットを対応するスレーブディバイスに伝送する段階と、
(c) 前記仲裁器において、前記スレーブディバイスから対応するデータの伝送準備完了を受信する段階と、
(d) 前記仲裁器において、前記マスタディバイスにデータ伝送を通知する段階と、
(e) 前記データバスを通じてデータが伝送される段階とを含み、
前記仲裁器は、
前記マスタディバイスから前記アクセスコマンドパケットを受信して前記スレーブディバイスに伝送するためのマスタインターフェースと、
前記スレーブディバイスから前記データの伝送準備完了を受信して前記マスタディバイスに前記データ伝送を通知するためのスレーブインターフェースと
を具備し、且つ、前記マスタインターフェースと前記スレーブインターフェースとは相互独立的であり、これにより、
前記アドレス／制御バスと前記データバスは一時点で相異なるマスタディバイスによって占有されうることを特徴とするバス仲裁方法。 - 前記(e)段階の後に、
(f) 前記スレーブディバイスからデータの伝送完了を受信する段階と、
(g) 前記マスタディバイスにデータの伝送完了を通知する段階とをさらに含むことを特徴とする請求項１に記載のバス仲裁方法。 - 前記(c)段階は、
(c１) 前記スレーブディバイスからデータ伝送開始、及び対応マスタディバイスの識別子の含まれた伝送制御パケットを受信し、
前記(d)段階は、
(d１) 前記識別子を有するマスタディバイスに前記データ伝送開始を通知することを特徴とする請求項２に記載のバス仲裁方法。 - 前記(f)段階は、
(f１) 前記スレーブディバイスからデータ伝送完了、及び対応マスタディバイスの識別子の含まれた伝送制御パケットを受信し、
前記(g)段階は、
(g１) 前記識別子を有するマスタディバイスに前記データ伝送完了を通知することを特徴とする請求項３に記載のバス仲裁方法。 - 前記アクセスコマンドパケットは、データの伝送のためのアドレス、リード／ライトフラグ、ビット幅、及び前記アクセスコマンドパケットを発送したマスタディバイスの識別子を含むことを特徴とする請求項１に記載のバス仲裁方法。
- 前記アクセスコマンドパケットは、バースト伝送のためのバースト長さをさらに含むことを特徴とする請求項５に記載のバス仲裁方法。
- 前記(e)段階のデータ伝送が失敗された場合、
(h) 前記スレーブディバイスからデータアボードを受信する段階と、
(i) 対応マスタディバイスにデータアボードを通知する段階と、
(j) データを再伝送する段階とをさらに含むことを特徴とする請求項１に記載のバス仲裁方法。 - 前記(h)段階は、
(h') 前記スレーブディバイスからデータアボード及び前記対応マスタディバイスの識別子を受信し、
前記(i)段階は、
(i') 前記識別子を有するマスタディバイスに前記データアボードを伝送することを特徴とする請求項７に記載のバス仲裁方法。 - アドレス／制御バス及びデータバスを備えたバスシステムにおいて、
所定の仲裁アルゴリズムによって前記アドレス／制御バスの使用を仲裁するためのアービタと、
前記アービタの仲裁結果による順序通り前記アドレス／制御バスを通じてデータ伝送を準備するための情報が含まれたアクセスコマンドパケットを前記アービタに伝送し、前記アービタからのデータ伝送を通知されて前記データバスを通じてデータを送受信するための少なくとも１つのマスタディバイスと、
前記アービタから前記アクセスコマンドを受信して実行することによってデータ伝送準備完了を前記アービタに通知し、前記アービタの対応マスタディバイスへのデータ伝送通知によって前記データバスを通じてデータを送受信するための少なくとも１つのスレーブディバイスを含み、
前記アービタは、
前記マスタディバイスから伝送された前記アクセスコマンドパケットを前記スレーブディバイスに伝送するマスタインターフェースと、
前記スレーブディバイスから前記データ伝送準備完了の通知を受けて前記マスタディバイスに前記データ伝送通知を送るスレーブインターフェースと
を備え、且つ、前記マスタインターフェースと前記スレーブインターフェースとは相互独立的であり、これにより、
前記アドレス／制御バスと前記データバスは一時点で相異なるマスタディバイスによって占有されうることを特徴とするバスシステム。 - 前記アービタは、前記スレーブディバイスからデータの伝送完了を受信して前記マスタディバイスにデータの伝送完了を通知することを特徴とする請求項９に記載のバスシステム。
- 前記スレーブディバイスは、データ伝送準備完了の通知のために、データ伝送開始、及び対応マスタディバイスの識別子が含まれた伝送制御パケットを前記アービタに伝送し、
前記アービタは、前記伝送制御パケットに含まれた前記識別子を有するマスタディバイスにデータ伝送開始を通知することを特徴とする請求項１０に記載のバスシステム。 - 前記スレーブは、データの伝送が完了されると、データ伝送完了、及び対応マスタディバイスの識別子の含まれた伝送制御パケットを前記アービタに伝送し、
前記アービタは、前記識別子を有するマスタディバイスに前記データの伝送完了を通知することを特徴とする請求項１１に記載のバスシステム。 - 前記アクセスコマンドパケットは、データの伝送のためのアドレス、リード／ライトフラグ、ビット幅、及び前記アクセスコマンドパケットを発送したマスタディバイスの識別子を含むことを特徴とする請求項９に記載のバスシステム。
- 前記アクセスコマンドパケットは、バースト伝送のためのバースト長さをさらに含むことを特徴とする請求項１３に記載のバスシステム。
- 前記スレーブディバイスは、データ伝送が失敗した時、アボード及び前記対応マスタディバイスの識別子を含む伝送制御パケットを前記アービタに伝送し、
前記アービタは、
前記アボードの含まれた伝送制御パケットに添付された識別子を有するマスタディバイスに前記アボードを伝送することを特徴とする請求項９に記載のバスシステム。
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