JP3489456B2 - リアルタイム通信装置及びシステム - Google Patents
リアルタイム通信装置及びシステムInfo
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40006—Architecture of a communication node
- H04L12/40013—Details regarding a bus controller
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/50—Queue scheduling
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/50—Queue scheduling
- H04L47/56—Queue scheduling implementing delay-aware scheduling
- H04L47/564—Attaching a deadline to packets, e.g. earliest due date first
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer And Data Communications (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数の通信ノード
が伝送路を共用してデータの送受信をリアルタイムに行
うリアルタイム通信方式および装置に係わり、特に、通
信ノード内のCPU(Central Processing Unit）の通信に
かかる負荷を解消し、かつ伝送路上でのデータ競合を回
避し伝送路の使用効率を向上できるリアルタイム通信方
式および装置に関する。
が伝送路を共用してデータの送受信をリアルタイムに行
うリアルタイム通信方式および装置に係わり、特に、通
信ノード内のCPU(Central Processing Unit）の通信に
かかる負荷を解消し、かつ伝送路上でのデータ競合を回
避し伝送路の使用効率を向上できるリアルタイム通信方
式および装置に関する。
【０００２】
【従来の技術】従来、この種のリアルタイム通信方式お
よび装置としては、例えば、AdvancedMicro Devices社
発行のデータブック「Ethernet／IEEE-802.3 Family １
９９０World Network Data Book／Handbook」の１−１３
７ページに記載されている通信ノードのハードウェア構
成を用いて伝送路からのフレーム送受信を行い、リアル
タイム通信に必須の送信タイミング制御をＣＰＵにおい
てソフトウェアで行うリアルタイム通信システムが知ら
れている。
よび装置としては、例えば、AdvancedMicro Devices社
発行のデータブック「Ethernet／IEEE-802.3 Family １
９９０World Network Data Book／Handbook」の１−１３
７ページに記載されている通信ノードのハードウェア構
成を用いて伝送路からのフレーム送受信を行い、リアル
タイム通信に必須の送信タイミング制御をＣＰＵにおい
てソフトウェアで行うリアルタイム通信システムが知ら
れている。
【０００３】送信タイミング制御を行うソフトウェアと
は、例えば、周期的にデータを送信する必要がある通信
ノードにおいて、周期的にタイムアウトする周期転送用
タイマを起動させ、さらに、トークンと呼ばれる送信権
を示すフレームを各ノード間で巡回させ、周期転送用タ
イマがタイムアウトした後、最初に前記トークンを獲得
すると、送信すべきデータをＣＰＵが主メモリ等の記憶
装置からリードし、伝送路を伝送させるための伝送フォ
ーマットに従った送信フレームをＣＰＵが形成し、デー
タブックに記載されたIEEE802.3 準拠ＬＡＮ対応通信コ
ントローラのような通信コントローラにＣＰＵがフレー
ム送信を命令し（以下、通信コントローラにフレーム送
信を命令することを「送信起動」と呼ぶ）、ＣＰＵから
送信起動を命令された通信コントローラは、送信フレー
ムを伝送路上に送信する。
は、例えば、周期的にデータを送信する必要がある通信
ノードにおいて、周期的にタイムアウトする周期転送用
タイマを起動させ、さらに、トークンと呼ばれる送信権
を示すフレームを各ノード間で巡回させ、周期転送用タ
イマがタイムアウトした後、最初に前記トークンを獲得
すると、送信すべきデータをＣＰＵが主メモリ等の記憶
装置からリードし、伝送路を伝送させるための伝送フォ
ーマットに従った送信フレームをＣＰＵが形成し、デー
タブックに記載されたIEEE802.3 準拠ＬＡＮ対応通信コ
ントローラのような通信コントローラにＣＰＵがフレー
ム送信を命令し（以下、通信コントローラにフレーム送
信を命令することを「送信起動」と呼ぶ）、ＣＰＵから
送信起動を命令された通信コントローラは、送信フレー
ムを伝送路上に送信する。
【０００４】また、伝送路からフレームを受信した通信
コントローラは、ＣＰＵに割り込みなどの手段によりフ
レーム受信を通知し、通知されたＣＰＵは受信フレーム
から受信データを取り出し、主メモリ等の記憶装置内の
所定の位置に前記受信データをライトする。
コントローラは、ＣＰＵに割り込みなどの手段によりフ
レーム受信を通知し、通知されたＣＰＵは受信フレーム
から受信データを取り出し、主メモリ等の記憶装置内の
所定の位置に前記受信データをライトする。
【０００５】上述のように、従来例のシステムにおける
通信処理はＣＰＵのソフトウェア処理の割合が大きいも
のであった。
通信処理はＣＰＵのソフトウェア処理の割合が大きいも
のであった。
【０００６】
【発明が解決しようとする課題】上述の従来システムで
は、ＣＰＵの処理速度が通信処理速度を決定し、システ
ム全体の通信性能のボトルネックになるという問題点が
ある。また、通信に関する負荷の増大により、ＣＰＵの
処理の大部分が通信処理に占有されると、ＣＰＵが処理
すべき通信処理以外のアプリケーション処理にも悪影響
を及ぼすという問題点もある。特に、リアルタイム性の
厳しい通信では、リアルタイム性を保証するためのタイ
マ処理などをＣＰＵが行う必要があるため、前記問題点
はさらに深刻なものとなる。
は、ＣＰＵの処理速度が通信処理速度を決定し、システ
ム全体の通信性能のボトルネックになるという問題点が
ある。また、通信に関する負荷の増大により、ＣＰＵの
処理の大部分が通信処理に占有されると、ＣＰＵが処理
すべき通信処理以外のアプリケーション処理にも悪影響
を及ぼすという問題点もある。特に、リアルタイム性の
厳しい通信では、リアルタイム性を保証するためのタイ
マ処理などをＣＰＵが行う必要があるため、前記問題点
はさらに深刻なものとなる。
【０００７】本発明は、これらの問題点を除くものであ
って、その目的は、リアルタイム性の厳しい通信処理か
らＣＰＵを開放し、ＣＰＵの処理負荷を増大させること
なく伝送効率がよくリアルタイム性に優れた通信を可能
にするリアルタイム通信方式および装置を提供すること
にある。
って、その目的は、リアルタイム性の厳しい通信処理か
らＣＰＵを開放し、ＣＰＵの処理負荷を増大させること
なく伝送効率がよくリアルタイム性に優れた通信を可能
にするリアルタイム通信方式および装置を提供すること
にある。
【０００８】
【課題を解決するための手段】上記目的は、送信命令に
よって送信すべき情報を伝送路に送信し、伝送路から受
信した情報を記憶装置に格納する通信コントローラと、
通信コントローラが受信した情報の書き込みの検出によ
って、受信した情報と自通信ノードに予め設定された情
報に基づいて自通信ノードが送信する送信時間を演算
し、通信コントローラによる書き込みの終了を検出した
時点から、演算した送信時間を計数し自通信ノードから
情報を送信する命令を通信コントローラに通知するデー
タ処理装置とを有することにより達成することができ
る。
よって送信すべき情報を伝送路に送信し、伝送路から受
信した情報を記憶装置に格納する通信コントローラと、
通信コントローラが受信した情報の書き込みの検出によ
って、受信した情報と自通信ノードに予め設定された情
報に基づいて自通信ノードが送信する送信時間を演算
し、通信コントローラによる書き込みの終了を検出した
時点から、演算した送信時間を計数し自通信ノードから
情報を送信する命令を通信コントローラに通知するデー
タ処理装置とを有することにより達成することができ
る。
【０００９】つまり、この構成によれば通信コントロー
ラとデータ処理装置により通信処理を行うことができる
のでＣＰＵの負荷を軽減することができる。
ラとデータ処理装置により通信処理を行うことができる
のでＣＰＵの負荷を軽減することができる。
【００１０】また上記目的は、送信または受信した情報
を格納する記憶装置と、送信命令によって送信すべき情
報を伝送路に送信し、伝送路から受信した情報を記憶装
置に格納する通信コントローラと、通信コントローラに
送信命令を与え、通信コントローラが送信を終了したこ
との確認を行うＣＰＵと、送信処理中に通信コントロー
ラが受信した情報を廃棄するデータ処理装置とを有する
ことにより達成することができる。
を格納する記憶装置と、送信命令によって送信すべき情
報を伝送路に送信し、伝送路から受信した情報を記憶装
置に格納する通信コントローラと、通信コントローラに
送信命令を与え、通信コントローラが送信を終了したこ
との確認を行うＣＰＵと、送信処理中に通信コントロー
ラが受信した情報を廃棄するデータ処理装置とを有する
ことにより達成することができる。
【００１１】この構成によれば、ＣＰＵは送信命令と送
信終了の確認のみを行えばよいのでＣＰＵの負荷を軽減
することができる。
信終了の確認のみを行えばよいのでＣＰＵの負荷を軽減
することができる。
【００１２】
【発明の実施の形態】以下、図面に従って説明する。
【００１３】図１は、本発明に係わるリアルタイム通信
装置の構成を示したものである。本システムは伝送路９
に複数の通信ノード１が接続されており、通信ノード１
間で伝送路９を介してデータの送受信を行う。
装置の構成を示したものである。本システムは伝送路９
に複数の通信ノード１が接続されており、通信ノード１
間で伝送路９を介してデータの送受信を行う。
【００１４】通信ノード１は、通信コントローラ８，デ
ータ処理装置４，システムバス８１，記憶装置２，記憶
装置バス２１，通信制御情報設定装置３，設定装置バス
３１から構成されている。ここで、通信ノード１はＣＰ
Ｕの負荷を軽減するための通信処理を行う部分について
示したものである。従って、通信ノード１はアプリケー
ションプログラムの処理を行うためのＣＰＵを備えてい
てもよい。この場合には、記憶装置２にアプリケーショ
ンプログラムを格納し、ＣＰＵによって実行された結果
を記憶装置２に格納するようにする。次に各部について
説明する。通信コントローラ８は、伝送路９にフレーム
を送信したり伝送路９からフレームを受信するものであ
る。データ処理装置４は、送信すべきデータに送信処理
を施し通信コントローラ８に転送したり、通信コントロ
ーラ８から転送された受信フレームに受信処理を施し受
信データを抽出し、データを送信するタイミングを制御
するものである。システムバス８１は、通信コントロー
ラ８とデータ処理装置４とを接続するためのものであ
る。記憶装置２は、データ処理装置４が送信処理や受信
処理を施す送信データや受信データを格納するためのも
のである。記憶装置バス２１は、記憶装置２とデータ処
理装置４を接続するためのものである。通信制御情報設
定装置３は、データ処理装置４が送信処理や受信処理を
行うのに必要な設定値をデータ処理装置４に設定するた
めのものである。設定装置バス３１は、通信制御情報設
定装置３とデータ処理装置４とを接続するためのもので
ある。尚、ここでバスと称しているものは信号線の集合
を意味している。
ータ処理装置４，システムバス８１，記憶装置２，記憶
装置バス２１，通信制御情報設定装置３，設定装置バス
３１から構成されている。ここで、通信ノード１はＣＰ
Ｕの負荷を軽減するための通信処理を行う部分について
示したものである。従って、通信ノード１はアプリケー
ションプログラムの処理を行うためのＣＰＵを備えてい
てもよい。この場合には、記憶装置２にアプリケーショ
ンプログラムを格納し、ＣＰＵによって実行された結果
を記憶装置２に格納するようにする。次に各部について
説明する。通信コントローラ８は、伝送路９にフレーム
を送信したり伝送路９からフレームを受信するものであ
る。データ処理装置４は、送信すべきデータに送信処理
を施し通信コントローラ８に転送したり、通信コントロ
ーラ８から転送された受信フレームに受信処理を施し受
信データを抽出し、データを送信するタイミングを制御
するものである。システムバス８１は、通信コントロー
ラ８とデータ処理装置４とを接続するためのものであ
る。記憶装置２は、データ処理装置４が送信処理や受信
処理を施す送信データや受信データを格納するためのも
のである。記憶装置バス２１は、記憶装置２とデータ処
理装置４を接続するためのものである。通信制御情報設
定装置３は、データ処理装置４が送信処理や受信処理を
行うのに必要な設定値をデータ処理装置４に設定するた
めのものである。設定装置バス３１は、通信制御情報設
定装置３とデータ処理装置４とを接続するためのもので
ある。尚、ここでバスと称しているものは信号線の集合
を意味している。
【００１５】図２にデータ処理装置４の構成を示す。デ
ータ処理装置４は、システムバスインタフェース回路４
８，送受信バッファ４４，送受信情報格納回路４３，通
信制御回路４２，通信制御情報レジスタ回路４５，上位
バスインタフェース回路４１，内部アドレスバス４６，
内部データバス４７から構成される。各部について説明
する。
ータ処理装置４は、システムバスインタフェース回路４
８，送受信バッファ４４，送受信情報格納回路４３，通
信制御回路４２，通信制御情報レジスタ回路４５，上位
バスインタフェース回路４１，内部アドレスバス４６，
内部データバス４７から構成される。各部について説明
する。
【００１６】システムバスインタフェース回路４８は、
システムバス８１を介して通信コントローラ８との間で
送信フレームや受信フレームのやり取りを行うものであ
る。通信コントローラ８からシステムバス８１を介して
リードあるいはライトの発生を示すリード・ライト通知
信号を受け取ると通信制御回路４２に通知する。また、
通信コントローラ８から受信フレームのライトが通知さ
れることによって受信フレームのライトを開始している
と判断した場合にデータ処理装置４が送信処理中であれ
ば、受信フレームを廃棄する。一方、通信制御回路４２
から送信起動指示信号を受けると通信コントローラ８に
対して、予め定められた手順により送信起動命令を通知
する。
システムバス８１を介して通信コントローラ８との間で
送信フレームや受信フレームのやり取りを行うものであ
る。通信コントローラ８からシステムバス８１を介して
リードあるいはライトの発生を示すリード・ライト通知
信号を受け取ると通信制御回路４２に通知する。また、
通信コントローラ８から受信フレームのライトが通知さ
れることによって受信フレームのライトを開始している
と判断した場合にデータ処理装置４が送信処理中であれ
ば、受信フレームを廃棄する。一方、通信制御回路４２
から送信起動指示信号を受けると通信コントローラ８に
対して、予め定められた手順により送信起動命令を通知
する。
【００１７】送受信バッファ４４は、送信処理時に送信
データを、あるいは受信処理時に受信データを一時的に
格納するものである。
データを、あるいは受信処理時に受信データを一時的に
格納するものである。
【００１８】送受信情報格納回路４３は、送受信バッフ
ァ４４に格納されたデータに関する情報を格納し、通信
コントローラ８にリードさせ、また送受信フレームに関
するステータス情報を通信コントローラ８にライトさ
せ、ステータス情報を通信制御回路４２へ通知するもの
である。
ァ４４に格納されたデータに関する情報を格納し、通信
コントローラ８にリードさせ、また送受信フレームに関
するステータス情報を通信コントローラ８にライトさ
せ、ステータス情報を通信制御回路４２へ通知するもの
である。
【００１９】通信制御回路４２は、送信処理および受信
処理を制御するものである。通信制御回路４２は、送受
信情報格納回路４３をリードおよびライトする際に内部
アドレスバス４６が示すアドレスをデコードし、どの送
受信情報格納回路４３にリードおよびライトするのかを
通知する送受信情報格納回路リード・ライトセレクト信
号を通知すると共に、送受信バッファ４４をリードおよ
びライトする際に内部アドレスバス４６が示すアドレス
をデコードし、どの送受信バッファ４４にリードおよび
ライトするのかを通知する送受信バッファリード・ライ
トセレクト信号を通知する。また通信制御回路４２はエ
ラーステータス情報を通信制御情報レジスタ回路４５に
通知する。また、システムバスインタフェース回路４８
に対し、現在の状態（送信処理中あるいは受信処理中）
を通知する通信ステータス通知信号と、システムバスイ
ンタフェース回路４８が通信コントローラ８に向けて送
信起動命令を発するよう指示する送信起動指示信号を通
知する。一方、上位バスインタフェース回路に対して
は、送信処理時はデータリードを指示し受信処理時はデ
ータライトを指示するデータリード・ライト指示信号を
通知する。
処理を制御するものである。通信制御回路４２は、送受
信情報格納回路４３をリードおよびライトする際に内部
アドレスバス４６が示すアドレスをデコードし、どの送
受信情報格納回路４３にリードおよびライトするのかを
通知する送受信情報格納回路リード・ライトセレクト信
号を通知すると共に、送受信バッファ４４をリードおよ
びライトする際に内部アドレスバス４６が示すアドレス
をデコードし、どの送受信バッファ４４にリードおよび
ライトするのかを通知する送受信バッファリード・ライ
トセレクト信号を通知する。また通信制御回路４２はエ
ラーステータス情報を通信制御情報レジスタ回路４５に
通知する。また、システムバスインタフェース回路４８
に対し、現在の状態（送信処理中あるいは受信処理中）
を通知する通信ステータス通知信号と、システムバスイ
ンタフェース回路４８が通信コントローラ８に向けて送
信起動命令を発するよう指示する送信起動指示信号を通
知する。一方、上位バスインタフェース回路に対して
は、送信処理時はデータリードを指示し受信処理時はデ
ータライトを指示するデータリード・ライト指示信号を
通知する。
【００２０】通信制御情報レジスタ回路４５は、通信制
御情報設定装置３によって設定される、データ処理装置
４が送信処理や受信処理を行うのに必要な設定値を格納
し、かつ、通信コントローラ８が送受信情報格納回路４
３にライトする送信ステータスや受信ステータスをコピ
ーして保存する。
御情報設定装置３によって設定される、データ処理装置
４が送信処理や受信処理を行うのに必要な設定値を格納
し、かつ、通信コントローラ８が送受信情報格納回路４
３にライトする送信ステータスや受信ステータスをコピ
ーして保存する。
【００２１】上位バスインタフェース回路４１は、通信
制御回路４２からのデータリード・ライト指示信号に従
い記憶装置バス２１を介して記憶装置２との間でデータ
をリードおよびライトさせ、リード・ライト時のステー
タス（エラーなど）を通知するデータリード・ライトス
テータス信号を通信制御回路４２に通知する。また、設
定装置バス３１を介して通信制御情報設定装置３との間
で設定値をライトさせる。
制御回路４２からのデータリード・ライト指示信号に従
い記憶装置バス２１を介して記憶装置２との間でデータ
をリードおよびライトさせ、リード・ライト時のステー
タス（エラーなど）を通知するデータリード・ライトス
テータス信号を通信制御回路４２に通知する。また、設
定装置バス３１を介して通信制御情報設定装置３との間
で設定値をライトさせる。
【００２２】内部アドレスバス４６及び内部データバス
４７は、上位バスインタフェース回路４１と通信制御回
路４２と送受信情報格納回路４３と送受信バッファ４４
と通信制御情報レジスタ回路４５とシステムバスインタ
フェース回路４８とを接続するものである。
４７は、上位バスインタフェース回路４１と通信制御回
路４２と送受信情報格納回路４３と送受信バッファ４４
と通信制御情報レジスタ回路４５とシステムバスインタ
フェース回路４８とを接続するものである。
【００２３】なお、送受信情報格納回路４３とは、送信
情報格納回路と受信情報格納回路の機能を合わせ持つも
のであり、送信と受信を分けて回路を設けても構わな
い。
情報格納回路と受信情報格納回路の機能を合わせ持つも
のであり、送信と受信を分けて回路を設けても構わな
い。
【００２４】図３に通信制御回路４２の構成を示す。通
信制御回路４２は、システムバスリード・ライト検出回
路４２８１，アドレスデコーダ回路４２６，送信順序識
別子検出回路４２７１，記憶装置アドレス検出回路４２
７２，通信ステータス検出回路４２５，送受信ステータ
ス検出回路４２３，演算回路４２４，送信タイマ回路４
２２，記憶装置リード・ライト制御回路４２１から構成
される。各部について説明する。
信制御回路４２は、システムバスリード・ライト検出回
路４２８１，アドレスデコーダ回路４２６，送信順序識
別子検出回路４２７１，記憶装置アドレス検出回路４２
７２，通信ステータス検出回路４２５，送受信ステータ
ス検出回路４２３，演算回路４２４，送信タイマ回路４
２２，記憶装置リード・ライト制御回路４２１から構成
される。各部について説明する。
【００２５】システムバスリード・ライト検出回路４２
８１は、通信コントローラ８からリードあるいはライト
の発生を通知するリード・ライト通知信号をシステムバ
スインタフェース回路４８を介して受け取り、アドレス
デコーダ回路４２６に対してアドレスデコードを指示す
る内部リード・ライト通知信号を通知する。但し、この
リード・ライト通知信号は、データ処理装置４が送信処
理中に送受信バッファへのライト、すなわち、受信フレ
ームのライトが発生した場合には通知されない。また、
現在のデータ処理装置４の状態（送信処理中あるいは受
信処理中あるいはどちらでもない状態）を示す通信ステ
ータス通知信号をシステムバスインタフェース回路４８
に通知する。また、送受信バッファへのライト、すなわ
ち、受信フレームのライトが発生すると通信ステータス
検出回路４２５へ受信開始通知信号を通知する。
８１は、通信コントローラ８からリードあるいはライト
の発生を通知するリード・ライト通知信号をシステムバ
スインタフェース回路４８を介して受け取り、アドレス
デコーダ回路４２６に対してアドレスデコードを指示す
る内部リード・ライト通知信号を通知する。但し、この
リード・ライト通知信号は、データ処理装置４が送信処
理中に送受信バッファへのライト、すなわち、受信フレ
ームのライトが発生した場合には通知されない。また、
現在のデータ処理装置４の状態（送信処理中あるいは受
信処理中あるいはどちらでもない状態）を示す通信ステ
ータス通知信号をシステムバスインタフェース回路４８
に通知する。また、送受信バッファへのライト、すなわ
ち、受信フレームのライトが発生すると通信ステータス
検出回路４２５へ受信開始通知信号を通知する。
【００２６】アドレスデコーダ回路４２６は、システム
バスリード・ライト検出回路4281から内部リード・ライ
ト通知信号を受けると、内部アドレスバス４６が示すア
ドレスをデコードして、そのアドレスが送受信バッファ
４４を示すものであれば送受信バッファリード・ライト
セレクト信号を通知し、そのアドレスが送受信情報格納
回路４３を示すものであれば送受信情報格納回路リード
・ライトセレクト信号を通知する。また、内部データバ
ス４７上に受信フレーム内の送信順序識別子が現われる
アドレスであれば送信順序識別子リードセレクト信号を
通知し、内部データバス４７上に受信フレーム内の記憶
装置アドレスが現われるアドレスであれば記憶装置アド
レスリードセレクト信号を通知する。また、送受信情報
格納回路４３内の送信ステータス格納部分を示すアドレ
スであれば送信処理終了とみなし、送信終了通知信号を
通知する。
バスリード・ライト検出回路4281から内部リード・ライ
ト通知信号を受けると、内部アドレスバス４６が示すア
ドレスをデコードして、そのアドレスが送受信バッファ
４４を示すものであれば送受信バッファリード・ライト
セレクト信号を通知し、そのアドレスが送受信情報格納
回路４３を示すものであれば送受信情報格納回路リード
・ライトセレクト信号を通知する。また、内部データバ
ス４７上に受信フレーム内の送信順序識別子が現われる
アドレスであれば送信順序識別子リードセレクト信号を
通知し、内部データバス４７上に受信フレーム内の記憶
装置アドレスが現われるアドレスであれば記憶装置アド
レスリードセレクト信号を通知する。また、送受信情報
格納回路４３内の送信ステータス格納部分を示すアドレ
スであれば送信処理終了とみなし、送信終了通知信号を
通知する。
【００２７】送信順序識別子検出回路４２７１は、送信
順序識別子リードセレクト信号に従い内部データバス４
７上から受信フレーム内の送信順序識別子を抽出して演
算回路４２４に送信順序識別子通知信号を通知する。
順序識別子リードセレクト信号に従い内部データバス４
７上から受信フレーム内の送信順序識別子を抽出して演
算回路４２４に送信順序識別子通知信号を通知する。
【００２８】記憶装置アドレス検出回路４２７２は、記
憶装置アドレスリードセレクト信号に従い内部データバ
ス４７上から受信フレーム内の記憶装置アドレスを抽出
して記憶装置リード・ライト制御回路４２１に記憶装置
アドレス通知信号を通知する。また、抽出した記憶装置
アドレスがアクセス禁止アドレスである場合に記憶装置
アドレス通知信号を通知せず、送受信ステータス検出回
路４２３に対して不正アドレス検出通知信号を通知す
る。
憶装置アドレスリードセレクト信号に従い内部データバ
ス４７上から受信フレーム内の記憶装置アドレスを抽出
して記憶装置リード・ライト制御回路４２１に記憶装置
アドレス通知信号を通知する。また、抽出した記憶装置
アドレスがアクセス禁止アドレスである場合に記憶装置
アドレス通知信号を通知せず、送受信ステータス検出回
路４２３に対して不正アドレス検出通知信号を通知す
る。
【００２９】通信ステータス検出回路４２５は、送信タ
イマ回路４２２から送信タイマのタイムアウト通知信号
を通知された時点で、システムバスリード・ライト検出
回路４２８１から受信開始通知信号を受けていなけれ
ば、送信処理開始とみなし、前記システムバスリード・
ライト検出回路４２８１に対して送信処理中通知信号を
通知する。またアドレスデコーダ回路４２６から送信終
了通知信号を受けると送信処理終了とみなし送信処理中
通知信号を無効にする。また、送信処理中でない時にシ
ステムバスリード・ライト検出回路４２８１から受信開
始通知信号を受けると受信処理開始とみなし、記憶装置
リード・ライト制御回路４２１に受信処理中通知信号を
通知する。また、記憶装置リード・ライト制御回路４２
１からのデータライト終了通知信号（受信データのライ
ト終了）を受けると受信処理終了とみなし、受信処理中
通知信号を無効にする。もし送信処理中に受信処理開始
通知信号を受けた場合や受信処理中に前記タイムアウト
通知信号を受けた場合は、送信処理と受信処理が衝突し
た（通信エラー発生）とみなし、送受信ステータス検出
回路４２３に送受信処理衝突検出通知信号を通知する。
また、送受信ステータス検出回路４２３から受信エラー
発生通知信号を受けた場合はその時点で受信処理が終了
したとみなし、受信処理中通知信号を無効にする。
イマ回路４２２から送信タイマのタイムアウト通知信号
を通知された時点で、システムバスリード・ライト検出
回路４２８１から受信開始通知信号を受けていなけれ
ば、送信処理開始とみなし、前記システムバスリード・
ライト検出回路４２８１に対して送信処理中通知信号を
通知する。またアドレスデコーダ回路４２６から送信終
了通知信号を受けると送信処理終了とみなし送信処理中
通知信号を無効にする。また、送信処理中でない時にシ
ステムバスリード・ライト検出回路４２８１から受信開
始通知信号を受けると受信処理開始とみなし、記憶装置
リード・ライト制御回路４２１に受信処理中通知信号を
通知する。また、記憶装置リード・ライト制御回路４２
１からのデータライト終了通知信号（受信データのライ
ト終了）を受けると受信処理終了とみなし、受信処理中
通知信号を無効にする。もし送信処理中に受信処理開始
通知信号を受けた場合や受信処理中に前記タイムアウト
通知信号を受けた場合は、送信処理と受信処理が衝突し
た（通信エラー発生）とみなし、送受信ステータス検出
回路４２３に送受信処理衝突検出通知信号を通知する。
また、送受信ステータス検出回路４２３から受信エラー
発生通知信号を受けた場合はその時点で受信処理が終了
したとみなし、受信処理中通知信号を無効にする。
【００３０】送受信ステータス検出回路４２３は、送受
信情報格納回路４３から送受信ステータス情報が通知さ
れ、送受信ステータス情報によりエラーが報告された場
合と、記憶装置アドレス検出回路４２７２から不正アド
レス検出通知信号を受けた場合と、通信ステータス検出
回路４２５から送受信処理衝突検出通知信号を受けた場
合にそれらエラーステータス情報を通信制御情報レジス
タ回路４５に通知する。また、送受信ステータス情報に
より受信エラーが報告された場合と、不正アドレス検出
通知信号を受けた場合は、演算回路４２４と通信ステー
タス検出回路４２５に対して受信エラー発生通知信号を
通知する。受信エラー発生通知信号が無効でありかつア
ドレスデコーダ回路４２６から受信ステータスライトを
示す送受信情報格納回路４３へのライトセレクト信号が
通知されると、記憶装置リード・ライト制御回路４２１
に対してデータライト指示信号を通知する。
信情報格納回路４３から送受信ステータス情報が通知さ
れ、送受信ステータス情報によりエラーが報告された場
合と、記憶装置アドレス検出回路４２７２から不正アド
レス検出通知信号を受けた場合と、通信ステータス検出
回路４２５から送受信処理衝突検出通知信号を受けた場
合にそれらエラーステータス情報を通信制御情報レジス
タ回路４５に通知する。また、送受信ステータス情報に
より受信エラーが報告された場合と、不正アドレス検出
通知信号を受けた場合は、演算回路４２４と通信ステー
タス検出回路４２５に対して受信エラー発生通知信号を
通知する。受信エラー発生通知信号が無効でありかつア
ドレスデコーダ回路４２６から受信ステータスライトを
示す送受信情報格納回路４３へのライトセレクト信号が
通知されると、記憶装置リード・ライト制御回路４２１
に対してデータライト指示信号を通知する。
【００３１】演算回路４２４は、通信制御情報レジスタ
回路４５から通知された自ノードの送信順序識別子と送
信順序識別子検出回路４２７１から送信順序識別子通知
信号により通知された受信フレームの送信順序識別子か
ら自ノードのデータ送信タイミングを演算し、記憶装置
リード・ライト制御回路４２１からデータライト終了通
知信号を受けた時点で、送受信ステータス検出回路４２
３から受信エラー発生通知信号を受けていない場合に限
り、送信タイマ回路４２２に演算結果を送信タイマ設定
値通知信号として通知する。
回路４５から通知された自ノードの送信順序識別子と送
信順序識別子検出回路４２７１から送信順序識別子通知
信号により通知された受信フレームの送信順序識別子か
ら自ノードのデータ送信タイミングを演算し、記憶装置
リード・ライト制御回路４２１からデータライト終了通
知信号を受けた時点で、送受信ステータス検出回路４２
３から受信エラー発生通知信号を受けていない場合に限
り、送信タイマ回路４２２に演算結果を送信タイマ設定
値通知信号として通知する。
【００３２】送信タイマ回路４２２は、演算回路４２４
から演算結果を送信タイマ設定値通知信号として受ける
と、受けた値を送信タイマにセットし、その値を初期値
としてカウントダウンを行い、タイマ値が０になった時
点で記憶装置リード・ライト制御回路４２１と通信ステ
ータス検出回路４２５に対してタイムアウト通知信号を
通知する。
から演算結果を送信タイマ設定値通知信号として受ける
と、受けた値を送信タイマにセットし、その値を初期値
としてカウントダウンを行い、タイマ値が０になった時
点で記憶装置リード・ライト制御回路４２１と通信ステ
ータス検出回路４２５に対してタイムアウト通知信号を
通知する。
【００３３】記憶装置リード・ライト制御回路４２１
は、送信タイマ回路４２２からタイムアウト通知信号を
受けた時点で、通信ステータス検出回路４２５からの受
信処理中通知信号が無効である場合のみ、通信制御情報
レジスタ回路４５にて指定された記憶装置アドレスと送
信データ量が示す所定のデータを記憶装置２からＤＭＡ
転送によりリードするように上位バスインタフェース回
路４１に対して要求するデータリード指示信号を通知す
る。上位バスインタフェース回路４１からデータリード
・ライトステータス信号で正常にリードが終了したこと
を通知されると、通信コントローラ８に送信起動を命令
するためにシステムバスインタフェース回路４８に対し
て送信起動指示信号を通知し、また、通信ステータス検
出回路425から受信処理中通知信号を受けている間に送
受信ステータス検出回路４２３からデータライト指示信
号を受けると、記憶装置２に対して記憶装置アドレス検
出回路４２７２から通知された記憶装置アドレス通知信
号に示された記憶装置アドレスに送受信バッファ４４内
に格納されている受信データをＤＭＡ転送によりライト
するよう上位バスインタフェース回路４１に対してデー
タライト指示信号を通知する。上位バスインタフェース
回路４１からステータス（エラーなど）を通知するデー
タリード・ライトステータス信号で正常にライトが終了
したことを通知されると、通信ステータス検出回路４２
５と演算回路４２４にデータライト終了通知信号を発
し、上位バスインタフェース回路４１からデータリード
・ライトステータス信号でデータリード時にエラーが発
生したことを通知されると、送受信ステータス検出回路
４２３にデータリードエラー通知信号を通知する。
は、送信タイマ回路４２２からタイムアウト通知信号を
受けた時点で、通信ステータス検出回路４２５からの受
信処理中通知信号が無効である場合のみ、通信制御情報
レジスタ回路４５にて指定された記憶装置アドレスと送
信データ量が示す所定のデータを記憶装置２からＤＭＡ
転送によりリードするように上位バスインタフェース回
路４１に対して要求するデータリード指示信号を通知す
る。上位バスインタフェース回路４１からデータリード
・ライトステータス信号で正常にリードが終了したこと
を通知されると、通信コントローラ８に送信起動を命令
するためにシステムバスインタフェース回路４８に対し
て送信起動指示信号を通知し、また、通信ステータス検
出回路425から受信処理中通知信号を受けている間に送
受信ステータス検出回路４２３からデータライト指示信
号を受けると、記憶装置２に対して記憶装置アドレス検
出回路４２７２から通知された記憶装置アドレス通知信
号に示された記憶装置アドレスに送受信バッファ４４内
に格納されている受信データをＤＭＡ転送によりライト
するよう上位バスインタフェース回路４１に対してデー
タライト指示信号を通知する。上位バスインタフェース
回路４１からステータス（エラーなど）を通知するデー
タリード・ライトステータス信号で正常にライトが終了
したことを通知されると、通信ステータス検出回路４２
５と演算回路４２４にデータライト終了通知信号を発
し、上位バスインタフェース回路４１からデータリード
・ライトステータス信号でデータリード時にエラーが発
生したことを通知されると、送受信ステータス検出回路
４２３にデータリードエラー通知信号を通知する。
【００３４】図４に通信制御情報レジスタ回路４５の構
成例を示す。通信制御情報レジスタ回路４５は、レジス
タセレクト回路４５１，送信データ格納アドレスレジス
タ４５２１，アクセス許可アドレス領域レジスタ４５２
２，自ノード送信順序識別子レジスタ４５２３，送信順
序識別子最大値レジスタ４５２４，送信データ量レジス
タ４５２５，タイマ初期値レジスタ４５２６，送信ステ
ータスレジスタ4527，受信ステータスレジスタ４５２８
から構成される。レジスタセレクト回路451は、内部ア
ドレスバス４６に示されたアドレスをデコードして対応
するレジスタにセレクト信号を発して内部データバス上
のデータ（値）を対応するレジスタにライトし、かつ送
受信ステータス検出回路４２３からの送受信ステータス
のライトが発生すると対応するレジスタにステータスを
ライトするものである。送信データ格納アドレスレジス
タ４５２１は、記憶装置２内に格納されている送信デー
タの格納アドレスを示すものであり、アクセス許可アド
レス領域レジスタ4522はデータ処理装置４がアクセスを
許可されている記憶装置２の領域を表すものである。自
ノード送信順序識別子レジスタ４５２３は自ノードの送
信順序識別子が格納されているものであり、送信識別子
最大値レジスタ４５２４はシステム内での送信順序識別
子の最大値を表すものである。送信データ量レジスタ４
５２５は、自ノードから送信するデータ量を表したもの
であり、タイマ初期値レジスタ4526は、送信タイマがタ
イムアウトした直後に設定する初期値を表わしたもので
ある。送信ステータスレジスタ４５２７は、送信ステー
タスを表示するものであり、受信ステータスレジスタ４
５２８は、受信ステータスを表示するものである。
成例を示す。通信制御情報レジスタ回路４５は、レジス
タセレクト回路４５１，送信データ格納アドレスレジス
タ４５２１，アクセス許可アドレス領域レジスタ４５２
２，自ノード送信順序識別子レジスタ４５２３，送信順
序識別子最大値レジスタ４５２４，送信データ量レジス
タ４５２５，タイマ初期値レジスタ４５２６，送信ステ
ータスレジスタ4527，受信ステータスレジスタ４５２８
から構成される。レジスタセレクト回路451は、内部ア
ドレスバス４６に示されたアドレスをデコードして対応
するレジスタにセレクト信号を発して内部データバス上
のデータ（値）を対応するレジスタにライトし、かつ送
受信ステータス検出回路４２３からの送受信ステータス
のライトが発生すると対応するレジスタにステータスを
ライトするものである。送信データ格納アドレスレジス
タ４５２１は、記憶装置２内に格納されている送信デー
タの格納アドレスを示すものであり、アクセス許可アド
レス領域レジスタ4522はデータ処理装置４がアクセスを
許可されている記憶装置２の領域を表すものである。自
ノード送信順序識別子レジスタ４５２３は自ノードの送
信順序識別子が格納されているものであり、送信識別子
最大値レジスタ４５２４はシステム内での送信順序識別
子の最大値を表すものである。送信データ量レジスタ４
５２５は、自ノードから送信するデータ量を表したもの
であり、タイマ初期値レジスタ4526は、送信タイマがタ
イムアウトした直後に設定する初期値を表わしたもので
ある。送信ステータスレジスタ４５２７は、送信ステー
タスを表示するものであり、受信ステータスレジスタ４
５２８は、受信ステータスを表示するものである。
【００３５】図５に送受信情報格納回路４３の構成例を
示す。送受信情報格納回路４３は、送信データ格納アド
レス領域４３２１，送信データ長領域４３２２と、送信
ステータス領域４３２３，受信データ格納アドレス領域
４３２１，受信データ長領域４３２５，受信ステータス
領域４３２３，エリアセレクト回路４３１から構成され
る。送信データ格納アドレス領域４３２１，送信データ
長領域４３２２は送信データを送受信バッファ４４から
リードする直前にリードする送信データが格納されてい
るアドレス、すなわち、通信コントローラ８からみた送
受信バッファ４４のアドレスを示すものである。送信ス
テータス領域４３２３は、送信データを送受信バッファ
４４からリードした後に通信コントローラ８がステータ
スをライトするためのものであり、受信データ格納アド
レス領域４３２４は受信データを送受信バッファ４４へ
ライトする前に予めリードしておく受信データを格納す
べきアドレス、すなわち、通信コントローラ８からみた
送受信バッファ４４のアドレスを示すものである。受信
ステータス領域４３２６は、受信データ長領域４３２５
および受信データを送受信バッファ４４へライトした後
に通信コントローラ８がステータスをライトするための
ものであり、エリアセレクト回路４３１は、アドレスデ
コーダ回路４２６からの送受信情報格納回路リード・ラ
イトセレクト信号が示す領域に内部データバス４７から
リード・ライトさせるためのものである。
示す。送受信情報格納回路４３は、送信データ格納アド
レス領域４３２１，送信データ長領域４３２２と、送信
ステータス領域４３２３，受信データ格納アドレス領域
４３２１，受信データ長領域４３２５，受信ステータス
領域４３２３，エリアセレクト回路４３１から構成され
る。送信データ格納アドレス領域４３２１，送信データ
長領域４３２２は送信データを送受信バッファ４４から
リードする直前にリードする送信データが格納されてい
るアドレス、すなわち、通信コントローラ８からみた送
受信バッファ４４のアドレスを示すものである。送信ス
テータス領域４３２３は、送信データを送受信バッファ
４４からリードした後に通信コントローラ８がステータ
スをライトするためのものであり、受信データ格納アド
レス領域４３２４は受信データを送受信バッファ４４へ
ライトする前に予めリードしておく受信データを格納す
べきアドレス、すなわち、通信コントローラ８からみた
送受信バッファ４４のアドレスを示すものである。受信
ステータス領域４３２６は、受信データ長領域４３２５
および受信データを送受信バッファ４４へライトした後
に通信コントローラ８がステータスをライトするための
ものであり、エリアセレクト回路４３１は、アドレスデ
コーダ回路４２６からの送受信情報格納回路リード・ラ
イトセレクト信号が示す領域に内部データバス４７から
リード・ライトさせるためのものである。
【００３６】図６に送受信バッファ４４の構成例を示
す。図６で示される送受信バッファの大きさは３２バイ
トであるが、システムにより送受信データ量が異なるの
で、使用するシステムに応じた大きさにすればよい。図
６は内部データバスが４バイト幅である場合の例であ
り、上から順に４バイトずつ、バッファエリアセレクト
回路４３１が示す領域に格納されることになる。
す。図６で示される送受信バッファの大きさは３２バイ
トであるが、システムにより送受信データ量が異なるの
で、使用するシステムに応じた大きさにすればよい。図
６は内部データバスが４バイト幅である場合の例であ
り、上から順に４バイトずつ、バッファエリアセレクト
回路４３１が示す領域に格納されることになる。
【００３７】図７に各通信ノード１が送信するフレーム
のフォーマット例を示す。すなわち、フレーム９０００
は、通信コントローラ８が伝送路上を伝送するフレーム
の開始位置を検出するためのフレーム開始フラグ９００
１と、宛先アドレス９００２と、各ノードに設定された
送信順序を表す送信順序識別子９００３と、データ長９
００４と、本フレームを受信した通信ノード１がデータ
を格納する記憶装置のアドレスである記憶装置アドレス
９００５と、データ９００６と、受信した通信ノード１
の通信コントローラ８が受信フレームの正当性を検査す
るためのＣＲＣチェック領域９００７から構成される。
のフォーマット例を示す。すなわち、フレーム９０００
は、通信コントローラ８が伝送路上を伝送するフレーム
の開始位置を検出するためのフレーム開始フラグ９００
１と、宛先アドレス９００２と、各ノードに設定された
送信順序を表す送信順序識別子９００３と、データ長９
００４と、本フレームを受信した通信ノード１がデータ
を格納する記憶装置のアドレスである記憶装置アドレス
９００５と、データ９００６と、受信した通信ノード１
の通信コントローラ８が受信フレームの正当性を検査す
るためのＣＲＣチェック領域９００７から構成される。
【００３８】次に、図８において本実施例の演算回路４
２４における送信タイミングの演算例について述べる。
図８の送信処理時間７５５０，７５６１などは、通信ノ
ード１内での送信処理にかかる時間を表し、図８の受信
処理時間７６５１，７６６０などは、通信ノード１内で
の受信処理にかかる時間を表す。まず単位時間τｏを決
定する。この単位時間τｏとは、例えば、ある一定長の
データを送信する通信ノードが送信処理を開始してから
前記データを受信する通信ノードが受信処理を終了する
までの最悪時間（送信する通信ノード１において、最も
かかる場合の処理時間と、最も離れた通信ノード間の伝
送路９上をフレームが伝搬する時間と、受信する通信ノ
ード１内において、最もかかる場合の処理時間の和）に
すればよい。送信タイマ回路４２２がタイムアウトした
直後に送信タイマ回路４２２にセットする値は、通信制
御情報レジスタ回路４５のタイマ初期値レジスタ４５２
６が示す値であり、例えば、通信制御情報レジスタ回路
４５の識別子最大値レジスタ４５２４の示す値Ｔmax と
単位時間τｏの積である。また、演算回路４２４が受信
処理終了時に送信タイマ回路４２２に通知するタイマの
セット値τtim の決定方法は、例えば、通信制御情報レ
ジスタ回路４５の自ノード送信順序識別子レジスタ４５
２３が示す自ノード送信順序識別子をＴid、送信順序識
別子検出回路４２７１が通知する受信フレームから抽出
した送信順序識別子をＴrcv とすると、 ●Ｔid−Ｔrcv＞０であれば、τtim＝(Ｔid−Ｔrcv−１)×τｏ …(式１) ●Ｔid−Ｔrcv＜０であれば、τtim＝(Ｔid−Ｔrcv−１＋Ｔmax)×τｏ…(式２) とすればよい。ただし、システム内の送信順序識別子の
設定が正常であればＴid−Ｔrcv＝０ となる場合はあり
えない。上述した方法にて送信タイマ回路４２２がセッ
トされ動作すれば、各通信ノード１は図８に示されるよ
うな送受信動作を行う。本方法では、受信処理終了時に
送信タイマ回路４２２に設定されるタイマ設定値τtim
が（式１）あるいは（式２）により０であれば、受信デ
ータを記憶装置２にライトした直後に送信タイマ回路４
２２がタイムアウトして送信処理を開始できるため、各
通信ノード１内の送信・受信処理と次の送信・受信処理
との間の無駄な時間を最小限に抑えることができ、伝送
路９上を流れるフレーム間の間隔を小さくすることがで
き、伝送路９を高効率で使用することが可能となる。図
９に上述した送信順序識別子の設定方法の例を示す。す
なわち、４個の通信ノード（ノード番号０，１，２，
３）がそれぞれ３２バイト，９６バイト，３２バイト，
６４バイトのデータを送信すると仮定し、前記単位時間
τｏを３２バイト長のデータを送受信するのに要する最
悪時間として定義すると、送信順序識別子を図９に示す
ように０番から６番を定め、各通信ノードの送信データ
長に合わせて送信順序識別子を割り当てる。すなわち、
通信ノード（番号０）には送信順序識別子０を、通信ノ
ード（番号１）には送信順序識別子１を、通信ノード
（番号２）には送信順序識別子４を、通信ノード（番号
３）には送信順序識別子５を割り当てる。このような割
り当てを行い送受信を行うと、図９に示されるように各
通信ノード１からフレームが送信される。
２４における送信タイミングの演算例について述べる。
図８の送信処理時間７５５０，７５６１などは、通信ノ
ード１内での送信処理にかかる時間を表し、図８の受信
処理時間７６５１，７６６０などは、通信ノード１内で
の受信処理にかかる時間を表す。まず単位時間τｏを決
定する。この単位時間τｏとは、例えば、ある一定長の
データを送信する通信ノードが送信処理を開始してから
前記データを受信する通信ノードが受信処理を終了する
までの最悪時間（送信する通信ノード１において、最も
かかる場合の処理時間と、最も離れた通信ノード間の伝
送路９上をフレームが伝搬する時間と、受信する通信ノ
ード１内において、最もかかる場合の処理時間の和）に
すればよい。送信タイマ回路４２２がタイムアウトした
直後に送信タイマ回路４２２にセットする値は、通信制
御情報レジスタ回路４５のタイマ初期値レジスタ４５２
６が示す値であり、例えば、通信制御情報レジスタ回路
４５の識別子最大値レジスタ４５２４の示す値Ｔmax と
単位時間τｏの積である。また、演算回路４２４が受信
処理終了時に送信タイマ回路４２２に通知するタイマの
セット値τtim の決定方法は、例えば、通信制御情報レ
ジスタ回路４５の自ノード送信順序識別子レジスタ４５
２３が示す自ノード送信順序識別子をＴid、送信順序識
別子検出回路４２７１が通知する受信フレームから抽出
した送信順序識別子をＴrcv とすると、 ●Ｔid−Ｔrcv＞０であれば、τtim＝(Ｔid−Ｔrcv−１)×τｏ …(式１) ●Ｔid−Ｔrcv＜０であれば、τtim＝(Ｔid−Ｔrcv−１＋Ｔmax)×τｏ…(式２) とすればよい。ただし、システム内の送信順序識別子の
設定が正常であればＴid−Ｔrcv＝０ となる場合はあり
えない。上述した方法にて送信タイマ回路４２２がセッ
トされ動作すれば、各通信ノード１は図８に示されるよ
うな送受信動作を行う。本方法では、受信処理終了時に
送信タイマ回路４２２に設定されるタイマ設定値τtim
が（式１）あるいは（式２）により０であれば、受信デ
ータを記憶装置２にライトした直後に送信タイマ回路４
２２がタイムアウトして送信処理を開始できるため、各
通信ノード１内の送信・受信処理と次の送信・受信処理
との間の無駄な時間を最小限に抑えることができ、伝送
路９上を流れるフレーム間の間隔を小さくすることがで
き、伝送路９を高効率で使用することが可能となる。図
９に上述した送信順序識別子の設定方法の例を示す。す
なわち、４個の通信ノード（ノード番号０，１，２，
３）がそれぞれ３２バイト，９６バイト，３２バイト，
６４バイトのデータを送信すると仮定し、前記単位時間
τｏを３２バイト長のデータを送受信するのに要する最
悪時間として定義すると、送信順序識別子を図９に示す
ように０番から６番を定め、各通信ノードの送信データ
長に合わせて送信順序識別子を割り当てる。すなわち、
通信ノード（番号０）には送信順序識別子０を、通信ノ
ード（番号１）には送信順序識別子１を、通信ノード
（番号２）には送信順序識別子４を、通信ノード（番号
３）には送信順序識別子５を割り当てる。このような割
り当てを行い送受信を行うと、図９に示されるように各
通信ノード１からフレームが送信される。
【００３９】次に通信処理について図１０に従い説明す
る。
る。
【００４０】まず送信処理について説明する。送信タイ
マ回路４２２がタイムアウトすると、タイマ初期値を送
信タイマ回路４２２にセットし、送信データが格納され
ている記憶装置２から送信データをＤＭＡ転送によりリ
ードして送受信バッファ４４に格納する。送受信バッフ
ァ４４に格納後、通信コントローラ８に送信起動を命令
し、通信コントローラ８は図１１に示した手順により伝
送路９上へ送信フレームを送信する。ただし、通信コン
トローラ８が送受信バッファ４４から送信データをリー
ドするとき、データ処理装置４では伝送路９上を伝送さ
せるための伝送フォーマットに従ったフレームを形成し
リードさせる。すなわち、データ処理装置４が通信コン
トローラ８の送信フレームリードを検出すると、まず宛
先アドレスなどのフレームオーバヘッドを生成してリー
ドさせ、自ノードの送信順序識別子を生成してリードさ
せ、送信データが格納されていた記憶装置アドレスをリ
ードさせ、その後に送受信バッファ４４から送信データ
をリードさせる。通信コントローラ８は伝送路９への送
信を終了すると送受信情報格納回路４３へ送信ステータ
スをライトし、データ処理装置４はライトされた前記送
信ステータスを通信制御情報レジスタ回路４５にコピー
して送信処理を終了する。
マ回路４２２がタイムアウトすると、タイマ初期値を送
信タイマ回路４２２にセットし、送信データが格納され
ている記憶装置２から送信データをＤＭＡ転送によりリ
ードして送受信バッファ４４に格納する。送受信バッフ
ァ４４に格納後、通信コントローラ８に送信起動を命令
し、通信コントローラ８は図１１に示した手順により伝
送路９上へ送信フレームを送信する。ただし、通信コン
トローラ８が送受信バッファ４４から送信データをリー
ドするとき、データ処理装置４では伝送路９上を伝送さ
せるための伝送フォーマットに従ったフレームを形成し
リードさせる。すなわち、データ処理装置４が通信コン
トローラ８の送信フレームリードを検出すると、まず宛
先アドレスなどのフレームオーバヘッドを生成してリー
ドさせ、自ノードの送信順序識別子を生成してリードさ
せ、送信データが格納されていた記憶装置アドレスをリ
ードさせ、その後に送受信バッファ４４から送信データ
をリードさせる。通信コントローラ８は伝送路９への送
信を終了すると送受信情報格納回路４３へ送信ステータ
スをライトし、データ処理装置４はライトされた前記送
信ステータスを通信制御情報レジスタ回路４５にコピー
して送信処理を終了する。
【００４１】次に受信処理について説明する。通信コン
トローラ８が伝送路９からフレームを受信すると、図１
１に示した手順により受信フレームを送受信バッファ４
４にライトする。その後、通信コントローラ８が送受信
情報格納回路４３へ受信ステータスをライトし、データ
処理装置４はライトされた受信ステータスを通信制御情
報レジスタ回路４５へコピーする。ただし、通信コント
ローラ８が前記送受信バッファ４４に受信フレームをラ
イトする時、すなわち、データ処理装置４が通信コント
ローラ８の受信フレームライトを検出すると、まずライ
トされた宛先アドレスなどのフレームオーバヘッドを削
除し、ライトされた受信フレームに格納されている送信
順序識別子を抽出し、受信フレームに格納されている記
憶装置アドレスを抽出し、受信フレーム内に格納されて
いる受信データのみを送受信バッファ４４に格納する。
また、受信ステータスにエラーが無ければ、抽出した送
信順序識別子を演算回路４２４へ通知し、抽出した記憶
装置アドレスを記憶装置アドレス検出回路４２７２へ通
知する。一方、受信ステータスにエラーがあれば、抽出
した送信順序識別子は演算回路４２４へ通知せず、抽出
した記憶装置アドレスは記憶装置アドレス検出回路４２
７２へ通知しない。
トローラ８が伝送路９からフレームを受信すると、図１
１に示した手順により受信フレームを送受信バッファ４
４にライトする。その後、通信コントローラ８が送受信
情報格納回路４３へ受信ステータスをライトし、データ
処理装置４はライトされた受信ステータスを通信制御情
報レジスタ回路４５へコピーする。ただし、通信コント
ローラ８が前記送受信バッファ４４に受信フレームをラ
イトする時、すなわち、データ処理装置４が通信コント
ローラ８の受信フレームライトを検出すると、まずライ
トされた宛先アドレスなどのフレームオーバヘッドを削
除し、ライトされた受信フレームに格納されている送信
順序識別子を抽出し、受信フレームに格納されている記
憶装置アドレスを抽出し、受信フレーム内に格納されて
いる受信データのみを送受信バッファ４４に格納する。
また、受信ステータスにエラーが無ければ、抽出した送
信順序識別子を演算回路４２４へ通知し、抽出した記憶
装置アドレスを記憶装置アドレス検出回路４２７２へ通
知する。一方、受信ステータスにエラーがあれば、抽出
した送信順序識別子は演算回路４２４へ通知せず、抽出
した記憶装置アドレスは記憶装置アドレス検出回路４２
７２へ通知しない。
【００４２】受信処理の最後に、受信ステータスにエラ
ーが無ければ、送受信バッファ４４に格納された受信デ
ータは抽出した記憶装置アドレスに基づいて記憶装置２
０へライトされ、演算回路４２４は抽出した送信順序識
別子と自ノードに設定された送信順序識別子から送信タ
イミングを演算し、演算結果を送信タイマ回路４２２に
セットする。一方、受信ステータスにエラーがあれば、
記憶装置２へのライトは行わず、かつ、演算回路４２４
による送信タイミングの演算および送信タイマ回路４２
２へのセットも行わない。
ーが無ければ、送受信バッファ４４に格納された受信デ
ータは抽出した記憶装置アドレスに基づいて記憶装置２
０へライトされ、演算回路４２４は抽出した送信順序識
別子と自ノードに設定された送信順序識別子から送信タ
イミングを演算し、演算結果を送信タイマ回路４２２に
セットする。一方、受信ステータスにエラーがあれば、
記憶装置２へのライトは行わず、かつ、演算回路４２４
による送信タイミングの演算および送信タイマ回路４２
２へのセットも行わない。
【００４３】また、前記演算回路４２４では、予め各通
信ノード１にそれぞれ固有の送信順序識別子を与えてお
き、自ノードに設定された送信順序識別子と抽出した送
信順序識別子を用いて演算を行う。なお、演算は演算結
果が互いの通信ノード１間で異なるような演算である。
信ノード１にそれぞれ固有の送信順序識別子を与えてお
き、自ノードに設定された送信順序識別子と抽出した送
信順序識別子を用いて演算を行う。なお、演算は演算結
果が互いの通信ノード１間で異なるような演算である。
【００４４】なお、本実施例に使用される伝送路９の例
として、図１２に示すようなスター型のネットワーク
や、図１３に示すようなバス型のネットワークが考えら
れる。上述の実施例では各通信ノード１から送信される
フレーム９０００の長さが可変長の場合であったが、各
通信ノード１から送信されるフレーム９０００の長さを
固定長とする場合もありうる。この場合、大きいデータ
量のデータを送信する通信ノード１は送信データを分割
して複数のフレームを用いて送信する。
として、図１２に示すようなスター型のネットワーク
や、図１３に示すようなバス型のネットワークが考えら
れる。上述の実施例では各通信ノード１から送信される
フレーム９０００の長さが可変長の場合であったが、各
通信ノード１から送信されるフレーム９０００の長さを
固定長とする場合もありうる。この場合、大きいデータ
量のデータを送信する通信ノード１は送信データを分割
して複数のフレームを用いて送信する。
【００４５】本実施例を実現するための方式，構成は実
施例１と同様であるが、図４における送信データ量レジ
スタ４５２５の代わりに、図１４に示すように送信フレ
ーム数を示す送信フレーム数レジスタ４５２９を設け
る。なおこの場合における通信制御回路４２は図３に示
した各構成要素の機能とほぼ同様であるが、相違点を以
下に述べる。図３の記憶装置リード・ライト制御回路４
２１においては、送信タイマ回路４２２からタイムアウ
ト信号を受ける度に、前記送信フレーム数レジスタ４５
２９に示された送信フレーム数に等しい回数だけフレー
ム送信を繰り返す機能を付け加え、図３のアドレスデコ
ーダ回路４２６においては、通信ステータス検出回路４
２５が発する送信処理中通知信号が有効になる度に、内
部アドレスバス４６上に送受信情報格納回路４３内の送
信ステータス格納部分を示すアドレスが登場する回数を
計測開始し、前記計測値が前記送信フレーム数レジスタ
４５２９が示す数に等しい回数に到達すると送信処理終
了とみなし、送信終了通知信号を発する機能を付け加え
ればよい。
施例１と同様であるが、図４における送信データ量レジ
スタ４５２５の代わりに、図１４に示すように送信フレ
ーム数を示す送信フレーム数レジスタ４５２９を設け
る。なおこの場合における通信制御回路４２は図３に示
した各構成要素の機能とほぼ同様であるが、相違点を以
下に述べる。図３の記憶装置リード・ライト制御回路４
２１においては、送信タイマ回路４２２からタイムアウ
ト信号を受ける度に、前記送信フレーム数レジスタ４５
２９に示された送信フレーム数に等しい回数だけフレー
ム送信を繰り返す機能を付け加え、図３のアドレスデコ
ーダ回路４２６においては、通信ステータス検出回路４
２５が発する送信処理中通知信号が有効になる度に、内
部アドレスバス４６上に送受信情報格納回路４３内の送
信ステータス格納部分を示すアドレスが登場する回数を
計測開始し、前記計測値が前記送信フレーム数レジスタ
４５２９が示す数に等しい回数に到達すると送信処理終
了とみなし、送信終了通知信号を発する機能を付け加え
ればよい。
【００４６】図１５に本実施例の場合の送信順序識別子
の設定方法の例を示す。すなわち、４個の通信ノード
（ノード番号０，１，２，３）がそれぞれ３２バイト，
９６バイト，３２バイト，６４バイトのデータを送信す
ると仮定し、固定長フレームにより３２バイトずつ送信
するとする。前記単位時間τｏを３２バイト長のデータ
を送受信するのに要する最悪時間として定義すると、送
信順序識別子を図１５に示すように０番から６番を定
め、各通信ノードの送信データ長に合わせて送信順序識
別子を割り当てる。すなわち、通信ノード（番号０）に
は送信順序識別子０を、通信ノード（番号１）には送信
順序識別子１を、通信ノード（番号２）には送信順序識
別子４を、通信ノード（番号３）には送信順序識別子５
を割り当て、通信ノード（番号１）は送信順序識別子
１，２，３として連続してフレーム送信し、通信ノード
（番号３）は送信順序識別子５，６として連続してフレ
ーム送信する。このような割り当てを行い送受信を行う
と、図１５に示されるように各通信ノード１からフレー
ムが送信される。
の設定方法の例を示す。すなわち、４個の通信ノード
（ノード番号０，１，２，３）がそれぞれ３２バイト，
９６バイト，３２バイト，６４バイトのデータを送信す
ると仮定し、固定長フレームにより３２バイトずつ送信
するとする。前記単位時間τｏを３２バイト長のデータ
を送受信するのに要する最悪時間として定義すると、送
信順序識別子を図１５に示すように０番から６番を定
め、各通信ノードの送信データ長に合わせて送信順序識
別子を割り当てる。すなわち、通信ノード（番号０）に
は送信順序識別子０を、通信ノード（番号１）には送信
順序識別子１を、通信ノード（番号２）には送信順序識
別子４を、通信ノード（番号３）には送信順序識別子５
を割り当て、通信ノード（番号１）は送信順序識別子
１，２，３として連続してフレーム送信し、通信ノード
（番号３）は送信順序識別子５，６として連続してフレ
ーム送信する。このような割り当てを行い送受信を行う
と、図１５に示されるように各通信ノード１からフレー
ムが送信される。
【００４７】上述の実施例では、図１に示すように、シ
ステムバス８１と記憶装置バス２１と設定装置バス３１
が個別に設けられているが、これらのバスは必ずしも個
別に設けられる必要はなく、１個のバスがシステムバス
８１，記憶装置バス２１，設定装置バス３１のいずれ
か、あるいは全ての機能をあわせ持っていてもよい。本
実施例の内容を図１６に示す。図１６では、システムバ
ス８０１が記憶装置バス２１，設定装置バス３１の機能
を合わせ持っている例である。すなわち、通信コントロ
ーラ８とデータ処理装置４０１と記憶装置２と通信制御
情報設定装置３がシステムバス８０１に接続されてい
る。ただし、システムバス８０１に接続されている通信
コントローラ８とデータ処理装置４０１と記憶装置２と
通信制御情報設定装置３などは、上述の実施例１および
実施例２の場合と同様の機能を持ち、実施例１および実
施例２の場合と同様のデータ処理を行うため、動作説明
は省略する。
ステムバス８１と記憶装置バス２１と設定装置バス３１
が個別に設けられているが、これらのバスは必ずしも個
別に設けられる必要はなく、１個のバスがシステムバス
８１，記憶装置バス２１，設定装置バス３１のいずれ
か、あるいは全ての機能をあわせ持っていてもよい。本
実施例の内容を図１６に示す。図１６では、システムバ
ス８０１が記憶装置バス２１，設定装置バス３１の機能
を合わせ持っている例である。すなわち、通信コントロ
ーラ８とデータ処理装置４０１と記憶装置２と通信制御
情報設定装置３がシステムバス８０１に接続されてい
る。ただし、システムバス８０１に接続されている通信
コントローラ８とデータ処理装置４０１と記憶装置２と
通信制御情報設定装置３などは、上述の実施例１および
実施例２の場合と同様の機能を持ち、実施例１および実
施例２の場合と同様のデータ処理を行うため、動作説明
は省略する。
【００４８】以上に述べたように、通信コントローラ８
との送受信フレームのやりとりを全てデータ処理装置４
が行い、すなわち、従来例と同様の動作をする通信コン
トローラ８に対してはデータ処理装置４が仮想的な記憶
装置（従来例の記憶装置１０２に相当）として振る舞
い、従来の通信コントローラが使用可能であり、かつ、
ＣＰＵ３０には記憶装置２０のリードおよびライトのみ
をさせて処理負荷を通信処理以外のアプリケーションソ
フトウェアに専念させることにより、通信負荷の増大が
ＣＰＵの処理負荷とは無関係になり、ＣＰＵの処理性能
とは無関係に通信システム全体の処理性能を増大させる
ことが可能となる。さらに、データ処理装置４は送受信
処理を行いながら、同時に自ノードからの送信タイミン
グ制御を高速かつ確実（送受信ステータスまで確認する
ため）に行う事が可能となり、従来システムでは不可能
であった時間単位（数十μ秒以下）の精度でのフレーム
送受信動作（伝送路９〜記憶装置２０間のデータ転送）
が可能となり、従来と同様の伝送路を使用しながら使用
効率を従来よりも飛躍的に向上させることが可能とな
る。
との送受信フレームのやりとりを全てデータ処理装置４
が行い、すなわち、従来例と同様の動作をする通信コン
トローラ８に対してはデータ処理装置４が仮想的な記憶
装置（従来例の記憶装置１０２に相当）として振る舞
い、従来の通信コントローラが使用可能であり、かつ、
ＣＰＵ３０には記憶装置２０のリードおよびライトのみ
をさせて処理負荷を通信処理以外のアプリケーションソ
フトウェアに専念させることにより、通信負荷の増大が
ＣＰＵの処理負荷とは無関係になり、ＣＰＵの処理性能
とは無関係に通信システム全体の処理性能を増大させる
ことが可能となる。さらに、データ処理装置４は送受信
処理を行いながら、同時に自ノードからの送信タイミン
グ制御を高速かつ確実（送受信ステータスまで確認する
ため）に行う事が可能となり、従来システムでは不可能
であった時間単位（数十μ秒以下）の精度でのフレーム
送受信動作（伝送路９〜記憶装置２０間のデータ転送）
が可能となり、従来と同様の伝送路を使用しながら使用
効率を従来よりも飛躍的に向上させることが可能とな
る。
【００４９】さらに、上述したように、ＣＰＵは送受信
処理を行う必要がないため、アプリケーションソフトウ
ェアの処理に専念させることができる。例えば、ＣＰＵ
が記憶装置に搭載された情報を用いて数値演算を行いか
つ演算結果を記憶装置に搭載するアプリケーションを実
行し、その他に伝送路を介して他の通信ノードから情報
を受信して記憶装置に搭載し、記憶装置に搭載された演
算結果を伝送路を介して他の通信ノードに送信するシス
テムの場合、従来例ではＣＰＵは数値演算および記憶装
置へのデータリード／ライトの他にデータの送受信処理
も行う必要があるのに対し、本発明ではデータの送受信
処理を行う必要がないため、ＣＰＵは数値演算および記
憶装置へのデータリード／ライトのみを行えばよい。ま
た、CPUのデータリード／ライトのタイミングはデータ
送受信には無関係に行うことができるが、もし、ＣＰＵ
側からの記憶装置へのアクセスとデータ処理装置側から
の記憶装置へのアクセスのタイミングが重なった場合
は、どちらか一方に優先的にアクセスさせるようにすれ
ばよい。例えば、ＣＰＵの処理速度を重視する場合はＣ
ＰＵ側からのアクセスを優先させ、ネットワークからの
送受信速度を重視する場合はデータ処理装置側からのア
クセスを優先させることになる。
処理を行う必要がないため、アプリケーションソフトウ
ェアの処理に専念させることができる。例えば、ＣＰＵ
が記憶装置に搭載された情報を用いて数値演算を行いか
つ演算結果を記憶装置に搭載するアプリケーションを実
行し、その他に伝送路を介して他の通信ノードから情報
を受信して記憶装置に搭載し、記憶装置に搭載された演
算結果を伝送路を介して他の通信ノードに送信するシス
テムの場合、従来例ではＣＰＵは数値演算および記憶装
置へのデータリード／ライトの他にデータの送受信処理
も行う必要があるのに対し、本発明ではデータの送受信
処理を行う必要がないため、ＣＰＵは数値演算および記
憶装置へのデータリード／ライトのみを行えばよい。ま
た、CPUのデータリード／ライトのタイミングはデータ
送受信には無関係に行うことができるが、もし、ＣＰＵ
側からの記憶装置へのアクセスとデータ処理装置側から
の記憶装置へのアクセスのタイミングが重なった場合
は、どちらか一方に優先的にアクセスさせるようにすれ
ばよい。例えば、ＣＰＵの処理速度を重視する場合はＣ
ＰＵ側からのアクセスを優先させ、ネットワークからの
送受信速度を重視する場合はデータ処理装置側からのア
クセスを優先させることになる。
【００５０】以上は、ＣＰＵの負荷を軽減した場合の一
例についてＣＰＵが通信処理に関与しない構成について
説明した。
例についてＣＰＵが通信処理に関与しない構成について
説明した。
【００５１】次にＣＰＵが通信処理の一部を行うことに
よってＣＰＵの負荷を軽減した構成について説明する。
よってＣＰＵの負荷を軽減した構成について説明する。
【００５２】図１７は、本発明に係わるリアルタイム通
信装置のシステム構成を示したものである。基本的な構
成については、図６で示したものと同様である。図６と
相違するのは通信ノード１の構成である。
信装置のシステム構成を示したものである。基本的な構
成については、図６で示したものと同様である。図６と
相違するのは通信ノード１の構成である。
【００５３】通信ノード１は、通信コントローラ８，デ
ータ処理装置４，システムバス８１，記憶装置２，記憶
装置バス２１，ＣＰＵ３０，通信処理バス３１から構成
される。つまり、本システムにおける通信ノード１はＣ
ＰＵ３０が通信処理の一部を行うものである。具体的に
ＣＰＵ３０は、通信コントローラ８に対して送信起動を
発し、かつ通信コントローラ８のフレーム送信終了の確
認を行う。従って、図１で示したデータ処理装置４は送
信起動を行っていたが、本システムにおいてはＣＰＵが
代わって行う。
ータ処理装置４，システムバス８１，記憶装置２，記憶
装置バス２１，ＣＰＵ３０，通信処理バス３１から構成
される。つまり、本システムにおける通信ノード１はＣ
ＰＵ３０が通信処理の一部を行うものである。具体的に
ＣＰＵ３０は、通信コントローラ８に対して送信起動を
発し、かつ通信コントローラ８のフレーム送信終了の確
認を行う。従って、図１で示したデータ処理装置４は送
信起動を行っていたが、本システムにおいてはＣＰＵが
代わって行う。
【００５４】データ処理装置４の構成は図２に示したも
のとほぼ同じでありシステムバスインタフェース回路４
８，送受信バッファ４４，送受信情報格納回路４３，通
信制御回路４２，通信制御情報レジスタ回路４５，内部
アドレスバス４６，内部データバス４７から構成され
る。但し、本システムではＣＰＵ３０が送信起動指示信
号を通知するので、図２に示すように通信制御回路４２
からシステムバスインタフェース回路４８への通信起動
指示信号はない。ＣＰＵ３０から通信起動指示信号を通
知することにより、図２に示したデータ処理装置４の構
成で上位バスインタフェース回路４１，通信制御回路４
２，システムバスインタフェース回路４８の動作が次の
ようになる。
のとほぼ同じでありシステムバスインタフェース回路４
８，送受信バッファ４４，送受信情報格納回路４３，通
信制御回路４２，通信制御情報レジスタ回路４５，内部
アドレスバス４６，内部データバス４７から構成され
る。但し、本システムではＣＰＵ３０が送信起動指示信
号を通知するので、図２に示すように通信制御回路４２
からシステムバスインタフェース回路４８への通信起動
指示信号はない。ＣＰＵ３０から通信起動指示信号を通
知することにより、図２に示したデータ処理装置４の構
成で上位バスインタフェース回路４１，通信制御回路４
２，システムバスインタフェース回路４８の動作が次の
ようになる。
【００５５】システムバスインタフェース回路４８は、
システムバス８１を介して通信コントローラ８との間で
送信フレームや受信フレームをやり取りし、通信コント
ローラ８からのリードあるいはライトの発生を通知する
リード・ライト通知信号を通信制御回路４２に通知し、
通信コントローラ８から受信フレームのライトが開始さ
れた時点でデータ処理装置４が送信処理中であれば、受
信フレームを廃棄する。
システムバス８１を介して通信コントローラ８との間で
送信フレームや受信フレームをやり取りし、通信コント
ローラ８からのリードあるいはライトの発生を通知する
リード・ライト通知信号を通信制御回路４２に通知し、
通信コントローラ８から受信フレームのライトが開始さ
れた時点でデータ処理装置４が送信処理中であれば、受
信フレームを廃棄する。
【００５６】通信制御回路４２は、送信処理および受信
処理を制御し、送受信情報格納回路４３や送受信バッフ
ァ４４をリードおよびライトする際に内部アドレスバス
４６が示すアドレスをデコードし、どの回路にリードお
よびライトするのかを通知する送受信情報格納回路リー
ド・ライトセレクト信号や送受信バッファリード・ライ
トセレクト信号を通知する。また、ステータス情報を通
信情報制御レジスタ回路４５に通知し、システムバスイ
ンタフェース回路４８に対し、現在の状態（送信処理中
あるいは受信処理中）を通知する通信ステータス通知信
号と、上位バスインタフェース回路４１に対して送信処
理時はデータリードを指示し受信処理時はデータライト
を指示するデータリード・ライト指示信号を通知する。
処理を制御し、送受信情報格納回路４３や送受信バッフ
ァ４４をリードおよびライトする際に内部アドレスバス
４６が示すアドレスをデコードし、どの回路にリードお
よびライトするのかを通知する送受信情報格納回路リー
ド・ライトセレクト信号や送受信バッファリード・ライ
トセレクト信号を通知する。また、ステータス情報を通
信情報制御レジスタ回路４５に通知し、システムバスイ
ンタフェース回路４８に対し、現在の状態（送信処理中
あるいは受信処理中）を通知する通信ステータス通知信
号と、上位バスインタフェース回路４１に対して送信処
理時はデータリードを指示し受信処理時はデータライト
を指示するデータリード・ライト指示信号を通知する。
【００５７】上位バスインタフェース回路４１は、通信
制御回路４２からのデータリード・ライト指示信号に従
い記憶装置バス２１を制御して記憶装置２との間でデー
タをリードおよびライトさせ、リード・ライト時のステ
ータス（エラーなど）を通知するデータリード・ライト
ステータス信号を通信制御回路４２に通知する。また、
設定装置バス３１を制御してＣＰＵ３０との間でデータ
やステータスをリード・ライトさせる。
制御回路４２からのデータリード・ライト指示信号に従
い記憶装置バス２１を制御して記憶装置２との間でデー
タをリードおよびライトさせ、リード・ライト時のステ
ータス（エラーなど）を通知するデータリード・ライト
ステータス信号を通信制御回路４２に通知する。また、
設定装置バス３１を制御してＣＰＵ３０との間でデータ
やステータスをリード・ライトさせる。
【００５８】なお、送受信情報格納回路４３とは、送信
情報格納回路と受信情報格納回路の機能を合わせ持つも
のであり、送信と受信を分けて回路を設けても構わな
い。
情報格納回路と受信情報格納回路の機能を合わせ持つも
のであり、送信と受信を分けて回路を設けても構わな
い。
【００５９】次に通信制御回路４２の構成であるが、こ
れも図３に示したものとほぼ同様であり、システムバス
リード・ライト検出回路４２８１，アドレスデコーダ回
路４２６，送信順序識別子検出回路４２７１，記憶装置
アドレス検出回路４２７２，通信ステータス検出回路４
２５，送受信ステータス検出回路４２３，演算回路４２
４，送信タイマ回路４２２，記憶装置リード・ライト制
御回路４２１とから構成される。
れも図３に示したものとほぼ同様であり、システムバス
リード・ライト検出回路４２８１，アドレスデコーダ回
路４２６，送信順序識別子検出回路４２７１，記憶装置
アドレス検出回路４２７２，通信ステータス検出回路４
２５，送受信ステータス検出回路４２３，演算回路４２
４，送信タイマ回路４２２，記憶装置リード・ライト制
御回路４２１とから構成される。
【００６０】但し、既に説明しているように本システム
ではＣＰＵ３０から送信起動指示信号を通知する構成と
しているので、図３で示すような記憶装置リード・ライ
ト制御回路４２１からは送信起動指示信号が出力されな
い。
ではＣＰＵ３０から送信起動指示信号を通知する構成と
しているので、図３で示すような記憶装置リード・ライ
ト制御回路４２１からは送信起動指示信号が出力されな
い。
【００６１】従って、記憶装置リード・ライト制御回路
４２１の動作が次のようになる。記憶装置リード・ライ
ト制御回路４２１は、送信タイマ回路４２２からタイム
アウト通知信号を受けた時点で、通信ステータス検出回
路４２５からの受信処理中通知信号が無効である場合の
み、通信制御情報レジスタ回路４５にて指定された記憶
装置アドレスと送信データ量が示す所定のデータを記憶
装置２からＤＭＡ転送によりリードするように上位バス
インタフェース回路４１に対して要求するデータリード
指示信号を通知する。また、通信ステータス検出回路４
２５から受信処理中通知信号を受けている間に送受信ス
テータス検出回路４２３からデータライト指示信号を受
けると、記憶装置２に対して記憶装置アドレス検出回路
４２７２から通知された記憶装置アドレス通知信号に示
された記憶装置アドレスに送受信バッファ４４内に格納
されている受信データをＤＭＡ転送によりライトするよ
う上位バスインタフェース回路４１に対してデータライ
ト指示信号を通知する。また上位バスインタフェース回
路４１からステータス（エラーなど）を通知するデータ
リード・ライトステータス信号で正常にライトが終了し
たことを通知されると、通信ステータス検出回路４２５
と演算回路４２４にデータライト終了通知信号を通知す
る。また上位バスインタフェース回路４１からデータリ
ード・ライトステータス信号でデータリード時にエラー
が発生したことを通知されると、送受信ステータス検出
回路４２３にデータリードエラー通知信号を通知する。
４２１の動作が次のようになる。記憶装置リード・ライ
ト制御回路４２１は、送信タイマ回路４２２からタイム
アウト通知信号を受けた時点で、通信ステータス検出回
路４２５からの受信処理中通知信号が無効である場合の
み、通信制御情報レジスタ回路４５にて指定された記憶
装置アドレスと送信データ量が示す所定のデータを記憶
装置２からＤＭＡ転送によりリードするように上位バス
インタフェース回路４１に対して要求するデータリード
指示信号を通知する。また、通信ステータス検出回路４
２５から受信処理中通知信号を受けている間に送受信ス
テータス検出回路４２３からデータライト指示信号を受
けると、記憶装置２に対して記憶装置アドレス検出回路
４２７２から通知された記憶装置アドレス通知信号に示
された記憶装置アドレスに送受信バッファ４４内に格納
されている受信データをＤＭＡ転送によりライトするよ
う上位バスインタフェース回路４１に対してデータライ
ト指示信号を通知する。また上位バスインタフェース回
路４１からステータス（エラーなど）を通知するデータ
リード・ライトステータス信号で正常にライトが終了し
たことを通知されると、通信ステータス検出回路４２５
と演算回路４２４にデータライト終了通知信号を通知す
る。また上位バスインタフェース回路４１からデータリ
ード・ライトステータス信号でデータリード時にエラー
が発生したことを通知されると、送受信ステータス検出
回路４２３にデータリードエラー通知信号を通知する。
【００６２】また、通信制御情報レジスタ回路４５の構
成については、既に説明した図４の構成と同じである。
尚、本通信システムを使用するユーザは、送信データ格
納アドレスレジスタ４５２１とアクセス許可アドレス領
域レジスタ４５２２と自ノード送信順序識別子レジスタ
４５２３と送信順序識別子最大値レジスタ４５２４と送
信データ量レジスタ４５２５とタイマ初期値レジスタ４
５２６に希望の値を設定することになる。
成については、既に説明した図４の構成と同じである。
尚、本通信システムを使用するユーザは、送信データ格
納アドレスレジスタ４５２１とアクセス許可アドレス領
域レジスタ４５２２と自ノード送信順序識別子レジスタ
４５２３と送信順序識別子最大値レジスタ４５２４と送
信データ量レジスタ４５２５とタイマ初期値レジスタ４
５２６に希望の値を設定することになる。
【００６３】図１８は送受信情報格納回路４３の構成例
を示したものである。この送受信情報格納回路４３は、
送信データ格納アドレス領域４３２１，送信データ長領
域４３２２，送信ステータス領域４３２３，受信データ
格納アドレス領域４３２４，受信データ長領域４３２
５，受信ステータス領域４３２６，エリアセレクト回路
４３１から構成される。
を示したものである。この送受信情報格納回路４３は、
送信データ格納アドレス領域４３２１，送信データ長領
域４３２２，送信ステータス領域４３２３，受信データ
格納アドレス領域４３２４，受信データ長領域４３２
５，受信ステータス領域４３２６，エリアセレクト回路
４３１から構成される。
【００６４】送信データ格納アドレス領域４３２１，送
信データ長領域４３２２は、送信データを送受信バッフ
ァ４４からリードする直前にリードする送信データが格
納されているアドレス、すなわち、通信コントローラ８
からみた送受信バッファ４４のアドレスを示すものであ
り、送信ステータス領域４３２３は、送信データを送受
信バッファ４４からリードした後に通信コントローラ８
がステータスをライトするためのものである。受信デー
タ格納アドレス領域４３２４は受信データを送受信バッ
ファ４４へライトする前に予めリードしておく受信デー
タを格納すべきアドレス、すなわち、通信コントローラ
８からみた送受信バッファ４４のアドレスを示すもので
あり、受信ステータス領域４３２６は受信データ長領域
４３２５および受信データを送受信バッファ４４へライ
トした後に通信コントローラ８がステータスをライトす
るためのものである。エリアセレクト回路４３１は、ア
ドレスデコーダ回路４２６からの送受信情報格納回路リ
ード・ライトセレクト信号が示す領域に内部データバス
４７からリード・ライトさせるためのものである。送受
信バッファ４４の構成については、図６で示したものと
同様である。
信データ長領域４３２２は、送信データを送受信バッフ
ァ４４からリードする直前にリードする送信データが格
納されているアドレス、すなわち、通信コントローラ８
からみた送受信バッファ４４のアドレスを示すものであ
り、送信ステータス領域４３２３は、送信データを送受
信バッファ４４からリードした後に通信コントローラ８
がステータスをライトするためのものである。受信デー
タ格納アドレス領域４３２４は受信データを送受信バッ
ファ４４へライトする前に予めリードしておく受信デー
タを格納すべきアドレス、すなわち、通信コントローラ
８からみた送受信バッファ４４のアドレスを示すもので
あり、受信ステータス領域４３２６は受信データ長領域
４３２５および受信データを送受信バッファ４４へライ
トした後に通信コントローラ８がステータスをライトす
るためのものである。エリアセレクト回路４３１は、ア
ドレスデコーダ回路４２６からの送受信情報格納回路リ
ード・ライトセレクト信号が示す領域に内部データバス
４７からリード・ライトさせるためのものである。送受
信バッファ４４の構成については、図６で示したものと
同様である。
【００６５】ここで、上述の構成を用いて通信を行うと
きのＣＰＵ３０の通信処理について述べる。
きのＣＰＵ３０の通信処理について述べる。
【００６６】送信タイマ回路４２２がタイムアウトする
と、送受信ステータス検出回路423に送信開始が通知さ
れ、その送信開始通知が送信ステータスレジスタ４５２
７に通知される。
と、送受信ステータス検出回路423に送信開始が通知さ
れ、その送信開始通知が送信ステータスレジスタ４５２
７に通知される。
【００６７】ＣＰＵ３０は送信ステータスレジスタ４５
２７へ送信開始が通知されたことを検出すると、まず、
通信コントローラ８が送受信情報格納回路４３をアクセ
スすることを許可するフラグをセットする。アクセス許
可フラグは図１９に示すように、送受信情報格納回路４
３内に設けてもよい。
２７へ送信開始が通知されたことを検出すると、まず、
通信コントローラ８が送受信情報格納回路４３をアクセ
スすることを許可するフラグをセットする。アクセス許
可フラグは図１９に示すように、送受信情報格納回路４
３内に設けてもよい。
【００６８】アクセス許可フラグ４３２０をセットした
後、通信コントローラ８に送信起動を命令する。
後、通信コントローラ８に送信起動を命令する。
【００６９】送信起動命令後から伝送路９へのフレーム
送信終了までの送信動作は全てデータ処理装置４と通信
コントローラ８により行われ、ＣＰＵ３０はこの間の送
信処理には関与しない。
送信終了までの送信動作は全てデータ処理装置４と通信
コントローラ８により行われ、ＣＰＵ３０はこの間の送
信処理には関与しない。
【００７０】通信コントローラ８は伝送路９へのフレー
ム送信を終了すると、送受信情報格納回路４３へ送信ス
テータスをライトする（図１８の送信ステータス領域43
23）が、ＣＰＵ３０は、ライトされた送信ステータス
（図１８の送信ステータス領域４３２３）を確認して送
信処理を終了し、次に送信開始が通知されるまで通信処
理は行わない。
ム送信を終了すると、送受信情報格納回路４３へ送信ス
テータスをライトする（図１８の送信ステータス領域43
23）が、ＣＰＵ３０は、ライトされた送信ステータス
（図１８の送信ステータス領域４３２３）を確認して送
信処理を終了し、次に送信開始が通知されるまで通信処
理は行わない。
【００７１】なお、受信処理に関しては、ＣＰＵ３０は
全く関与せず、全てデータ処理装置４と通信コントロー
ラ８により行われる。
全く関与せず、全てデータ処理装置４と通信コントロー
ラ８により行われる。
【００７２】本システムにおける各通信ノード１が送信
するフレームのフォーマットは図７で示したものと同じ
である。また、演算回路４２４における送信タイミング
についても図８で示したものと同じである。
するフレームのフォーマットは図７で示したものと同じ
である。また、演算回路４２４における送信タイミング
についても図８で示したものと同じである。
【００７３】上述の実施例では各通信ノード１から送信
されるフレーム９０００の長さが可変長の場合であった
が、各通信ノード１から送信されるフレーム９０００の
長さを固定長とする場合もありうる。この場合、大きい
データ量のデータを送信する通信ノード１は送信データ
を分割して複数のフレームを用いて送信する。これにつ
いては、図１４で示したのと同様の構成で実現できる。
されるフレーム９０００の長さが可変長の場合であった
が、各通信ノード１から送信されるフレーム９０００の
長さを固定長とする場合もありうる。この場合、大きい
データ量のデータを送信する通信ノード１は送信データ
を分割して複数のフレームを用いて送信する。これにつ
いては、図１４で示したのと同様の構成で実現できる。
【００７４】図１９には、１個のバスがシステムバス８
１，記憶装置バス２１，設定装置バス３１の機能をあわ
せ持った場合の構成をしめしている。すなわち、通信コ
ントローラ８とデータ処理装置４０１と記憶装置２０と
ＣＰＵ３０がシステムバス８０１に接続されている。た
だし、システムバス８０１に接続されている通信コント
ローラ８とデータ処理装置４０１と記憶装置２０とＣＰ
Ｕ３０の動作については既に説明したのと同じ動作を行
う。
１，記憶装置バス２１，設定装置バス３１の機能をあわ
せ持った場合の構成をしめしている。すなわち、通信コ
ントローラ８とデータ処理装置４０１と記憶装置２０と
ＣＰＵ３０がシステムバス８０１に接続されている。た
だし、システムバス８０１に接続されている通信コント
ローラ８とデータ処理装置４０１と記憶装置２０とＣＰ
Ｕ３０の動作については既に説明したのと同じ動作を行
う。
【００７５】尚、上述の実施例では、ＣＰＵ３０や通信
コントローラ８が送受信情報格納回路４３内のアクセス
許可フラグ４３２０や送信ステータス領域４３２３をリ
ード・ライトしているが、アクセス許可フラグ４３２０
や送信ステータス領域4323を記憶装置２に実装し、ＣＰ
Ｕ３０や通信コントローラ８が記憶装置２をリード・ラ
イトするようにしてもよい。
コントローラ８が送受信情報格納回路４３内のアクセス
許可フラグ４３２０や送信ステータス領域４３２３をリ
ード・ライトしているが、アクセス許可フラグ４３２０
や送信ステータス領域4323を記憶装置２に実装し、ＣＰ
Ｕ３０や通信コントローラ８が記憶装置２をリード・ラ
イトするようにしてもよい。
【００７６】さらに、送信時に通信コントローラ８がア
クセスする送受信情報格納回路４３の全ての領域（すな
わち、アクセス許可フラグ４３２０や送信データ格納ア
ドレス領域４３２１、送信データ長領域４３２２、送信
ステータス領域４３２３）を前記記憶装置２内に実装し
てもよい。
クセスする送受信情報格納回路４３の全ての領域（すな
わち、アクセス許可フラグ４３２０や送信データ格納ア
ドレス領域４３２１、送信データ長領域４３２２、送信
ステータス領域４３２３）を前記記憶装置２内に実装し
てもよい。
【００７７】このように、本発明では、通信コントロー
ラ８との送受信フレームのやりとりをデータ処理装置４
が行い、すなわち、従来例と同様の動作をする通信コン
トローラ８に対してはデータ処理装置４が仮想的な記憶
装置（従来例の記憶装置102に相当）として振る舞い、
従来の通信コントローラが使用可能である。かつ、従来
は全ての送信・受信を行う必要があったＣＰＵ３０には
上述した送信処理の一部のみを実行させ、受信処理を含
むその他の通信処理を実行させる必要が無い。その結
果、通信処理以外のアプリケーションソフトウェアに、
より多くのＣＰＵ負荷を割り当てることが可能となる。
さらに、データ処理装置４は送受信処理を行いながら、
同時に自ノードからの送信タイミング制御を高速かつ確
実に行う事が可能となり、従来システムでは不可能であ
った時間単位（数十μ秒以下）の精度でのフレーム送受
信動作（伝送路９〜記憶装置２０間のデータ転送）が可
能となり、従来と同様の伝送路を使用しながら使用効率
を従来よりも飛躍的に向上させることが可能となる。
ラ８との送受信フレームのやりとりをデータ処理装置４
が行い、すなわち、従来例と同様の動作をする通信コン
トローラ８に対してはデータ処理装置４が仮想的な記憶
装置（従来例の記憶装置102に相当）として振る舞い、
従来の通信コントローラが使用可能である。かつ、従来
は全ての送信・受信を行う必要があったＣＰＵ３０には
上述した送信処理の一部のみを実行させ、受信処理を含
むその他の通信処理を実行させる必要が無い。その結
果、通信処理以外のアプリケーションソフトウェアに、
より多くのＣＰＵ負荷を割り当てることが可能となる。
さらに、データ処理装置４は送受信処理を行いながら、
同時に自ノードからの送信タイミング制御を高速かつ確
実に行う事が可能となり、従来システムでは不可能であ
った時間単位（数十μ秒以下）の精度でのフレーム送受
信動作（伝送路９〜記憶装置２０間のデータ転送）が可
能となり、従来と同様の伝送路を使用しながら使用効率
を従来よりも飛躍的に向上させることが可能となる。
【００７８】さらに、上述したように、ＣＰＵは送信処
理の一部しか行う必要がないため、従来よりも多くのＣ
ＰＵ負荷をアプリケーションソフトウェアの処理に割り
当てることができる。例えば、ＣＰＵが記憶装置に搭載
された前記情報を用いて数値演算を行いかつ演算結果を
記憶装置に搭載するアプリケーションを実行し、その他
に伝送路を介して他の通信ノードから情報を受信して記
憶装置に搭載し、記憶装置に搭載された演算結果を伝送
路を介して他の通信ノードに送信するシステムの場合、
従来例ではＣＰＵは数値演算および記憶装置へのデータ
リード／ライトの他にデータの送受信処理も行う必要が
あるのに対し、本発明ではデータの送信処理の一部しか
行う必要がないため、ＣＰＵは数値演算および記憶装置
へのデータリード／ライトを行うことが可能な時間が大
幅に増える。
理の一部しか行う必要がないため、従来よりも多くのＣ
ＰＵ負荷をアプリケーションソフトウェアの処理に割り
当てることができる。例えば、ＣＰＵが記憶装置に搭載
された前記情報を用いて数値演算を行いかつ演算結果を
記憶装置に搭載するアプリケーションを実行し、その他
に伝送路を介して他の通信ノードから情報を受信して記
憶装置に搭載し、記憶装置に搭載された演算結果を伝送
路を介して他の通信ノードに送信するシステムの場合、
従来例ではＣＰＵは数値演算および記憶装置へのデータ
リード／ライトの他にデータの送受信処理も行う必要が
あるのに対し、本発明ではデータの送信処理の一部しか
行う必要がないため、ＣＰＵは数値演算および記憶装置
へのデータリード／ライトを行うことが可能な時間が大
幅に増える。
【００７９】したがって、ＣＰＵの処理速度から見た本
発明の効果は、記憶装置からデータをリードして数値演
算を行い、演算結果を記憶装置にライトするまでの時間
を従来例より短縮することが可能であり、演算速度の向
上や演算周期の短縮が実現可能である。例えば、産業分
野では、センサなどの末端装置からネットワークを介し
てデータを収集し、そのデータをもとにＣＰＵが演算を
し、その演算結果に基づいて工作機械などの制御装置へ
動作命令をネットワークを介して発するようなシステム
が存在するが、演算速度を向上して演算周期を短縮すれ
ば、制御の精度を向上させることができ、制御の高度化
に貢献できる。
発明の効果は、記憶装置からデータをリードして数値演
算を行い、演算結果を記憶装置にライトするまでの時間
を従来例より短縮することが可能であり、演算速度の向
上や演算周期の短縮が実現可能である。例えば、産業分
野では、センサなどの末端装置からネットワークを介し
てデータを収集し、そのデータをもとにＣＰＵが演算を
し、その演算結果に基づいて工作機械などの制御装置へ
動作命令をネットワークを介して発するようなシステム
が存在するが、演算速度を向上して演算周期を短縮すれ
ば、制御の精度を向上させることができ、制御の高度化
に貢献できる。
【００８０】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵの処理負荷を抑えて通信システム全体の処理性能
を増大させることが可能となる。
ＣＰＵの処理負荷を抑えて通信システム全体の処理性能
を増大させることが可能となる。
【図１】本発明に係わるリアルタイム通信装置のシステ
ム構成図を示したものである。
ム構成図を示したものである。
【図２】本発明に係わるリアルタイム通信装置のデータ
処理装置の内部構成を示すブロック構成図である。
処理装置の内部構成を示すブロック構成図である。
【図３】本発明に係わるリアルタイム通信装置の通信制
御回路の内部構成を示すブロック構成図である。
御回路の内部構成を示すブロック構成図である。
【図４】本発明に係わるリアルタイム通信装置の通信制
御情報レジスタ回路の内部構成を示すブロック構成図で
ある。
御情報レジスタ回路の内部構成を示すブロック構成図で
ある。
【図５】本発明に係わるリアルタイム通信装置の送受信
情報格納回路の内部構成を示すブロック構成図である。
情報格納回路の内部構成を示すブロック構成図である。
【図６】本発明に係わるリアルタイム通信装置の送受信
バッファの内部構成を示すブロック構成図である。
バッファの内部構成を示すブロック構成図である。
【図７】本発明に係わるリアルタイム通信装置フレーム
フォーマットの一例を示す図である。
フォーマットの一例を示す図である。
【図８】本発明に係わるリアルタイム通信装置の送信タ
イミングの演算方法の一例を示す図である。
イミングの演算方法の一例を示す図である。
【図９】本発明に係わるリアルタイム通信装置の送信順
序識別子の決定方法の一例を示す図である。
序識別子の決定方法の一例を示す図である。
【図１０】本発明に係わるリアルタイム通信装置の送信
処理と受信処理を示す説明図である。
処理と受信処理を示す説明図である。
【図１１】通信コントローラの送受信動作を示す説明図
である。
である。
【図１２】本発明に係わるリアルタイム通信装置の伝送
路の構成の一例を示す図である。
路の構成の一例を示す図である。
【図１３】本発明に係わるリアルタイム通信装置の伝送
路の構成の一例を示す図である。
路の構成の一例を示す図である。
【図１４】本発明に係わるリアルタイム通信装置の通信
制御情報レジスタ回路の内部構成を示すブロック構成図
である。
制御情報レジスタ回路の内部構成を示すブロック構成図
である。
【図１５】本発明に係わるリアルタイム通信装置の送信
順序識別子の決定方法の一例を示す図である。
順序識別子の決定方法の一例を示す図である。
【図１６】本発明に係わるリアルタイム通信装置の通信
ノードの内部構成を示すブロック構成図である。
ノードの内部構成を示すブロック構成図である。
【図１７】本発明に係わるリアルタイム通信装置の通信
ノードの内部構成を示すブロック構成図である。
ノードの内部構成を示すブロック構成図である。
【図１８】本発明に係わるリアルタイム通信装置の送受
信情報格納回路の内部構成を示すブロック構成図であ
る。
信情報格納回路の内部構成を示すブロック構成図であ
る。
【図１９】本発明に係わるリアルタイム通信装置の通信
ノードの内部構成を示すブロック構成図である。
ノードの内部構成を示すブロック構成図である。
１，１００…通信ノード、２，２０，１０２…記憶装
置、３…通信制御情報設定装置、４…データ処理装置、
８，１０８…通信コントローラ、９…伝送路、２１…記
憶装置バス、３０，１０３…ＣＰＵ、３１…設定装置バ
ス、４１…上位バスインタフェース回路、４２…通信制
御回路、４３…送受信情報格納回路、４４…送受信バッ
ファ、４５…通信制御情報レジスタ回路、４６…内部ア
ドレスバス、４７…内部データバス、４８…システムバ
スインタフェース回路、８１，１０８１…システムバ
ス、４２１…記憶装置リード・ライト制御回路、４２２
…送信タイマ回路、４２３…送受信ステータス検出回
路、４２４…演算回路、425…通信ステータス検出回
路、４２６…アドレスデコーダ回路、４３１…エリアセ
レクト回路、４３２…送受信情報格納エリア、４４１…
バッファエリアセレクト回路、４４２…バッファエリ
ア、４５１…レジスタセレクト回路、４５２…通信制御
情報レジスタ、９００…ＨＵＢ、９０５…リピータ、９
０６…トランシーバ、４２７１…送信順序識別子検出回
路、４２７２…記憶装置アドレス検出回路、４２８１…
システムバスリード・ライト検出回路、４５２１…送信
データ格納アドレスレジスタ、４５２２…アクセス許可
アドレス領域レジスタ、４５２３…自ノード送信順序識
別子レジスタ、４５２４…識別子最大値レジスタ、４５
２５…送信データ量レジスタ、４５２６…タイマ初期値
レジスタ、４５２７…送信ステータスレジスタ、４５２
８…受信ステータスレジスタ、４５２９…送信フレーム
数レジスタ、７０００〜７０１１…従来例の送信処理手
順、７１００〜７１０５…従来例の受信処理手順、７５
００〜７５０８…本発明の送信処理手順、7550，７５５
４，７５６１，７５６５，７５７２，７５８３…通信ノ
ードの送信処理時間を表すブロック、７６００〜７６０
５…本発明の受信処理手順、７６５１〜７６５３，７６
５５，７６６０，７６６２〜７６６４，７６７０，７６
７１，７６７３〜７６７５，７６８０〜７６８２，７６
８４，７６８５…通信ノードの受信処理時間を表すブロ
ック、８０００〜８００８…通信コントローラの動作手
順、９０００…フレーム、９００１…フレーム開始フラ
グ、９００２…宛先アドレス、９００３…送信順序識別
子、９００４…データ長、９００５…記憶装置アドレ
ス、９００６…データ、９００７…ＣＲＣチェック領
域、１０２２１…送信情報格納領域、１０２２２…受信
情報格納領域、１０２１１…送信バッファ、１０２１２
…受信バッファ。
置、３…通信制御情報設定装置、４…データ処理装置、
８，１０８…通信コントローラ、９…伝送路、２１…記
憶装置バス、３０，１０３…ＣＰＵ、３１…設定装置バ
ス、４１…上位バスインタフェース回路、４２…通信制
御回路、４３…送受信情報格納回路、４４…送受信バッ
ファ、４５…通信制御情報レジスタ回路、４６…内部ア
ドレスバス、４７…内部データバス、４８…システムバ
スインタフェース回路、８１，１０８１…システムバ
ス、４２１…記憶装置リード・ライト制御回路、４２２
…送信タイマ回路、４２３…送受信ステータス検出回
路、４２４…演算回路、425…通信ステータス検出回
路、４２６…アドレスデコーダ回路、４３１…エリアセ
レクト回路、４３２…送受信情報格納エリア、４４１…
バッファエリアセレクト回路、４４２…バッファエリ
ア、４５１…レジスタセレクト回路、４５２…通信制御
情報レジスタ、９００…ＨＵＢ、９０５…リピータ、９
０６…トランシーバ、４２７１…送信順序識別子検出回
路、４２７２…記憶装置アドレス検出回路、４２８１…
システムバスリード・ライト検出回路、４５２１…送信
データ格納アドレスレジスタ、４５２２…アクセス許可
アドレス領域レジスタ、４５２３…自ノード送信順序識
別子レジスタ、４５２４…識別子最大値レジスタ、４５
２５…送信データ量レジスタ、４５２６…タイマ初期値
レジスタ、４５２７…送信ステータスレジスタ、４５２
８…受信ステータスレジスタ、４５２９…送信フレーム
数レジスタ、７０００〜７０１１…従来例の送信処理手
順、７１００〜７１０５…従来例の受信処理手順、７５
００〜７５０８…本発明の送信処理手順、7550，７５５
４，７５６１，７５６５，７５７２，７５８３…通信ノ
ードの送信処理時間を表すブロック、７６００〜７６０
５…本発明の受信処理手順、７６５１〜７６５３，７６
５５，７６６０，７６６２〜７６６４，７６７０，７６
７１，７６７３〜７６７５，７６８０〜７６８２，７６
８４，７６８５…通信ノードの受信処理時間を表すブロ
ック、８０００〜８００８…通信コントローラの動作手
順、９０００…フレーム、９００１…フレーム開始フラ
グ、９００２…宛先アドレス、９００３…送信順序識別
子、９００４…データ長、９００５…記憶装置アドレ
ス、９００６…データ、９００７…ＣＲＣチェック領
域、１０２２１…送信情報格納領域、１０２２２…受信
情報格納領域、１０２１１…送信バッファ、１０２１２
…受信バッファ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−26247（ＪＰ，Ａ)
特開 昭64−26247（ＪＰ，Ａ)
特開 昭62−169542（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/28
G06F 13/00 353
Claims (14)
- 【請求項１】送信命令によって送信すべき情報を伝送路
に送信し、伝送路から受信した情報を記憶装置に格納す
る通信コントローラと、 前記通信コントローラが受信した情報の書き込みの検出
によって、前記受信した情報と自通信ノードに予め設定
された情報に基づいて自通信ノードが送信する送信時間
を演算し、前記通信コントローラによる前記書き込みの
終了を検出した時点から、前記演算した送信時間を計数
し自通信ノードから情報を送信する命令を前記通信コン
トローラに通知するデータ処理装置とを有するリアルタ
イム通信装置。 - 【請求項２】請求項１において、 前記伝送路上に送信される情報は、IEEE802.3 標準で規
定されたフレームフォーマットの内部に搭載されている
リアルタイム通信装置。 - 【請求項３】複数の通信ノードが伝送路に接続されたリ
アルタイム通信システムであって、 各々の前記通信ノードは、送信命令によって送信すべき
情報を伝送路に送信し、伝送路から受信した情報を記憶
装置に格納する通信コントローラと、前記通信コントロ
ーラが受信した情報の書き込みの検出によって、前記受
信した情報と自通信ノードに予め設定された情報に基づ
いて自通信ノードが送信する送信時間を演算し、前記通
信コントローラによる前記書き込みの終了を検出した時
点から、前記演算した送信時間を計数し自通信ノードか
ら情報を送信する命令を前記通信コントローラに通知す
るデータ処理装置とを有するリアルタイム通信システ
ム。 - 【請求項４】請求項３のリアルタイム通信システムにお
いて、 前記送信時間は、前記受信した情報に含まれる識別子を
検出し、自通信ノードに予め設定された識別子と前記受
信した識別子との差を演算し、前記演算結果が示す時間
から前記情報を送信してから前記情報を受信するまでの
時間を減算した時間であるリアルタイム通信システム。 - 【請求項５】請求項３または４のリアルタイム通信シス
テムにおいて、 前記データ処理装置が送信の処理を行っている間に、前
記通信コントローラが書き込む情報を廃棄し、また、受
信の処理を行っている間に送信時間となった場合に情報
を送信しないリアルタイム通信システム。 - 【請求項６】請求項３，４または５において、 前記伝送路上に送信される情報は、IEEE802.3 標準で規
定されたフレームフォーマットの内部に搭載されている
リアルタイム通信システム。 - 【請求項７】送信または受信した情報を格納する記憶装
置と、 送信命令によって送信すべき情報を伝送路に送信し、伝
送路から受信した情報を記憶装置に格納する通信コント
ローラと、 前記通信コントローラに送信命令を与え、前記通信コン
トローラが前記送信を終了したことの確認を行うと共
に、受信の処理を行っている間に送信開始時間となった
場合に前記通信コントローラに送信命令を与えないＣＰ
Ｕと、 送信処理中に前記通信コントローラが受信した情報を廃
棄するデータ処理装置とを有するリアルタイム通信装
置。 - 【請求項８】請求項７において、 前記データ処理装置は、前記通信コントローラが受信し
た情報の書き込みの検出によって、前記受信した情報と
自通信ノードに予め設定された情報に基づいて自通信ノ
ードが送信する送信時間を演算し、前記通信コントロー
ラによる前記書き込みの終了を検出した時点から、前記
演算した送信時間を計数し自通信ノードから情報を送信
する命令を前記通信コントローラに通知するリアルタイ
ム通信装置。 - 【請求項９】請求項８のリアルタイム通信システムにお
いて、 前記送信時間は、前記受信した情報に含まれる識別子を
検出し、自通信ノードに予め設定された識別子と前記受
信した識別子との差を演算し、前記演算結果が示す時間
から前記情報を送信してから前記情報を受信するまでの
時間を減算した時間であるリアルタイム通信装置。 - 【請求項１０】請求項７，８または９において、 前記伝送路上に送信される情報は、IEEE802.3 標準で規
定されたフレームフォーマットの内部に搭載されている
リアルタイム通信装置。 - 【請求項１１】複数の通信ノードが伝送路に接続された
リアルタイム通信システムであって、 各々の前記通信ノードは、送信または受信した情報を格
納する記憶装置と、送信命令によって送信すべき情報を
伝送路に送信し、伝送路から受信した情報を記憶装置に
格納する通信コントローラと、前記通信コントローラに
送信命令を与え、前記通信コントローラが前記送信を終
了したことの確認を行うと共に、受信の処理を行ってい
る間に送信開始時間となった場合に前記通信コントロー
ラに送信命令を与えないＣＰＵと、送信処理中に前記通
信コントローラが受信した情報を廃棄するデータ処理と
を有するリアルタイム通信システム。 - 【請求項１２】請求項１１において、 前記データ処理装置は、前記通信コントローラが受信し
た情報の書き込みの検出によって、前記受信した情報と
自通信ノードに予め設定された情報に基づいて自通信ノ
ードが送信する送信時間を演算し、前記通信コントロー
ラによる前記書き込みの終了を検出した時点から、前記
演算した送信時間を計数し自通信ノードから情報を送信
する命令を前記通信コントローラに通知するリアルタイ
ム通信システム。 - 【請求項１３】請求項１２のリアルタイム通信システム
において、 前記送信時間は、前記受信した情報に含まれる識別子を
検出し、自通信ノードに予め設定された識別子と前記受
信した識別子との差を演算し、前記演算結果が示す時間
から前記情報を送信してから前記情報を受信するまでの
時間を減算した時間であるリアルタイム通信システム。 - 【請求項１４】請求項１１，１２または１３において、 前記伝送路上に送信される情報は、IEEE802.3 標準で規
定されたフレームフォーマットの内部に搭載されている
リアルタイム通信システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24928598A JP3489456B2 (ja) | 1998-09-03 | 1998-09-03 | リアルタイム通信装置及びシステム |
| PCT/JP1999/004581 WO2000014929A1 (fr) | 1998-09-03 | 1999-08-25 | Dispositif et systeme de communication en temps reel |
| EP99940473A EP1119141A1 (en) | 1998-09-03 | 1999-08-25 | Real-time communication device and system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24928598A JP3489456B2 (ja) | 1998-09-03 | 1998-09-03 | リアルタイム通信装置及びシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000076163A JP2000076163A (ja) | 2000-03-14 |
| JP3489456B2 true JP3489456B2 (ja) | 2004-01-19 |
Family
ID=17190704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24928598A Expired - Fee Related JP3489456B2 (ja) | 1998-09-03 | 1998-09-03 | リアルタイム通信装置及びシステム |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1119141A1 (ja) |
| JP (1) | JP3489456B2 (ja) |
| WO (1) | WO2000014929A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5411725B2 (ja) | 2010-01-27 | 2014-02-12 | 株式会社日立産機システム | 制御用ネットワークシステム、マスタ装置、制御用データ処理方法、および、制御用データ処理プログラム |
| JP6911791B2 (ja) * | 2018-02-14 | 2021-07-28 | オムロン株式会社 | 制御装置、制御システム、制御方法、および、制御プログラム |
| CN113794498B (zh) * | 2021-08-30 | 2023-05-05 | 上海卫星工程研究所 | 深空探测两器多时序约束的串行通信系统、方法及介质 |
| WO2024134912A1 (ja) | 2022-12-23 | 2024-06-27 | 株式会社日立ハイテク | 制御用通信システムおよびプラズマ処理装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169542A (ja) * | 1986-01-21 | 1987-07-25 | Nec Corp | 子局装置の自動デ−タ送信によるデ−タ収集方式 |
| JPH01245634A (ja) * | 1988-03-26 | 1989-09-29 | Hitachi Cable Ltd | タイムスロット方式のデータ伝送方法 |
| JPH0426247A (ja) * | 1990-05-21 | 1992-01-29 | Nec Corp | マルチポイント通信の応答方式 |
-
1998
- 1998-09-03 JP JP24928598A patent/JP3489456B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-25 WO PCT/JP1999/004581 patent/WO2000014929A1/ja not_active Application Discontinuation
- 1999-08-25 EP EP99940473A patent/EP1119141A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1119141A1 (en) | 2001-07-25 |
| JP2000076163A (ja) | 2000-03-14 |
| WO2000014929A1 (fr) | 2000-03-16 |
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|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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