JPH03214942A - ディジタル信号時間差補正回路 - Google Patents
ディジタル信号時間差補正回路Info
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- JPH03214942A JPH03214942A JP2010298A JP1029890A JPH03214942A JP H03214942 A JPH03214942 A JP H03214942A JP 2010298 A JP2010298 A JP 2010298A JP 1029890 A JP1029890 A JP 1029890A JP H03214942 A JPH03214942 A JP H03214942A
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- JP
- Japan
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- signal
- clock
- circuit
- ram
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- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 abstract description 9
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 6
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 6
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- 238000012545 processing Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は複数のディジタル信号を送受信する際のディジ
タルインターフェイス回路に用いられるディジタル信号
時間差補正回路に関するものである。
タルインターフェイス回路に用いられるディジタル信号
時間差補正回路に関するものである。
（従来の技術と解決すべき課題）
従来テープレコーダにおけるディジタルインターフエイ
ス回路では１本のケーブルで２チャンネルの信号を処理
するようになっていた。
ス回路では１本のケーブルで２チャンネルの信号を処理
するようになっていた。
しかしながら、４チャンネル，８チャンネル，・・・３
２チャンネルの如くチャンネル数が増えて行くと、複数
本のケーブルを使用しなければならないが、各ケーブル
の長さが異なっているような場合、あるいはケーブル長
が揃っていたとしても、いずれかのケーブルにデータ処
理回路等が介在した場合には、各ケーブル内の信号のビ
ットレートが同じであっても各信号間の位相が異なって
しまう（時間差が生ずる）ことがあり、実質的に信号を
転送できないという問題が生ずる。
２チャンネルの如くチャンネル数が増えて行くと、複数
本のケーブルを使用しなければならないが、各ケーブル
の長さが異なっているような場合、あるいはケーブル長
が揃っていたとしても、いずれかのケーブルにデータ処
理回路等が介在した場合には、各ケーブル内の信号のビ
ットレートが同じであっても各信号間の位相が異なって
しまう（時間差が生ずる）ことがあり、実質的に信号を
転送できないという問題が生ずる。
従来はかかる課題を解決するための有効な手段が無かっ
た。
た。
本発明は前記課題を解決するためになされたものであり
、ビットレートが同一で位相が異なる複数のディジタル
入力信号の時間差を補正する回路を提供することを目的
とするものである。
、ビットレートが同一で位相が異なる複数のディジタル
入力信号の時間差を補正する回路を提供することを目的
とするものである。
［発明の構成］
（課題を解決するための手段）
前記罪題を解決するための本発明の構成は、ビットレー
トが同一で位相が異なる複数のディジタル入力信号の時
間差を補正する回路において、２個一対の記憶手段を複
数の入力信号に対応して複数組設け、前記各ディジタル
入力信号をそれぞれ各組のいずれか一方の記憶手段に書
き込む一方、各信号の書き込みが終了している他方の記
憶手段に対して、前記入力信号のいずれか一方のクロッ
クタイミングを用いて前記各組の記憶手段の格納データ
を同時に読み出す制御手段を設けたことを特徴とするも
のである。
トが同一で位相が異なる複数のディジタル入力信号の時
間差を補正する回路において、２個一対の記憶手段を複
数の入力信号に対応して複数組設け、前記各ディジタル
入力信号をそれぞれ各組のいずれか一方の記憶手段に書
き込む一方、各信号の書き込みが終了している他方の記
憶手段に対して、前記入力信号のいずれか一方のクロッ
クタイミングを用いて前記各組の記憶手段の格納データ
を同時に読み出す制御手段を設けたことを特徴とするも
のである。
（作 用）
各信号の組毎に設けられた一対の記憶手段のうち一方を
書き込み用とし、他方を読み出し用として使い分けると
共に、既に書き込まれているデータを共通のクロツクタ
イミングで同時に読み出すようにしているので、出力信
号の位相は全て揃った状態で処理されることになる。
書き込み用とし、他方を読み出し用として使い分けると
共に、既に書き込まれているデータを共通のクロツクタ
イミングで同時に読み出すようにしているので、出力信
号の位相は全て揃った状態で処理されることになる。
（実施例）
以下実施例により本発明を具体的に説明する。
第１図は本発明の一実施例を示すブロック図である。
同図において１１Ａは入力信号１を入力する第１のＰ
Ｌ Ｌ （Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回
路であり、１１Ｂは入力信号２を入力する第２のＰＬＬ
回路である。これらＰＬＬ回路は入力信号のクロツクを
復調するためのものである。１２Ａは前記第１のＰＬＬ
回路１１Ａからのクロツク信号に基づいて書き込みタイ
ミングとアドレスを生成する第１の書き込み制御回路で
あり、１２Ｂは前記第２のＰＬＬ回路１１Ｂからのクロ
ック信号に基づいて書き込みタイミングとアドレスを生
成する第２の書き込み制御回路である。ＲＡＭＩ，ＲＡ
Ｍ２は前記第１の入力信号１の処理経路に設けられた一
対の記憶手段であり、ＲＡＭ３，ＲＡＭ４は前記第２の
入力信号２の処理経路に設けられた一対の記憶手段であ
る。ＲＡＭＩ及びＲＡＭ２はそれぞれアドレス選択回路
ＩＡ及び２Ａによってアドレス選択が行われるようにな
っており、ＲＡＭ３及びＲＡＭ４はそれぞれアドレス選
択回路３Ａ及び４Ａによってアドレスが選択されるよう
になっている。１４は前記各ＰＬＬ回路１１Ａ，ＩＩＢ
からの各クロック信号とロック（Ｌｏｃｋ）信号とを入
力していずれか一方のクロック信号を選択するクロック
選択回路であり、１５は該クロツク選択回路１４から出
力される選択クロック信号に基づいて読み出しアドレス
を生成し、前記各アドレス選択回路ＩＡ．２Ａ．３Ａ，
４Ａに読み出しアドレスを与える読み出しアドレス生成
回路であり、１６は前記クロック選択回路１４からの出
力に基づいていずれのＲＡＭを選択するかの信号を発生
するＲＡＭ選択クロック生成回路である。１３Ａ，１３
Ｂはそれぞれ前記ＲＡＭ選択クロック生成回路１６から
の信号により、各一対のＲＡＭＩ又はＲＡＭ２，ＲＡＭ
３又はＲＡＭ４の出力を選択するデータセレクタである
。
Ｌ Ｌ （Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回
路であり、１１Ｂは入力信号２を入力する第２のＰＬＬ
回路である。これらＰＬＬ回路は入力信号のクロツクを
復調するためのものである。１２Ａは前記第１のＰＬＬ
回路１１Ａからのクロツク信号に基づいて書き込みタイ
ミングとアドレスを生成する第１の書き込み制御回路で
あり、１２Ｂは前記第２のＰＬＬ回路１１Ｂからのクロ
ック信号に基づいて書き込みタイミングとアドレスを生
成する第２の書き込み制御回路である。ＲＡＭＩ，ＲＡ
Ｍ２は前記第１の入力信号１の処理経路に設けられた一
対の記憶手段であり、ＲＡＭ３，ＲＡＭ４は前記第２の
入力信号２の処理経路に設けられた一対の記憶手段であ
る。ＲＡＭＩ及びＲＡＭ２はそれぞれアドレス選択回路
ＩＡ及び２Ａによってアドレス選択が行われるようにな
っており、ＲＡＭ３及びＲＡＭ４はそれぞれアドレス選
択回路３Ａ及び４Ａによってアドレスが選択されるよう
になっている。１４は前記各ＰＬＬ回路１１Ａ，ＩＩＢ
からの各クロック信号とロック（Ｌｏｃｋ）信号とを入
力していずれか一方のクロック信号を選択するクロック
選択回路であり、１５は該クロツク選択回路１４から出
力される選択クロック信号に基づいて読み出しアドレス
を生成し、前記各アドレス選択回路ＩＡ．２Ａ．３Ａ，
４Ａに読み出しアドレスを与える読み出しアドレス生成
回路であり、１６は前記クロック選択回路１４からの出
力に基づいていずれのＲＡＭを選択するかの信号を発生
するＲＡＭ選択クロック生成回路である。１３Ａ，１３
Ｂはそれぞれ前記ＲＡＭ選択クロック生成回路１６から
の信号により、各一対のＲＡＭＩ又はＲＡＭ２，ＲＡＭ
３又はＲＡＭ４の出力を選択するデータセレクタである
。
次に前記構成の実施例の動作を第２図に示すタイムチャ
ートを参照しながら説明する。
ートを参照しながら説明する。
第２図に示すように各入力信号１及び２のビットレート
Ｔは同一であり、各信号間の時間差がｔ（時刻ｔエとｔ
２の間）であるとする。各ＰＬＬ回路１１Ａ，ＩＩＢは
それぞれの入力信号のクロックタイミング信号を個別的
に各書き込み制御回路１２Ａ，１２Ｂに出力し、これに
基づいて各書き込み制御回路１２Ａ，１２Ｂはその出力
経路に位置する一対のＲＡＭのうちいずれかの書き込み
を行なう。ここでは、先ず、入力信号１側のＲＡＭのう
ちＲＡＭＩが選択され、また入力信号２側のＲＡＭのう
ちＲＡＭ３が選択されるものとすれば、ＲＡＭＩには時
刻ｔ２からｔ３の間に入力信号１のデータが書き込まれ
、それから時間差ｔだけ遅れてＲＡＭ３に第２の入力信
号２のデータが書き込みれる。両人力信号１，２のデー
タ書き込みが終了した直後のビットレート期間内に前記
書き込まれたデータの読み出しが次のようにして行われ
る。
Ｔは同一であり、各信号間の時間差がｔ（時刻ｔエとｔ
２の間）であるとする。各ＰＬＬ回路１１Ａ，ＩＩＢは
それぞれの入力信号のクロックタイミング信号を個別的
に各書き込み制御回路１２Ａ，１２Ｂに出力し、これに
基づいて各書き込み制御回路１２Ａ，１２Ｂはその出力
経路に位置する一対のＲＡＭのうちいずれかの書き込み
を行なう。ここでは、先ず、入力信号１側のＲＡＭのう
ちＲＡＭＩが選択され、また入力信号２側のＲＡＭのう
ちＲＡＭ３が選択されるものとすれば、ＲＡＭＩには時
刻ｔ２からｔ３の間に入力信号１のデータが書き込まれ
、それから時間差ｔだけ遅れてＲＡＭ３に第２の入力信
号２のデータが書き込みれる。両人力信号１，２のデー
タ書き込みが終了した直後のビットレート期間内に前記
書き込まれたデータの読み出しが次のようにして行われ
る。
すなわち、ＣＬＯＣＫ選択回路１４は、ＰＬＬ回路１１
Ａ又は１１Ｂのうちどちらか一方のクロックを選択して
読み出しアドレス生成回路１５及びＲＡＭ選択クロック
生成回路１６にクロックを出力する。ＣＬＯＣＫ選択回
路１４は、例えば詳細を後述するように複数チャンネル
の入力信号のチャンネル番号に従って少ない数字（若い
順位）のチャンネル番号のクロツクを優先して出力する
ようになっている。そうすると、入力信号１．２の両方
が存在する場合は、第１のＰＬＬ回路１１Ａからのクロ
ック信号がクロック選択回路１４によって選択され、こ
のクロックタイミングで読み出しアドレス生成回路が各
ＲＡＭの読み出しアドレスを選択することになる。そし
て、前記ＲＡＭ選択クロツク生成回路１６からの制御信
号によってデータセレクタ１３Ａ．１３Ｂが前記各一対
のＲＡＭのうち既に書き込みを終了したＲＡＭ１とＲＡ
Ｍ３の出力を選択して転送することになる。このように
して、各入力信号１，２をそれぞれ格納したＲＡＭＩ及
びＲＡＭ３からは同時にデータが読み出されることにな
るので、両信号の位相は揃った状態となる。ここで、各
ＲＡＭＩ及びＲＡＭ３のデータ読み出しが行われている
タイミング（時刻ｔ４からｔ，の間）では入力信号１側
のもう一方のＲＡＭ２への書き込みが行なわれ、入力信
号２側の読み出しに供されていない方のＲＡＭ４へは前
記ＲＡＭ２への書き込みタイミングから時間差ｔを経過
した時間後に書き込みが行われる。
Ａ又は１１Ｂのうちどちらか一方のクロックを選択して
読み出しアドレス生成回路１５及びＲＡＭ選択クロック
生成回路１６にクロックを出力する。ＣＬＯＣＫ選択回
路１４は、例えば詳細を後述するように複数チャンネル
の入力信号のチャンネル番号に従って少ない数字（若い
順位）のチャンネル番号のクロツクを優先して出力する
ようになっている。そうすると、入力信号１．２の両方
が存在する場合は、第１のＰＬＬ回路１１Ａからのクロ
ック信号がクロック選択回路１４によって選択され、こ
のクロックタイミングで読み出しアドレス生成回路が各
ＲＡＭの読み出しアドレスを選択することになる。そし
て、前記ＲＡＭ選択クロツク生成回路１６からの制御信
号によってデータセレクタ１３Ａ．１３Ｂが前記各一対
のＲＡＭのうち既に書き込みを終了したＲＡＭ１とＲＡ
Ｍ３の出力を選択して転送することになる。このように
して、各入力信号１，２をそれぞれ格納したＲＡＭＩ及
びＲＡＭ３からは同時にデータが読み出されることにな
るので、両信号の位相は揃った状態となる。ここで、各
ＲＡＭＩ及びＲＡＭ３のデータ読み出しが行われている
タイミング（時刻ｔ４からｔ，の間）では入力信号１側
のもう一方のＲＡＭ２への書き込みが行なわれ、入力信
号２側の読み出しに供されていない方のＲＡＭ４へは前
記ＲＡＭ２への書き込みタイミングから時間差ｔを経過
した時間後に書き込みが行われる。
その後、前述同様ＲＡＭ２及びＲＡＭ４への書き込みが
行われた後の次のレート（時刻ｔ６以降）で各ＲＡＭ２
及びＲＡＭ４の読み出しが同時に行われることになる。
行われた後の次のレート（時刻ｔ６以降）で各ＲＡＭ２
及びＲＡＭ４の読み出しが同時に行われることになる。
このとき、ＲＡＭ１へは入力信号１の次のレートのデー
タが書き込まれ、その後時間差ｔを経過した時点から入
力信号２の次のレートのデータがＲＡＭ３に書き込まれ
ることになる。
タが書き込まれ、その後時間差ｔを経過した時点から入
力信号２の次のレートのデータがＲＡＭ３に書き込まれ
ることになる。
このようにして一対のＲＡＭのうち一方は書き込み用と
して使用され、他方は読み出し用として使用されること
になるので書き込み、読み出しの間に待時間が殆どなく
、データ処理の迅速化が図れる。
して使用され、他方は読み出し用として使用されること
になるので書き込み、読み出しの間に待時間が殆どなく
、データ処理の迅速化が図れる。
本発明は前記実施例に限定されず、種々の変形実施が可
能である。
能である。
例えば前記実施例では２種類（例えば２チャンネル）の
入力信号を取り扱うものとし、これをＰＬＬ回路により
クロツク復調した後の人力信号１側（順位の若い方）の
チャンネルの信号のクロックタイミングを選択して読み
出し用クロックを生成するようにしているが、取扱う入
力信号の数が増加した場合も同様な原理を採用すること
ができる。この場合、クロック選択回路の構成を工夫す
る必要がある。
入力信号を取り扱うものとし、これをＰＬＬ回路により
クロツク復調した後の人力信号１側（順位の若い方）の
チャンネルの信号のクロックタイミングを選択して読み
出し用クロックを生成するようにしているが、取扱う入
力信号の数が増加した場合も同様な原理を採用すること
ができる。この場合、クロック選択回路の構成を工夫す
る必要がある。
第３図に４個の人力信号を取扱う場合のクロック選択回
路の一実施例回路図を示して説明する。
路の一実施例回路図を示して説明する。
尚、４種類（例えば４チャンネル）の入力信号を取扱う
場合にはそれぞれ前述のような一対の記憶手段や書き込
み制御回路並びにデータセレクタを４種類設ける必要が
あることは言う迄もない。
場合にはそれぞれ前述のような一対の記憶手段や書き込
み制御回路並びにデータセレクタを４種類設ける必要が
あることは言う迄もない。
第３図において、ゲート回路Ｇ１，Ｇ２ ，Ｇ３はそれ
ぞれ各ＰＬＬ回路のロック信号のうち、第２のロック信
号ＬＯＣＫ２と第１のロック信号の反転信号（ＮＯＴゲ
ートＮエを介して得られる）を２人力とするアンドゲー
ト、第３のロック信号ＬＯＣＫ３と第１，第２のロック
信号の反転信号（ＮＯＴゲートＮ，，Ｎ２から得られる
信号）を３人力とするアンドゲート、第４のロック信号
ＬＯＣＫ４と第１乃至第３のロック信号の反転信号（Ｎ
ＯＴゲートＮ１，Ｎ２ ，Ｎ３によって反転）を４人力
とするアンドゲート回路である。また、ゲート回路Ｇａ
．Ｇｓ ，Ｇ６ ．Ｇ７はそれぞれ、第１のクロック
信号ＣＬＯＣＫ１とロック信号ＬＯＣＫＩを２人力とす
るアンドゲート回路、第２のクロック信号ＣＬＯＣＫ２
とアンドゲート回路Ｇエの出力とを２人力とするアンド
ゲート回路、第３のクロック信号ＣＬＯＣＫ３とアンド
ゲート回路Ｇ２の出力とを２人力とするアンドゲート回
路、第４のクロック信号４と前記アンドゲート回路Ｇ３
の出力とを２人力とするアンドゲート回路である。Ｇ８
は各アンドゲート回路Ｇ４乃至Ｇ７の出力を入力するオ
アゲート回路である。
ぞれ各ＰＬＬ回路のロック信号のうち、第２のロック信
号ＬＯＣＫ２と第１のロック信号の反転信号（ＮＯＴゲ
ートＮエを介して得られる）を２人力とするアンドゲー
ト、第３のロック信号ＬＯＣＫ３と第１，第２のロック
信号の反転信号（ＮＯＴゲートＮ，，Ｎ２から得られる
信号）を３人力とするアンドゲート、第４のロック信号
ＬＯＣＫ４と第１乃至第３のロック信号の反転信号（Ｎ
ＯＴゲートＮ１，Ｎ２ ，Ｎ３によって反転）を４人力
とするアンドゲート回路である。また、ゲート回路Ｇａ
．Ｇｓ ，Ｇ６ ．Ｇ７はそれぞれ、第１のクロック
信号ＣＬＯＣＫ１とロック信号ＬＯＣＫＩを２人力とす
るアンドゲート回路、第２のクロック信号ＣＬＯＣＫ２
とアンドゲート回路Ｇエの出力とを２人力とするアンド
ゲート回路、第３のクロック信号ＣＬＯＣＫ３とアンド
ゲート回路Ｇ２の出力とを２人力とするアンドゲート回
路、第４のクロック信号４と前記アンドゲート回路Ｇ３
の出力とを２人力とするアンドゲート回路である。Ｇ８
は各アンドゲート回路Ｇ４乃至Ｇ７の出力を入力するオ
アゲート回路である。
このような回路によれば、各ＰＬＬ回路のロック状態を
示すＬＯＣＫ１〜４のうちハイレベルになったラインの
うち最も若い順位の信号のクロックを読み出し用クロッ
クとして選択できる。従って４種類の入力信号のうち、
いずれかがロック状態にならなくても、ロックしている
信号を使用することができるので、動作の確実性が図れ
る。
示すＬＯＣＫ１〜４のうちハイレベルになったラインの
うち最も若い順位の信号のクロックを読み出し用クロッ
クとして選択できる。従って４種類の入力信号のうち、
いずれかがロック状態にならなくても、ロックしている
信号を使用することができるので、動作の確実性が図れ
る。
［発明の効果コ
以上詳述した本発明によれば、ビットレートが同一であ
って位相が異なる複数の信号の時間差を補正して同一位
相でデータを転送することが可能となる。また、複数の
入力信号のうち、いずれかの入力信号におけるクロック
信号を読み出し用クロックとして用いているので、各信
号のタイミングが変化するようなことがあっても確実に
動作するという効果も奏する。更に、ＰＬＬ回路をクロ
ック復調用として用いている場合にロック状態とならな
い信号ラインが存在することがあるが、かかる場合でも
ロックしたラインの信号を読み出し用信号として使うの
で誤動作や動作不能が生ずることがないという利点もあ
る。
って位相が異なる複数の信号の時間差を補正して同一位
相でデータを転送することが可能となる。また、複数の
入力信号のうち、いずれかの入力信号におけるクロック
信号を読み出し用クロックとして用いているので、各信
号のタイミングが変化するようなことがあっても確実に
動作するという効果も奏する。更に、ＰＬＬ回路をクロ
ック復調用として用いている場合にロック状態とならな
い信号ラインが存在することがあるが、かかる場合でも
ロックしたラインの信号を読み出し用信号として使うの
で誤動作や動作不能が生ずることがないという利点もあ
る。
第１図は本発明の一実施例を示すブロック図、第２図は
前記実施例の動作説明のためのタイムチャート、第３図
は本発明におけるクロック選択回路の一実施例を示す回
路図である。 １１Ａ，ＩＩＢ・・・ＰＬＬ回路、 ＲＡＭＩ．ＲＡＭ２，ＲＡＭ３，ＲＡＭ４・・・記憶手
段、 １２Ａ，１２Ｂ・・・書き込み制御回路、１３Ａ，１３
Ｂ・・・データセレクタ、１４・・・クロック選択回路
、 １５・・・読み出しアドレス生成回路、１６・・・ＲＡ
Ｍ選択クロック生成回路。
前記実施例の動作説明のためのタイムチャート、第３図
は本発明におけるクロック選択回路の一実施例を示す回
路図である。 １１Ａ，ＩＩＢ・・・ＰＬＬ回路、 ＲＡＭＩ．ＲＡＭ２，ＲＡＭ３，ＲＡＭ４・・・記憶手
段、 １２Ａ，１２Ｂ・・・書き込み制御回路、１３Ａ，１３
Ｂ・・・データセレクタ、１４・・・クロック選択回路
、 １５・・・読み出しアドレス生成回路、１６・・・ＲＡ
Ｍ選択クロック生成回路。
Claims (2)
- （１）ビットレートが同一で位相が異なる複数のディジ
タル入力信号の時間差を補正する回路において、２個一
対の記憶手段を複数の入力信号に対応して複数組設け、
前記各ディジタル入力信号をそれぞれ各組のいずれか一
方の記憶手段に書き込む一方、各信号の書き込みが終了
している他方の記憶手段に対して、前記入力信号のいず
れか一方のクロックタイミングを用いて前記各組の記憶
手段の格納データを同時に読み出す制御手段を設けたこ
とを特徴とするディジタル信号時間差補正回路。 - （２）前記ディジタル入力信号はＰＬＬ回路を介してロ
ックされた状態での信号であり、前記読み出し用のクロ
ックタイミングは、ロック状態となった信号のうち最も
若い順位のチャンネルのクロック信号である請求項１記
載のディジタル信号時間差補正回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029890A JPH0744537B2 (ja) | 1990-01-19 | 1990-01-19 | ディジタル信号時間差補正回路 |
| GB9100470A GB2240907B (en) | 1990-01-19 | 1991-01-09 | Digital signal time difference correcting circuit |
| DE4101413A DE4101413A1 (de) | 1990-01-19 | 1991-01-18 | Schaltung zur zeitkorrektur zeitlich unterschiedlicher digitaler signale |
| US07/643,521 US5157696A (en) | 1990-01-19 | 1991-01-18 | Digital signal time difference correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029890A JPH0744537B2 (ja) | 1990-01-19 | 1990-01-19 | ディジタル信号時間差補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214942A true JPH03214942A (ja) | 1991-09-20 |
| JPH0744537B2 JPH0744537B2 (ja) | 1995-05-15 |
Family
ID=11746363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029890A Expired - Lifetime JPH0744537B2 (ja) | 1990-01-19 | 1990-01-19 | ディジタル信号時間差補正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5157696A (ja) |
| JP (1) | JPH0744537B2 (ja) |
| DE (1) | DE4101413A1 (ja) |
| GB (1) | GB2240907B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041999A (ja) * | 2004-07-28 | 2006-02-09 | Seiko Instruments Inc | データ送受信システム及びデータ送受信方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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