JPS60254950A - 制御情報検出方式 - Google Patents
制御情報検出方式Info
- Publication number
- JPS60254950A JPS60254950A JP59111375A JP11137584A JPS60254950A JP S60254950 A JPS60254950 A JP S60254950A JP 59111375 A JP59111375 A JP 59111375A JP 11137584 A JP11137584 A JP 11137584A JP S60254950 A JPS60254950 A JP S60254950A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bit
- control information
- bits
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L13/00—Details of the apparatus or circuits covered by groups H04L15/00 or H04L17/00
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は交換機と交換機との通信、即ち局間通信におけ
る交換機とデジタルの局間データ線（以下ＰＣＭリンク
と称する。）とのインターフェイス部に係り、特にＰＣ
Ｍリンクを介して交換機への制御↑前幅を送る制御情報
検出方式に関する。
る交換機とデジタルの局間データ線（以下ＰＣＭリンク
と称する。）とのインターフェイス部に係り、特にＰＣ
Ｍリンクを介して交換機への制御↑前幅を送る制御情報
検出方式に関する。
ＰＣＭ交換網において、ＰＣＭリンクを介して交換機間
で信号の正常な授受を行なうためには、そのための制御
情報がＰＣＭリンクを介して交換機へ与えられる必要が
ある。その制御情報の授受系となるＰＣＭリンク等で生
ずる擾乱要因に左右されることなく上記制御情報が交換
機へ与えられることが信号の正常な授受を確保する上で
重要である。
で信号の正常な授受を行なうためには、そのための制御
情報がＰＣＭリンクを介して交換機へ与えられる必要が
ある。その制御情報の授受系となるＰＣＭリンク等で生
ずる擾乱要因に左右されることなく上記制御情報が交換
機へ与えられることが信号の正常な授受を確保する上で
重要である。
このような要請に応える手段には、次のようなものがあ
る。
る。
上述のような制御情報を交換機へ送る回路として、第２
図に示すようなビット変化の検出処理回路がある。、こ
の回路は図示しないＰＣＭリンクのパラレルビット供給
手段からの所定数のパラレルビットのうちの２ビツトず
つを各別に受ける所定数の排他的論理和回路１１，１□
、・・・ＩＮと、これら排他的論理和回路の各出力を入
力に接続したオア回路２と、このオア回路の出力を選択
制御入力に受け、且つ上記排他的論理和回路１１．ｌａ
。
図に示すようなビット変化の検出処理回路がある。、こ
の回路は図示しないＰＣＭリンクのパラレルビット供給
手段からの所定数のパラレルビットのうちの２ビツトず
つを各別に受ける所定数の排他的論理和回路１１，１□
、・・・ＩＮと、これら排他的論理和回路の各出力を入
力に接続したオア回路２と、このオア回路の出力を選択
制御入力に受け、且つ上記排他的論理和回路１１．ｌａ
。
・・・ＩＮへの入力のうちの所定の入力を入力に受ける
セレクタ３とから成る。このように構成される回路はＰ
ＣＭリンク毎に設けられるものである。
セレクタ３とから成る。このように構成される回路はＰ
ＣＭリンク毎に設けられるものである。
このビット変化の検出処理回路は過去数回のデータを保
持し、その保持したデータの各々を並列に読み出して数
回連続するデータのビット変化を検出することによって
制御情報であることを識別することによってＰＣＭリン
ク等のしよう乱の影響を避け、確実に制御情報を識別し
ている。そして、検出した情報を制御情報として交換機
へ送るように構成されているものである。
持し、その保持したデータの各々を並列に読み出して数
回連続するデータのビット変化を検出することによって
制御情報であることを識別することによってＰＣＭリン
ク等のしよう乱の影響を避け、確実に制御情報を識別し
ている。そして、検出した情報を制御情報として交換機
へ送るように構成されているものである。
この従来のビット変化の検出処理回路は上述の如く並列
ピント処理であり、又各リンク毎に同一構成の回路を設
けて初めて複数のＰＣＭリンクのための制御情報を交換
機へ送り得るものであるから、その制御情報を発生する
ための演算処理に要する回路規模の増大、複雑化が避け
られない、ものとなっている。
ピント処理であり、又各リンク毎に同一構成の回路を設
けて初めて複数のＰＣＭリンクのための制御情報を交換
機へ送り得るものであるから、その制御情報を発生する
ための演算処理に要する回路規模の増大、複雑化が避け
られない、ものとなっている。
このようなことから、その不具合を有効に解決し得る技
術手段がめられている。
術手段がめられている。
本発明は比較的簡易な手段で、しかも複数のリンクのた
めの制御情報の発生を単一の手段で遂行し得る制御情報
検出方式を提供するもので、その手段は交換機間のデジ
タル伝送路のデータを保持してビットシリアルに出力す
る手段と、該ビットシリアルのデータに応答してそのビ
ット間の不一致を検出する手段と、該検出手段の出力に
応答して出力を発生し、データ処理の終了に応答して該
出力の送出を停止する選択信号発生手段と、前記不一致
前の入力状態及び不一致後の入力状態を入力に受け、前
記選択信号発生手段の出力に応じた入力状態を出力する
選択手段とを備えて該選択手段の出力を制御情報として
交換機等へ供給するようにしたものである。
めの制御情報の発生を単一の手段で遂行し得る制御情報
検出方式を提供するもので、その手段は交換機間のデジ
タル伝送路のデータを保持してビットシリアルに出力す
る手段と、該ビットシリアルのデータに応答してそのビ
ット間の不一致を検出する手段と、該検出手段の出力に
応答して出力を発生し、データ処理の終了に応答して該
出力の送出を停止する選択信号発生手段と、前記不一致
前の入力状態及び不一致後の入力状態を入力に受け、前
記選択信号発生手段の出力に応じた入力状態を出力する
選択手段とを備えて該選択手段の出力を制御情報として
交換機等へ供給するようにしたものである。
この本発明方式によれば、ビットシリアルに読み出され
るデータのビット間の不一致を順次に検出し、その検出
出力に応じて選択手段により不一致前の入力状態又は不
一致後の入力状態を選択してその選択出力を制御情報と
して出力するようにしているから、回路規模の縮小、簡
易化が図られ、又その手段は時分割使用に容易に組み入
れられ得る故複数のＰＣＭリンクのための制御情報処理
を単一の手段で間に合わせることが可能となる。
るデータのビット間の不一致を順次に検出し、その検出
出力に応じて選択手段により不一致前の入力状態又は不
一致後の入力状態を選択してその選択出力を制御情報と
して出力するようにしているから、回路規模の縮小、簡
易化が図られ、又その手段は時分割使用に容易に組み入
れられ得る故複数のＰＣＭリンクのための制御情報処理
を単一の手段で間に合わせることが可能となる。
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
第１図は本発明の一実施例を示す。この図において、１
０は線１１を経て入力されるＰＣＭリンクからのデータ
を記憶し、ビットシリアルに出力し得るメモリである。
０は線１１を経て入力されるＰＣＭリンクからのデータ
を記憶し、ビットシリアルに出力し得るメモリである。
メモリ１０の出力は排他的論理和回路１３の一方の入力
及びセレクタ１４の一方の入力に直接に接続されると共
に、１ビツト遅延回路１５を経て排他的論理和回路１３
の他方の入力に、又ｌビット遅延回路１６を経てセレク
タ１４の他方の入力に接続されている。
及びセレクタ１４の一方の入力に直接に接続されると共
に、１ビツト遅延回路１５を経て排他的論理和回路１３
の他方の入力に、又ｌビット遅延回路１６を経てセレク
タ１４の他方の入力に接続されている。
排他的論理和回路１３の出力はフリップフロップ回路１
７のセット人力Ｓに接続されている０回路１７のリセッ
ト人力Ｒにはデータの処理終了時に発生される信号が線
１８を経て供給されるように構成されている。
７のセット人力Ｓに接続されている０回路１７のリセッ
ト人力Ｒにはデータの処理終了時に発生される信号が線
１８を経て供給されるように構成されている。
フリップフロップ回路１７の出力はセレクタ１４の選択
制御入力に接続されている。
制御入力に接続されている。
次に、上述構成の下における制御信号の発生態様を説明
する。
する。
説明の都合上、先行データの処理が終了し、それに伴っ
て線１８上に信号が発生してフリップフロップ回路１７
はリセットされた状態にあるものとする。
て線１８上に信号が発生してフリップフロップ回路１７
はリセットされた状態にあるものとする。
メモリ１０からビットシリアルに順次に読み出されたデ
ータビットは直ちに排他的論理和回路１３の一方の入力
へ供給され、又１ビツト遅延回路１５で１ビット時間の
遅延を与えられて排他的論理和回路１３の他方の入力に
供給される。このようなビット処理により相次ぐビット
間に不一致があるか否かを示す信号が回路１３から出力
される。
ータビットは直ちに排他的論理和回路１３の一方の入力
へ供給され、又１ビツト遅延回路１５で１ビット時間の
遅延を与えられて排他的論理和回路１３の他方の入力に
供給される。このようなビット処理により相次ぐビット
間に不一致があるか否かを示す信号が回路１３から出力
される。
即ち、不一致のとき回路１３から出力があってフリップ
フロップ回路１３をセットし、そのセット出力がセレク
タ１４へ供給される。
フロップ回路１３をセットし、そのセット出力がセレク
タ１４へ供給される。
これと並行して、メモリ１０から順次に読み出されるデ
ータビットは直ちにセレクタ１４の一方の入力に供給さ
れると共に１ビツト遅延回路１６を経てセレクタ１４の
他方の入力に供給される。
ータビットは直ちにセレクタ１４の一方の入力に供給さ
れると共に１ビツト遅延回路１６を経てセレクタ１４の
他方の入力に供給される。
従って、セレクタ１４に入力されるビット、即ち不一致
前の入力ビット又は不一致後の入力ビットがセレクタ１
４の選択制御入力へ供給されるフリップフロップ回路１
７からの選択信号によって選択されて出力され、その選
択出力信号が制御情報として交換ｆｉ（図示せず）へ供
給される。
前の入力ビット又は不一致後の入力ビットがセレクタ１
４の選択制御入力へ供給されるフリップフロップ回路１
７からの選択信号によって選択されて出力され、その選
択出力信号が制御情報として交換ｆｉ（図示せず）へ供
給される。
そして、このような回路構成を成すことによりその回路
構成の入力に複数のＰＣＭリンクからのデータを時分割
的に供給して単一のビット変化検出処理回路をそれら複
数のＰＣＭリンクで共用するように構成することも容易
である。
構成の入力に複数のＰＣＭリンクからのデータを時分割
的に供給して単一のビット変化検出処理回路をそれら複
数のＰＣＭリンクで共用するように構成することも容易
である。
なお、上記実施例における回路は一例であって、他の回
路構成を採ることが可能である。例也ば、排他的論理和
回路１３を、メモリ１０からの出力と１ビツト遅延回路
の出力とでテーブルを引いて出力を出す構成にしてもよ
い。
路構成を採ることが可能である。例也ば、排他的論理和
回路１３を、メモリ１０からの出力と１ビツト遅延回路
の出力とでテーブルを引いて出力を出す構成にしてもよ
い。
以上の説明から明らかなように、本発明によれば
■ビット変化検出処理回路の簡易化を達成し得て、しか
も ■その簡易化は複数のＰＣＭリンクの制御情報検出処理
に容易に共用化し得る構成に仕立て上げられている、等
の効果が得られる。
も ■その簡易化は複数のＰＣＭリンクの制御情報検出処理
に容易に共用化し得る構成に仕立て上げられている、等
の効果が得られる。
第１図は本発明の一実施例を示す図、第２図は従来のビ
ット変化検出回路図である。 図中、１０はメモリ、１３は排他的論理和回路、１４は
セレクタ、１５．１６は１ビツト遅延回路、１７はフリ
ップフロップ回路である。
ット変化検出回路図である。 図中、１０はメモリ、１３は排他的論理和回路、１４は
セレクタ、１５．１６は１ビツト遅延回路、１７はフリ
ップフロップ回路である。
Claims (1)
- 交換機間のデジタル伝送路のデータを保持してビットシ
リアルに出力する手段と、該ビットシリアルのデータに
応答してそのビット間の不一致を検出する手段と、該検
出手段の出力に応答して出力を発生しデータ処理の終了
に応答して該出力の送出を停止する選択信号発生手段と
、前記不一致前の入力状態及び不一致後の入力状態を入
力に受け、前記選択信号発生手段の出力に応じた入力状
態を出力する選択手段とを備えて該選択手段の出力を制
御情報として該交換機へ供給するようにしたことを特徴
とする制御情報検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111375A JPS60254950A (ja) | 1984-05-31 | 1984-05-31 | 制御情報検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111375A JPS60254950A (ja) | 1984-05-31 | 1984-05-31 | 制御情報検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254950A true JPS60254950A (ja) | 1985-12-16 |
| JPH0455015B2 JPH0455015B2 (ja) | 1992-09-02 |
Family
ID=14559590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111375A Granted JPS60254950A (ja) | 1984-05-31 | 1984-05-31 | 制御情報検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254950A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136444A (ja) * | 1988-12-24 | 1991-06-11 | Electron & Telecommun Res Inst | 異種信号変換方法及び装置 |
-
1984
- 1984-05-31 JP JP59111375A patent/JPS60254950A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136444A (ja) * | 1988-12-24 | 1991-06-11 | Electron & Telecommun Res Inst | 異種信号変換方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0455015B2 (ja) | 1992-09-02 |
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