JPS59127449A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
- Publication number
- JPS59127449A JPS59127449A JP58002141A JP214183A JPS59127449A JP S59127449 A JPS59127449 A JP S59127449A JP 58002141 A JP58002141 A JP 58002141A JP 214183 A JP214183 A JP 214183A JP S59127449 A JPS59127449 A JP S59127449A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control signal
- signal
- memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C15/00—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path
- G08C15/06—Arrangements characterised by the use of multiplexing for the transmission of a plurality of signals over a common path successively, i.e. using time division
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Arrangements For Transmission Of Measured Signals (AREA)
- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はプロセス制御用高速ループ状周期式データ伝送
装置に係り、回線に異常が起きた場合にもプロセスから
のデータメモリアクセスを可能にしたデータ伝送装置に
関する。
装置に係り、回線に異常が起きた場合にもプロセスから
のデータメモリアクセスを可能にしたデータ伝送装置に
関する。
鉄、非鉄、上下水道、製紙、食品等の産業設備は、一般
に制御用計算機を中心とした制御システムによって制御
されている。そして、その産業設備内の制御点が多数散
在する場合、あるいは各種制御機器間の連系なとる必要
のある場合等には、それら制御点及び制御機器間を相互
に有機的に結合することのできるデータ伝送装置が使用
されることが多い。このようなデータ伝送装置は、特に
プロセス制御用データ伝送装置と呼ばれている。
に制御用計算機を中心とした制御システムによって制御
されている。そして、その産業設備内の制御点が多数散
在する場合、あるいは各種制御機器間の連系なとる必要
のある場合等には、それら制御点及び制御機器間を相互
に有機的に結合することのできるデータ伝送装置が使用
されることが多い。このようなデータ伝送装置は、特に
プロセス制御用データ伝送装置と呼ばれている。
第１図は、このプロセス制御用データ伝送装置の一例を
示す構成図で、制御用計算機１０１、プロセスコントロ
ーラ１０２．７’ロセス入出力装置ｌＯ３等が、データ
伝送装置１０４でループ状に接続され、それら機器間相
互のデータ伝送が行ガわれる。
示す構成図で、制御用計算機１０１、プロセスコントロ
ーラ１０２．７’ロセス入出力装置ｌＯ３等が、データ
伝送装置１０４でループ状に接続され、それら機器間相
互のデータ伝送が行ガわれる。
第２図は上記プロセス制御用データ伝送装置の伝送制御
部の構成の一例を示し、１３０はループ状伝送路で、こ
のステーションにとっては受信線である。１３１は逆に
次のステーションへの送信線である。１３２は受信回路
、１３３は送信回路、１３４は送信切換回路、１３５は
直列並列変換回路、１３６は並列直列変換回路、１３７
は入力バッファメモリ、１３８はデータメモリ、１３９
はフレームのフラグ検出回路、１４１はタイミング回路
で、再生クロック１４０により、メモリ制御信号１４２
をつくっている。
部の構成の一例を示し、１３０はループ状伝送路で、こ
のステーションにとっては受信線である。１３１は逆に
次のステーションへの送信線である。１３２は受信回路
、１３３は送信回路、１３４は送信切換回路、１３５は
直列並列変換回路、１３６は並列直列変換回路、１３７
は入力バッファメモリ、１３８はデータメモリ、１３９
はフレームのフラグ検出回路、１４１はタイミング回路
で、再生クロック１４０により、メモリ制御信号１４２
をつくっている。
一般に、このような伝送装置では、データのスループッ
トを上げるためにメモリ１３７への受信データ書き込み
、メモリ１３７からメモリ１３８へのデータ伝送、メモ
リ１３８のデータ送信力とは、入ってくるフレームの各
ワードに同期して行なわれている。したがってプロセス
からのデータメモリアクセスも入ってくるフレームの各
ワードに同期していることが、データメモリデータバス
のスループットを最大にすることになっている。
トを上げるためにメモリ１３７への受信データ書き込み
、メモリ１３７からメモリ１３８へのデータ伝送、メモ
リ１３８のデータ送信力とは、入ってくるフレームの各
ワードに同期して行なわれている。したがってプロセス
からのデータメモリアクセスも入ってくるフレームの各
ワードに同期していることが、データメモリデータバス
のスループットを最大にすることになっている。
しかしながら、以上のような受信データより再生された
クロックを使用するデータ伝送装置では、次のような欠
点を有している。すなわち、（イ）受信データ断により
再生クロックが止まった場合、メモリ制御信号も止まっ
てしまい、外部機器（フロセスコントローラ、フロセス
入出力装置等）は、データメモリのアクセスができなく
力るのでリードライトエラーとｋる。
クロックを使用するデータ伝送装置では、次のような欠
点を有している。すなわち、（イ）受信データ断により
再生クロックが止まった場合、メモリ制御信号も止まっ
てしまい、外部機器（フロセスコントローラ、フロセス
入出力装置等）は、データメモリのアクセスができなく
力るのでリードライトエラーとｋる。
（ロ）再生クロック１４０が停止するときは、第３図に
示すように再生クロック１４０のパルス幅が次第に狭く
なって、タイミング回路１４１に内蔵されて再生クロッ
ク１４０をカウントするカウンタの出力ＱＢが点線に示
すようになり、カウンタが誤動作する場合がある。した
がって、このカウンタの出力信号により生成されている
メモリ制御信号１４２は、点線に示すように異常となる
。
示すように再生クロック１４０のパルス幅が次第に狭く
なって、タイミング回路１４１に内蔵されて再生クロッ
ク１４０をカウントするカウンタの出力ＱＢが点線に示
すようになり、カウンタが誤動作する場合がある。した
がって、このカウンタの出力信号により生成されている
メモリ制御信号１４２は、点線に示すように異常となる
。
本発明は上記事由に鑑みてなされ、データメモリのアク
セスを回線断時にも行なうことのできる前記欠点ないデ
ータ伝送装置を提供することを目的とする。
セスを回線断時にも行なうことのできる前記欠点ないデ
ータ伝送装置を提供することを目的とする。
本発明は制御用計算機と、プロセスコントローラと、プ
ロセス入出力装置にそれぞれ接続した複数のデータ伝送
制御装置をデータ伝送路でループ状に接続し、親局がサ
イクリックに循環する同期通信方式によりデータを伝送
するデータ伝送装置において、受信データ信号の瞬断を
検出する瞬断検出回路と、制御信号切換回路とを設け、
再生クロックが止まる前に、メモリ制御信号を発振器に
よりつくられた制御信号へと切り換えることにより、上
記の目的を達成するものである。
ロセス入出力装置にそれぞれ接続した複数のデータ伝送
制御装置をデータ伝送路でループ状に接続し、親局がサ
イクリックに循環する同期通信方式によりデータを伝送
するデータ伝送装置において、受信データ信号の瞬断を
検出する瞬断検出回路と、制御信号切換回路とを設け、
再生クロックが止まる前に、メモリ制御信号を発振器に
よりつくられた制御信号へと切り換えることにより、上
記の目的を達成するものである。
第４図は本発明の一実施例を示し、本図においては説明
の簡単化のだめ、関係部分のみを図示し、その他の部分
は省略しである。同図において、１は受信回路で伝送ラ
インからの直列受信データ１１から再生クロック１２を
抽出する。２はタイミング回路で、この再生クロック１
２からデータメモリ制御信号２１を生成する。３は発振
器、４はタイミング回路であり、発振クロック３１から
再生クロック停止時用のデータメモリ制御信号４１を生
成する。
の簡単化のだめ、関係部分のみを図示し、その他の部分
は省略しである。同図において、１は受信回路で伝送ラ
インからの直列受信データ１１から再生クロック１２を
抽出する。２はタイミング回路で、この再生クロック１
２からデータメモリ制御信号２１を生成する。３は発振
器、４はタイミング回路であり、発振クロック３１から
再生クロック停止時用のデータメモリ制御信号４１を生
成する。
５はセレクタであり、タイミング回路２又は４でつくら
れたそれぞれの制御信号２１．４１を選択する。
れたそれぞれの制御信号２１．４１を選択する。
又、６は直列受信データ１３の瞬断を検出する瞬断検出
回路である。７）ま切換制御回路で、瞬断検出回路６の
瞬断検出信号６１によりセレクタ５ヘセレクト信号を与
え、又、ホールド回路１０ヘホールド要求信号７２を与
える。８は信号変化検出回路で、制御信号５１のアクテ
ィブな状態が終ったことを検出する回路である。９はホ
ールド回路であり、制御信号５１を、ホールド要求信号
７２のない時はそのまま出力し、ある時は無意味な状態
にホールドする。
回路である。７）ま切換制御回路で、瞬断検出回路６の
瞬断検出信号６１によりセレクタ５ヘセレクト信号を与
え、又、ホールド回路１０ヘホールド要求信号７２を与
える。８は信号変化検出回路で、制御信号５１のアクテ
ィブな状態が終ったことを検出する回路である。９はホ
ールド回路であり、制御信号５１を、ホールド要求信号
７２のない時はそのまま出力し、ある時は無意味な状態
にホールドする。
次に上記構成の作用について説明する。すなわち、切り
離しスイッチの動作や伝送ラインの異常で直列受信デー
タ１１の瞬断が発生した場合、瞬断検出回路６がこれを
検出し、瞬断検出信号６１を高レベルとする。切り換え
制御回路７はこの信号により、ホールド回路９ヘホール
ド要求信号７２を出力すると共に、信号がホールドされ
る時間Ｔ、おいてセレクト回路５を動作させる。ホール
ド回路９はホールド要求により、次からのメモリ制御信
号８２を出力しない。セレクト回路５により、制御信号
５１が切り換えられる。そして発振クロック３１による
信号により、信号変化検出回路８がアクティブな状態の
終ったことを検出した時、切り換え制御回路７はホール
ド要求を解除し、メモリ制御信号８２が出力される。こ
れにより図にない外部機器は、発振クロック３１より生
成されたメモリ制御信号８２により、コモンメモリをア
クセスする。
離しスイッチの動作や伝送ラインの異常で直列受信デー
タ１１の瞬断が発生した場合、瞬断検出回路６がこれを
検出し、瞬断検出信号６１を高レベルとする。切り換え
制御回路７はこの信号により、ホールド回路９ヘホール
ド要求信号７２を出力すると共に、信号がホールドされ
る時間Ｔ、おいてセレクト回路５を動作させる。ホール
ド回路９はホールド要求により、次からのメモリ制御信
号８２を出力しない。セレクト回路５により、制御信号
５１が切り換えられる。そして発振クロック３１による
信号により、信号変化検出回路８がアクティブな状態の
終ったことを検出した時、切り換え制御回路７はホール
ド要求を解除し、メモリ制御信号８２が出力される。こ
れにより図にない外部機器は、発振クロック３１より生
成されたメモリ制御信号８２により、コモンメモリをア
クセスする。
次に、伝送ラインが正常になると瞬断検出回路６の瞬断
検出信号６１が低レベルとなる。再生クロックによる制
御信号にもどす場合も同様に、切り換え制御回路７、ホ
ールド回路９、セレクト回路５が動作し、データメモリ
は再生クロック１２による制御信号５１による動作にも
どる。
検出信号６１が低レベルとなる。再生クロックによる制
御信号にもどす場合も同様に、切り換え制御回路７、ホ
ールド回路９、セレクト回路５が動作し、データメモリ
は再生クロック１２による制御信号５１による動作にも
どる。
第５図はメモリ制御信号切り換えのタイミング図を示し
、データメモリは再生クロック１２よりつくられた制御
信号２１の、第ｎＡ個目の信号により動作している。同
図は、この時、直列受信データ１１の瞬断が発生した場
合を示すものである。ホールド要求信号７２は、瞬断検
出信号６１を受けｌＦ助検出後時間Ｔ、なおいて出力さ
れ、セレクト信号７１は時間Ｔ、をおいて出力される。
、データメモリは再生クロック１２よりつくられた制御
信号２１の、第ｎＡ個目の信号により動作している。同
図は、この時、直列受信データ１１の瞬断が発生した場
合を示すものである。ホールド要求信号７２は、瞬断検
出信号６１を受けｌＦ助検出後時間Ｔ、なおいて出力さ
れ、セレクト信号７１は時間Ｔ、をおいて出力される。
時間Ｔ、は、（Ｔ、＋Ｔ、）以上となっていれば、第ｎ
個目の信号の途中で、発振クロックよりつくられた制御
信号４１に切り換わることはない。
個目の信号の途中で、発振クロックよりつくられた制御
信号４１に切り換わることはない。
制御信号２１と４１は非同期であるため、位相が合って
いるとは限らない。したがってセレクト信号７１のタイ
ミングによっては、制御信号５１にＩＣのような短い幅
のパルスが出るが、この時はホールド回路の働きでメモ
リ制御信号８２の出力には出ない。ホールド要求は、セ
レクト信号７１のＨになった後の、信号変化検出信号８
１のｉｐにより解除される。メモリ制御信号８２のＷ力
）４、ｎＢが再生クロックによるもので、１Ｅ−４−１
が発振クロックによる信号である。
いるとは限らない。したがってセレクト信号７１のタイ
ミングによっては、制御信号５１にＩＣのような短い幅
のパルスが出るが、この時はホールド回路の働きでメモ
リ制御信号８２の出力には出ない。ホールド要求は、セ
レクト信号７１のＨになった後の、信号変化検出信号８
１のｉｐにより解除される。メモリ制御信号８２のＷ力
）４、ｎＢが再生クロックによるもので、１Ｅ−４−１
が発振クロックによる信号である。
以上本発明の実施例について説明したが、本発明におい
ては、又次のようにしても王妃と同様の効果を得ること
ができる。
ては、又次のようにしても王妃と同様の効果を得ること
ができる。
（イ）伝送システムはループ状ではなく、直線状パーテ
ィライン構成とする。
ィライン構成とする。
（ロ）電気信号だけでｋく、光信号による伝送装置も追
加できる。
加できる。
（）・）伝送信号の符号化形式も特定しない。
以上の説明から明らかなように本発明によれば、（イ）
常時データメモリアクセスが可能であるため、回線エラ
ー発生前の情報も、データメモリから読むことができる
。
常時データメモリアクセスが可能であるため、回線エラ
ー発生前の情報も、データメモリから読むことができる
。
（ロ）プロセスからのデータメモリリードライトエラー
がなくなる。
がなくなる。
（）う コモンメモリのリード又はライトサイクルが終
了してから切り換えを行なうため、リード又はライトサ
イクルタイムは十分確保される。
了してから切り換えを行なうため、リード又はライトサ
イクルタイムは十分確保される。
等、多くの効果を有し、回線に断線が起きた場合にも、
異常なくデータメモリアクセスを行なうことのできる効
果的なデータ伝送装置が提供できる０
異常なくデータメモリアクセスを行なうことのできる効
果的なデータ伝送装置が提供できる０
第１図は従来のプロセス制御用データ伝送装置の概略構
成図、第２図は第１図の伝送制御部の構成図、第３図は
従来装置における再生クロック停止時のカウンタの動作
を示すタイミング図、第４図は本発明の一実施例な示す
ブロック図、第５図は本発明のメモリ制御信号切り換え
のタイミング図である。 １０５・・・スイッチ、 １３０，１３１・・・伝送
路、６１・・・瞬断検出信号、７１・・セレクト信号、
７２・・・ホールド要求信号、８２・・・メモリ制御信
号、１４０・・・再生クロック、１４２・・・制御信号
、Ｑλｅ ＱＢ・・カウンタ出力。 （７３１７）代理人 弁理士 則 近 憲 佑 （はが
１名）第１図 第２図 ｔｌｑ ３図 ／４２ □１Ｔ
］ニニニーー第５図
成図、第２図は第１図の伝送制御部の構成図、第３図は
従来装置における再生クロック停止時のカウンタの動作
を示すタイミング図、第４図は本発明の一実施例な示す
ブロック図、第５図は本発明のメモリ制御信号切り換え
のタイミング図である。 １０５・・・スイッチ、 １３０，１３１・・・伝送
路、６１・・・瞬断検出信号、７１・・セレクト信号、
７２・・・ホールド要求信号、８２・・・メモリ制御信
号、１４０・・・再生クロック、１４２・・・制御信号
、Ｑλｅ ＱＢ・・カウンタ出力。 （７３１７）代理人 弁理士 則 近 憲 佑 （はが
１名）第１図 第２図 ｔｌｑ ３図 ／４２ □１Ｔ
］ニニニーー第５図
Claims (1)
- 制御用計算機、プロセスコントローラ及びプロセス入出
力装置にそれぞれ接続した複数のデータ伝送制御装置を
データ伝送路を介してループ状に接続し親局がサイクリ
ックに循環する周期式データ伝送装置において、受信デ
ータ信号の瞬断を検出する瞬断検出回路と、制御信号を
つくり出す発振器と、再生クロックが止まる前にメモリ
制御信号を前記制御信号に切り換えるメモリ制御信号切
換回路とを具備してなるデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002141A JPS59127449A (ja) | 1983-01-12 | 1983-01-12 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002141A JPS59127449A (ja) | 1983-01-12 | 1983-01-12 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127449A true JPS59127449A (ja) | 1984-07-23 |
Family
ID=11521059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002141A Pending JPS59127449A (ja) | 1983-01-12 | 1983-01-12 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127449A (ja) |
-
1983
- 1983-01-12 JP JP58002141A patent/JPS59127449A/ja active Pending
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