JPH05206998A - 信号断検出回路 - Google Patents
信号断検出回路Info
- Publication number
- JPH05206998A JPH05206998A JP4011335A JP1133592A JPH05206998A JP H05206998 A JPH05206998 A JP H05206998A JP 4011335 A JP4011335 A JP 4011335A JP 1133592 A JP1133592 A JP 1133592A JP H05206998 A JPH05206998 A JP H05206998A
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- JP
- Japan
- Prior art keywords
- flip
- flop
- clock
- signal
- output
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- Granted
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 伝送データの同期に用いられる信号の中断の
検出のための回路に関し、検出対象信号２つの検出回路
を共用化することによって回路規模を縮小した信号断検
出回路を提供することを目的とする。 【構成】 長短２周期の第１信号、第２信号の中断をこ
れらより長周期の検出用クロックを用いて検出する信号
断検出回路において、第１信号をデータ入力、第２信号
をクロック入力とする第１フリップフロップ７、定レベ
ルの信号をデータ入力、第１フリップフロップ７の出力
をクロック入力とし、検出用クロックを遅延させてなる
信号でリセットされる第２フリップフロップ８及び第２
フリップフロップ８の出力をデータ入力、検出用クロッ
クをクロック入力とする第３フリップフロップ９を具備
し、第３フリップフロップ９出力を前記中断検出の情報
となしてある構成とする。
検出のための回路に関し、検出対象信号２つの検出回路
を共用化することによって回路規模を縮小した信号断検
出回路を提供することを目的とする。 【構成】 長短２周期の第１信号、第２信号の中断をこ
れらより長周期の検出用クロックを用いて検出する信号
断検出回路において、第１信号をデータ入力、第２信号
をクロック入力とする第１フリップフロップ７、定レベ
ルの信号をデータ入力、第１フリップフロップ７の出力
をクロック入力とし、検出用クロックを遅延させてなる
信号でリセットされる第２フリップフロップ８及び第２
フリップフロップ８の出力をデータ入力、検出用クロッ
クをクロック入力とする第３フリップフロップ９を具備
し、第３フリップフロップ９出力を前記中断検出の情報
となしてある構成とする。
Description
【０００１】
【産業上の利用分野】本発明は伝送データの同期に用い
られる信号の中断の検出のための回路に関する。
られる信号の中断の検出のための回路に関する。
【０００２】
【従来の技術】周期性を有するビットシリアルのデータ
には周期を表すパルス（フレームパルス）と、ビットに
同期するクロックとが、例えばこのデータの受信側回路
でデータ読取等のために用いられる。これらのフレーム
パルス、クロックが伝送されて来ない場合は受信回路は
正常に動作しない。このためこれらの信号の中断を検出
する回路を設けておき、中断が検出された場合は受信デ
ータに対して何らかの制御をする必要がある。
には周期を表すパルス（フレームパルス）と、ビットに
同期するクロックとが、例えばこのデータの受信側回路
でデータ読取等のために用いられる。これらのフレーム
パルス、クロックが伝送されて来ない場合は受信回路は
正常に動作しない。このためこれらの信号の中断を検出
する回路を設けておき、中断が検出された場合は受信デ
ータに対して何らかの制御をする必要がある。
【０００３】図１は従来の信号断検出回路の構成を示し
ている。Ｄ−フリップフロップ１，３のデータ入力端子
は "Ｈ" レベルとしてあり、クロック端子にはフレーム
パルスFP, クロックCLK1が夫々入力されている。またこ
れらＤ−フリップフロップ１，３のリセット端子には信
号断検出のためのクロックCLK2がその遅延のためのイン
バータ５を介して与えられる。クロックCLK2はクロック
CLK1及びこれにより長周期のフレームパルスFPより長周
期である。
ている。Ｄ−フリップフロップ１，３のデータ入力端子
は "Ｈ" レベルとしてあり、クロック端子にはフレーム
パルスFP, クロックCLK1が夫々入力されている。またこ
れらＤ−フリップフロップ１，３のリセット端子には信
号断検出のためのクロックCLK2がその遅延のためのイン
バータ５を介して与えられる。クロックCLK2はクロック
CLK1及びこれにより長周期のフレームパルスFPより長周
期である。
【０００４】Ｄ−フリップフロップ１，３のＱ出力はＤ
−フリップフロップ２，４夫々のデータ入力としてあ
り、Ｄ−フリップフロップ２，４のクロック端子にはク
ロックCLK2が与えられている。Ｄ−フリップフロップ
２，４のＱバー出力はORゲート６に入力され、ORゲート
６出力を信号中断の検出信号としている。Ｄ−フリップ
フロップ１，２によるフレームパルスFPの中断の検出及
びＤ−フリップフロップ３，４によるクロックCLK1の中
断の検出の動作は同一であるので前者につき図２のタイ
ムチャートを用いて説明する。
−フリップフロップ２，４夫々のデータ入力としてあ
り、Ｄ−フリップフロップ２，４のクロック端子にはク
ロックCLK2が与えられている。Ｄ−フリップフロップ
２，４のＱバー出力はORゲート６に入力され、ORゲート
６出力を信号中断の検出信号としている。Ｄ−フリップ
フロップ１，２によるフレームパルスFPの中断の検出及
びＤ−フリップフロップ３，４によるクロックCLK1の中
断の検出の動作は同一であるので前者につき図２のタイ
ムチャートを用いて説明する。
【０００５】図２(a) に示すようにフレームパルスFPが
中途で欠落したものとする。正常時はＤ−フリップフロ
ップ１はフレームパルスFPでセットされＱ出力が "Ｈ"
になり〔図２(d) 〕、検出用クロックCLK2〔図２(b) 〕
のインバータ５出力〔図２(c) 〕によりリセットされる
動作を反復する。この間クロックCLK2はインバータ５出
力よりも速くＤ−フリップフロップ２へ入力されるので
Ｄ−フリップフロップ２はセットされ、そのＱバー出力
は "Ｌ" レベルとなる〔図２(e) 〕。
中途で欠落したものとする。正常時はＤ−フリップフロ
ップ１はフレームパルスFPでセットされＱ出力が "Ｈ"
になり〔図２(d) 〕、検出用クロックCLK2〔図２(b) 〕
のインバータ５出力〔図２(c) 〕によりリセットされる
動作を反復する。この間クロックCLK2はインバータ５出
力よりも速くＤ−フリップフロップ２へ入力されるので
Ｄ−フリップフロップ２はセットされ、そのＱバー出力
は "Ｌ" レベルとなる〔図２(e) 〕。
【０００６】ところがフレームパルスFPが欠落するとＤ
−フリップフロップ１はインバータ５出力が入力されリ
セット状態となり、その出力は "Ｌ" レベルとなる〔図
２(d) 〕。従って次順のクロックCLK2でＤ−フリップフ
ロップ２はリセットされそのＱバー出力は "Ｈ" レベル
となり、これに伴い図２(f) に示すようにORゲート６出
力は "Ｈ" レベルになる。これにより信号中断が検出で
きることになる。
−フリップフロップ１はインバータ５出力が入力されリ
セット状態となり、その出力は "Ｌ" レベルとなる〔図
２(d) 〕。従って次順のクロックCLK2でＤ−フリップフ
ロップ２はリセットされそのＱバー出力は "Ｈ" レベル
となり、これに伴い図２(f) に示すようにORゲート６出
力は "Ｈ" レベルになる。これにより信号中断が検出で
きることになる。
【０００７】
【発明が解決しようとする課題】図１の回路は何らの問
題なく動作するが、その回路規模の小型化が現在の課題
となっている。本発明はこのような課題を解決するため
になされたものであり、検出対象信号２つの検出回路を
共用化することによって回路規模を縮小した信号断検出
回路を提供することを目的とする。
題なく動作するが、その回路規模の小型化が現在の課題
となっている。本発明はこのような課題を解決するため
になされたものであり、検出対象信号２つの検出回路を
共用化することによって回路規模を縮小した信号断検出
回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の信号断検出回路
は、長短２周期の第１信号、第２信号の中断をこれらよ
り長周期の検出用クロックを用いて検出する信号断検出
回路において、第１信号をデータ入力、第２信号をクロ
ック入力とする第１フリップフロップ、定レベルの信号
をデータ入力、第１フリップフロップの出力をクロック
入力とし、検出用クロックを遅延させてなる信号でリセ
ットされる第２フリップフロップ及び第２フリップフロ
ップの出力をデータ入力、検出用クロックをクロック入
力とする第３フリップフロップを具備し、第３フリップ
フロップ出力を前記中断検出の情報となしてあることを
特徴とする。
は、長短２周期の第１信号、第２信号の中断をこれらよ
り長周期の検出用クロックを用いて検出する信号断検出
回路において、第１信号をデータ入力、第２信号をクロ
ック入力とする第１フリップフロップ、定レベルの信号
をデータ入力、第１フリップフロップの出力をクロック
入力とし、検出用クロックを遅延させてなる信号でリセ
ットされる第２フリップフロップ及び第２フリップフロ
ップの出力をデータ入力、検出用クロックをクロック入
力とする第３フリップフロップを具備し、第３フリップ
フロップ出力を前記中断検出の情報となしてあることを
特徴とする。
【０００９】
【作用】正常時には第１フリップフロップは第１信号よ
り短周期の第２信号をクロックとしているので第１信号
のレベルに応じてセットされ、又はリセットされる。こ
の出力が第２フリップフロップへクロックとして与えら
れるから第２フリップフロップは第１フリップフロップ
出力でセット、検出用クロックの少し遅れたタイミング
でリセットされる。従って第３フリップフロップは上記
リセットより少し早い検出用クロックのタイミングで取
込むことになりその状態が継続する。
り短周期の第２信号をクロックとしているので第１信号
のレベルに応じてセットされ、又はリセットされる。こ
の出力が第２フリップフロップへクロックとして与えら
れるから第２フリップフロップは第１フリップフロップ
出力でセット、検出用クロックの少し遅れたタイミング
でリセットされる。従って第３フリップフロップは上記
リセットより少し早い検出用クロックのタイミングで取
込むことになりその状態が継続する。
【００１０】これに対して第１信号が中断すると、第１
フリップフロップがセットされないので第２フリップフ
ロップにクロックが供給されないこととなり、そのリセ
ットされたままの第２フリップフロップ出力が第３フリ
ップフロップへ検出用クロックで取込まれることとな
り、その出力から異常が報じられる。第２信号が中断し
た場合も第１フリップフロップが第１信号のセットを行
わない状態になると上記したところと同作用を営む。
フリップフロップがセットされないので第２フリップフ
ロップにクロックが供給されないこととなり、そのリセ
ットされたままの第２フリップフロップ出力が第３フリ
ップフロップへ検出用クロックで取込まれることとな
り、その出力から異常が報じられる。第２信号が中断し
た場合も第１フリップフロップが第１信号のセットを行
わない状態になると上記したところと同作用を営む。
【００１１】
【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図３は本発明の信号断検出回路を示してい
る。第１信号たるフレームパルスFPは第１のＤ−フリッ
プフロップ７のデータ端子に、第２信号たるクロックCL
K1は第１のＤ−フリップフロップ７のクロック端子に与
えている。Ｄ−フリップフロップ７のＱ出力は第２のＤ
−フリップフロップ８のクロック端子へ与えられ、その
データ端子は "Ｈ" レベルとしてある。検出用のクロッ
クCLK2は遅延のために設けたインバータ10の出力が第２
Ｄ−フリップフロップ８のリセット端子に与えられてい
る。第２Ｄ−フリップフロップ８のＱ出力は第３のＤ−
フリップフロップ９のデータ端子へ与えられており、検
出用クロックCLK2はＤ−フリップフロップ９のクロック
端子に与えられている。そしてこの第３フリップフロッ
プ９のＱバー出力を信号中断の検出信号としている。
て詳述する。図３は本発明の信号断検出回路を示してい
る。第１信号たるフレームパルスFPは第１のＤ−フリッ
プフロップ７のデータ端子に、第２信号たるクロックCL
K1は第１のＤ−フリップフロップ７のクロック端子に与
えている。Ｄ−フリップフロップ７のＱ出力は第２のＤ
−フリップフロップ８のクロック端子へ与えられ、その
データ端子は "Ｈ" レベルとしてある。検出用のクロッ
クCLK2は遅延のために設けたインバータ10の出力が第２
Ｄ−フリップフロップ８のリセット端子に与えられてい
る。第２Ｄ−フリップフロップ８のＱ出力は第３のＤ−
フリップフロップ９のデータ端子へ与えられており、検
出用クロックCLK2はＤ−フリップフロップ９のクロック
端子に与えられている。そしてこの第３フリップフロッ
プ９のＱバー出力を信号中断の検出信号としている。
【００１２】次にこの回路の動作を図４のタイムチャー
トによって説明する。図４(a) にフレームパルスFPを、
図４(b) にクロックCLK1を示す。このようにフレームパ
ルスFPの周期はクロックCLK1の周期に比して十分長く、
これが途中で欠落したものとする。Ｄ−フリップフロッ
プ７はフレームパルスFPをデータ入力、クロックCLK1を
クロック入力とするから両信号が正常である場合はその
出力は図４(c) に示すようにフレームパルスFPよりクロ
ックCLK1の１周期分以下の時間だけ遅れて立上り、また
立下る信号となる。
トによって説明する。図４(a) にフレームパルスFPを、
図４(b) にクロックCLK1を示す。このようにフレームパ
ルスFPの周期はクロックCLK1の周期に比して十分長く、
これが途中で欠落したものとする。Ｄ−フリップフロッ
プ７はフレームパルスFPをデータ入力、クロックCLK1を
クロック入力とするから両信号が正常である場合はその
出力は図４(c) に示すようにフレームパルスFPよりクロ
ックCLK1の１周期分以下の時間だけ遅れて立上り、また
立下る信号となる。
【００１３】Ｄ−フリップフロップ８はこの信号をクロ
ック入力とするから正常時はその立上りで "Ｈ" レベル
を読込んでセット状態となる。そして図４(d) に示すク
ロックCLK2よりも少し遅れたインバータ10出力〔図４
(e) 〕によりリセット状態となる〔図４(f) 〕。このよ
うなＤ−フリップフロップ８のＱ出力をインバータ10出
力より早いクロックCLK2でＤ−フリップフロップ９に読
込むのでＤ−フリップフロップ９はセット状態を継続
し、そのＱバー出力は図４(g) に示すように "Ｌ"レベ
ルとなる。
ック入力とするから正常時はその立上りで "Ｈ" レベル
を読込んでセット状態となる。そして図４(d) に示すク
ロックCLK2よりも少し遅れたインバータ10出力〔図４
(e) 〕によりリセット状態となる〔図４(f) 〕。このよ
うなＤ−フリップフロップ８のＱ出力をインバータ10出
力より早いクロックCLK2でＤ−フリップフロップ９に読
込むのでＤ−フリップフロップ９はセット状態を継続
し、そのＱバー出力は図４(g) に示すように "Ｌ"レベ
ルとなる。
【００１４】正常時は上述したような状態を反復、継続
するのであるが、フレームパルスFPが欠落するとＤ−フ
リップフロップ７はリセット状態のままとなる期間が継
続し、この間にインバータ10出力がＤ−フリップフロッ
プ８に与えられるとＤ−フリップフロップ８はリセット
されたままの状態が続く〔図４(f) 〕。そして次順のク
ロックCLK2のタイミングでＤ−フリップフロップ８出力
（ "Ｌ" レベル）がＤ−フリップフロップ９に取込ま
れ、そのＱバー出力が "Ｈ" レベルとなって信号中断を
報じる。
するのであるが、フレームパルスFPが欠落するとＤ−フ
リップフロップ７はリセット状態のままとなる期間が継
続し、この間にインバータ10出力がＤ−フリップフロッ
プ８に与えられるとＤ−フリップフロップ８はリセット
されたままの状態が続く〔図４(f) 〕。そして次順のク
ロックCLK2のタイミングでＤ−フリップフロップ８出力
（ "Ｌ" レベル）がＤ−フリップフロップ９に取込ま
れ、そのＱバー出力が "Ｈ" レベルとなって信号中断を
報じる。
【００１５】一方クロックCLK1がクロックCLK2の周期以
上の期間に亘って中断するとＤ−フリップフロップ７が
変化しないためにＤ−フリップフロップ８がセットされ
ないこととなり、これに伴いその状態（Ｄ−フリップフ
ロップ８のＱ出力 "Ｌ" レベル）がＤ−フリップフロッ
プ９に取込まれ、前述したところと同様にそのＱバー出
力が "Ｈ" レベルとなる。
上の期間に亘って中断するとＤ−フリップフロップ７が
変化しないためにＤ−フリップフロップ８がセットされ
ないこととなり、これに伴いその状態（Ｄ−フリップフ
ロップ８のＱ出力 "Ｌ" レベル）がＤ−フリップフロッ
プ９に取込まれ、前述したところと同様にそのＱバー出
力が "Ｈ" レベルとなる。
【００１６】
【発明の効果】以上の如き本発明による場合はＤ−フリ
ップフロップ１個分が従来よりも少なくなり、これに伴
い配線も少なくなり、その分回路の規模を縮小すること
ができる。
ップフロップ１個分が従来よりも少なくなり、これに伴
い配線も少なくなり、その分回路の規模を縮小すること
ができる。
【図１】従来回路のブロック図である。
【図２】従来回路のタイムチャートである。
【図３】本発明のブロック図である。
【図４】本発明のタイムチャートである。
７ 第１のＤ−フリップフロップ ８ 第２のＤ−フリップフロップ ９ 第３のＤ−フリップフロップ 10 インバータ
Claims (1)
- 【請求項１】 長短２周期の第１信号、第２信号の中断
をこれらより長周期の検出用クロックを用いて検出する
信号断検出回路において、 第１信号をデータ入力、第２信号をクロック入力とする
第１フリップフロップ（７）、 定レベルの信号をデータ入力、第１フリップフロップ
（７）の出力をクロック入力とし、検出用クロックを遅
延させてなる信号でリセットされる第２フリップフロッ
プ（８）及び第２フリップフロップ（８）の出力をデー
タ入力、検出用クロックをクロック入力とする第３フリ
ップフロップ（９）を具備し、第３フリップフロップ
（９）出力を前記中断検出の情報となしてあることを特
徴とする信号断検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011335A JP2620170B2 (ja) | 1992-01-24 | 1992-01-24 | 信号断検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4011335A JP2620170B2 (ja) | 1992-01-24 | 1992-01-24 | 信号断検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206998A true JPH05206998A (ja) | 1993-08-13 |
| JP2620170B2 JP2620170B2 (ja) | 1997-06-11 |
Family
ID=11775165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4011335A Expired - Lifetime JP2620170B2 (ja) | 1992-01-24 | 1992-01-24 | 信号断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2620170B2 (ja) |
-
1992
- 1992-01-24 JP JP4011335A patent/JP2620170B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2620170B2 (ja) | 1997-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961224 |