JP3423389B2 - レピータのポート動作をモニタするためのシステム - Google Patents
レピータのポート動作をモニタするためのシステムInfo
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Description
ピータのポート動作をモニタすることに関しかつより詳
細にはレピータが最小モードにある場合のそのような動
作のモニタリングに関する。
タイプの従来技術のローカルエリアネットワーク(LA
N)10のブロック図である。これらのLANにより、
デジタル形式でデータを与えるコンピュータまたはビジ
ネスマシンであるデータ端末装置(DTE)12は他の
DTE12とのデータおよび制御情報転送を行なうこと
ができ、第1のDTE12から第2のDTE12への通
信は、接続を成立させ、維持しかつ終了させるのに必要
な機能を与えるデータ通信装置(DCE)14を使用す
ることにより実現され、DCE14は必要とされまたは
所望されるどのような信号変換または処理も行なう。
とが重要である。それらにはDTE/DCEインタフェ
ース16とDCE/DCEインタフェース18が含ま
れ、これらは一般的には伝送チャネルまたは媒体と呼ば
れる。適切かつ信頼度の高い通信を行なうため、データ
リンク上での局(DTE)間の情報転送を制御する手段
を提供する類似したプロセスの間にはプロトコールと呼
ばれるいくつかの通信のルールが実現される。
ス、衝突検出といった人気のあるプロトコールは商業的
にも成功している。このプロトコールにより複数の局が
LANシステムをアクセスすることができる。各局は、
伝送の前に、ネットワークが現在メッセージを伝送する
ために使用されていることを示すキャリア信号を検知す
る。キャリア信号を検知すると伝送は開始されない。
遅延により、2つの伝送が重なる可能性がある。この重
なりは衝突と呼ばれ、ネットワーク上でDCE14によ
り検出されることになる。衝突を検出すると、すべての
伝送が終了されかつ伝送を希望するDTE12は任意の
期間待機した後で再び伝送を試みることになる。このプ
ロトコールはさらにIEEE標準802.3に規定され
(ここでこの標準を引用により援用する)、アタッチメ
ントユニットインタフェース(AUI)と呼ばれるDT
E/DCEインタフェース16のための要件が示され
る。IEEE標準802.3はゼロックス社の登録商標
である、 Ethernet に類似するシステムを規定する。
ットワーク内を通された信号を増幅しまたは再生して損
失を補うため使用される。レピータはまた必要に応じて
信号を再同期化する。集積マルチポートレピータ(IM
R)は内部に複数のポートを有し複数のデータ信号の送
受を行なう。
出力するキャリアセンス(CRS)ピンを含む。好まし
い実施例においては、IMR上に9つのポートがある。
典型的には、出力シーケンスは10ビットシリアルデー
タストリームLA 01234567であり、ただしL
=ロー、A=アタッチメントユニットインタフェース
(AUI)、0−7=より線対ポート(TP)0−7で
ある。
(SO)、シリアル入力ピン(SI)およびシリアルク
ロックピン(SCLK)がレピータの管理機能を提供す
る。
でハイエンドのレピータ用途において重要なステータス
と制御から構成される。しかしながらローエンドの用途
では、必ずしもすべての管理機能が必要というわけでは
ない。レピータ管理ステータスを与えるための複雑な論
理回路が必要でない用途ではIMRを使用できることが
重要でありしかもLANネットワークに関して示される
IEEE標準の範囲内でIMRを動作させることが重要
である。またIMRがこれらの標準に適合ししかもなお
特定の用途の範囲で効率的に動作することが重要であ
る。最後にIMRがより線対リンクループバックステー
タス、ポートパティショニングステータス、および極性
ステータス信号品質エラー(SQE)のためのサポート
を提供する能力があることが重要である。本願は上記の
ようなニーズを満たすシステムを提供する。
タ上の様々なポートの動作をモニタするためのシステム
が設けられる。レピータが最小モードにある際に、環状
シフトレジスタはデータストリームを受け、そのデータ
ストリームのビットのうちの1つがステータスビットを
出力に与えるべきポートを示すパルスを発生する。シス
テムは、レジスタに結合されて、パルスが発生した際に
シリアル出力(SO)ピン上のステータスを走査するた
めの手段を含む。
ス状態を出力する。すなわちリンク/ループバック、バ
イトレート(Bitrate ),パティションまたはSQE/
極性である。したがって、このシステムを利用すること
でステータス状態には最小限の制御論理が加えられ得
る。
るポートの動作をモニタすることに向けられる。以下の
説明は当業者に発明の実施を可能ならしめるために行な
いかつ特許出願およびその要件という形で行なわれる。
当業者には、好ましい実施例への様々な変更が容易に明
らかとなることであろう。したがって、本願はここに記
載した一般的な原則および特徴によってのみ限定される
べきである。
MRのステータスをモニタするために使用される強化さ
れたポート動作モニタ11が簡素化されたブロック図で
示される。モニタ11は好ましい実施例においてはIM
Rの9つのポートをモニタするために使用される。IM
Rはいくつのポートを有していてもよくかつそれらの使
用は本願の精神および範囲に含まれることを理解された
い。したがって、図示したモニタ11の実施例において
は、8つの媒体アタッチメントユニット(MAU)回路
13と、1つのアタッチメントユニットインタフェース
(AUI)回路15と、1つの制御回路17が設けられ
る。
は、MNTDOUTAが次のMAU回路13のMTNT
DINA入力に結合され、CSMSTBOが次のMAU
回路13のCSMSTBI入力に結合され、かつ第1の
MAU回路13のCSMO出力が次のMAU回路13の
CSMI入力に結合されるような態様で直列に接続され
る。MNTDINA信号は特定のポートのための管理ス
テータスを伝搬する。MNTDOUTA信号はポートの
ステータスである。CSMSTBI、CSMSTBO信
号はストローブリングである。CSMO信号はMNTD
OUTAと同様の機能を果たす。CMSI信号はキャリ
アセンスステータスを伝搬する。このつながりの中の最
後のMAU回路13はAUI回路15に結合される。最
後のMAU回路のMNTDOUTA出力はAUI回路1
5のMNTDINA入力に結合され、CSMSTBO出
力はAUI回路15のCSMSTBI入力に結合され、
かつCSMO出力はAUIのCSMI入力に結合され
る。AUI回路15の出力は第1のMAU回路13のC
SMSTBI入力へフィードバックされるSTBT信号
30である。AUI回路15はシリアルアウト信号(S
O)出力22と、キャリアセンス信号(CRS)出力2
4と、ストローブ(STR)信号出力26とを与える。
制御回路17からの制御信号はモニタシステムを介して
のデータパケットの伝搬を図る。
センスステータスをCRSピン上にシリアルに出力す
る。出力シーケンスは10ビットシリアルストリームL
A01234567であり、ただしL=ロー、A=AU
I、0−7=TP 0−7である。信号は以下の関係に
よりSTRピン上のハイのパルスによりフレーム化され
る。
ハイ IMRが最小モードにセットされると、SOピンは、キ
ャリアセンスステータスを送出する代わりにSIおよび
SCLKピンの入力に基づいて以下の4つのステータス
のひとつ、すなわち、パテション、ループバック/リン
ク、バイトレートまたはSQE/極性が出力されること
を除いてCRSピンと同じ様に機能する。SOピンのビ
ット位置はCRSについてのものと同じである。本願の
理解を深めるために、ここで以下の説明を行なう。
デアサートの間に制御回路17のTESTピンでの入力
に基づき最小モードにプログラムされ得る。同様に、逆
極性機能は、RESETのデアサートで信号入力ピンの
入力に基づき可能化または不能化され得る(ただしその
部分が最小モードにプログラムされるのであれば)。制
御回路17はRESETのデアサート上のTESTおよ
びSIの値をラッチしかつVELCROT信号ピンをア
サートすることによりIMRが最小モードにあるか否か
を示し、かつ最小モードにある場合にはVPOLTをア
サートすることにより逆極性機能が可能化されるか否か
を示す。
アサートされかつモニタ11が最小モードになるものと
する。したがって、説明を簡略化するために図面には信
号を示していない。同様に、VPOLTは逆極性回路の
みを制御するので図示していない。
前に、ここで図2のMAU回路13とAUI回路15の
詳細なブロック図である図3および図4を参照する。
いて、CSMSTBI信号を受けるシフトレジスタ12
0がバイトレートラッチ122の有効入力に結合され
る。レジスタ120はバイトレートラッチCSMSTB
O出力を与え、バイトレート信号を受けるラッチ122
は、クリアマスタおよびクリアスレーブ信号を入力し、
出力信号をマルチプレクサ124に与える。マルチプレ
クサ124はパティション、リンクおよび極性信号入力
を受け第2のマルチプレクサ126の入力(0)に出力
を与える。マルチプレクサ126の(1)入力はMNT
DINA信号に結合される。マルチプレクサ126はM
NTDOUTA出力信号を与える。マルチプレクサ12
6の選択入力はレジスタ120の出力に結合される。
の入力上でキャリアセンス信号を受ける。ラッチ128
のCLEAR入力はレジスタ120の出力に結合され
る。レジスタ128の出力は第3のマルチプレクサ13
0の(0)入力に結合される。マルチプレクサ130の
(1)入力はCSMI信号に結合される。マルチプレク
サ130の出力はCSMO出力信号を与える。
あるステータス状態とクロック信号とを受ける3つのラ
ッチ140、142、および144を含む。これらのレ
ジスタの各々がマルチプレクサ146に結合される。マ
ルチプレクサ146は2ビット選択信号MNTOPCA
とパティション信号を受ける。
シリアルに結合されてかつ共通リセット線にも結合され
る。レジスタ150の出力はシフトレジスタ144上の
有効入力に結合される。シフトレジスタ150の出力は
CMSTBO出力信号を与える。
152の一方端に結合される。NORゲート152の他
方端はリセット信号に結合される。NORゲート152
の出力はシフトレジスタ154に与えられ、レジスタは
ストローブ(STR)信号を与える。キャリアセンスス
テータス信号はキャリアセンス(CS)ラッチ156に
与えられる。出力レジスタ150はCSラッチ156の
クリア入力に与えられる。CSラッチ156の出力はマ
ルチプレクサ158の一方入力(0)に与えられる。マ
ルチプレクサ158の選択入力はレジスタ150の出力
に結合される。マルチプレクサ158の出力はCRS信
号を与えるシフトレジスタ160の入力に結合される。
レジスタ150の出力はマルチプレクサ162の選択レ
ジスタにも結合される。マルチプレクサ162は1入力
(1)上でMNTDINAを受けかつマルチプレクサ1
46の出力を第2の入力(0)で受ける。マルチプレク
サ162の出力はシフトレジスタ164に結合される。
シフトレジスタ164はシリアル出力(SO)信号を与
える。
0およびAUI回路15内の148、150は結合され
て10ビット環状シフトレジスタを構成する。AUI回
路158内でのリセットの際にレジスタ148はローに
設定されかつレジスタ150はハイに設定される。RE
SETが少なくとも9ビット時間の間アサートされると
MAU回路13内のレジスタ120に高い値が伝搬する
ことになる。ひとたびRESETがデアサートされる
と、低いビットが環状シフトレジスタを巡回し、10ビ
ット時間あたり1サイクルを完了する。
パルスを発生しかつどのポートがCRSおよびSOピン
上にそのステータスを出力すべきかを示す。
回路13はそれぞれマルチプレクサ126および162
とそれぞれマルチプレクサ130および158を含む。
マルチプレクサ126と162はすべてそれが扱うポー
トからのステータス(入力0)かまたはその前のポート
(入力1)から送られるステータスのいずれかを通過さ
せるような態様で結合される(前のポートからのMNT
DOUTAは次のポートのMNTDINAに接続す
る)。なお、前のポートから送られるステータスは実際
にはそれ以前のポートからのものである可能性がある
(すなわちTP0からのステータスが、SOピン上に出
力される前にMAU回路13およびAUI回路15の8
つすべてのインスタンスを伝搬する)。
が所与の時間にどのポートのステータスビットが出力さ
れるかを決定する。なお、ストローブリングには1つの
下位ビットしかないので、ある時間には多くても選択さ
れるのは1つのポートである。どのポートも選択されな
い場合(9ポート、10ビット時間)、ローがSOに出
力される、というのもTP0MAUステータスのMNT
DINAはローに接続されるからである。SO上のこの
ローはハイのSTRと一致する。
らがCRSピンを扱う点を除いては同じ態様で接続され
る(CSMIがCSMOに接続する)。
御回路17(図2)により10ビット時間ごとに一度サ
ンプルされる。このサンプリング時間はSTBTの立下
がり端縁の0.5ビット時間後に発生する。(サンプリ
ング時間はSTRの立下がり端縁とおよそ一致する。)
サンプルされた値は、AUI回路15およびMAU回路
13内のそれぞれマルチプレクサ146および124上
に出力する正しいステータスビットを選択するMNTO
PCA上の適切な値に変換される。
性ステータスは、スキャンアウトされる時間の間ステー
タスの値がどのようなものであってもSO上に置かれる
という点ではリアルタイムのステータスである。バイト
レート、ループバックエラー、sqeエラー、およびキ
ャリアセンスステータスは、ひとたびこれらのイベント
が発生するとイベントの発生という事実がスキャンアウ
トされるまで記憶されるという点でがんこなステータス
である。
CSラッチ128と156、バイトレートラッチ122
と144それぞれ、およびループバック/SQEラッチ
140と142との詳細な構成が示される。
6とにそれぞれ記憶される(それぞれ図3および図4を
参照)。これは単一のバッファラッチである。このラッ
チは、キャリアセンス動作がある場合にセットされかつ
ビットがスキャンアウトされるまでセットされたままで
ある。このビットがスキャンアウトされている際に、ラ
ッチ128および156が、キャリアセンスが依然とし
て活性状態である場合を除いて同じクロックサイクルの
間にクリアされる。ストローブリング内の巡回するロー
ビットは/クリア信号(注:/は本来は上付きバーであ
る)として使用される。
ループバック/SQEラッチ140へのデータはまた、
クリア信号が、クリアする正しいステータスラッチを選
択するためにゲートされなければならないという点を除
いてはキャリアセンス(シングルバッファ)と類似した
態様で記憶され得る。
由で、バイトレート、ループバック、およびsqeはダ
ブルバッファされる。これらのイベントのうちいずれが
発生した場合でも、図6こおよび図7のAで示すマスタ
ラッチはクリアされるまでセットされている。10ビッ
ト時間に一度、マスタラッチの内容はBで示すスレーブ
ラッチ内に転送されてクリアされる。ひとたびセットさ
れるとスレーブラッチBはクリアされるまでセットされ
たままである。CSラッチ128および156とは違
い、スレーブラッチBはビットがスキャンアウトされて
も直ちにクリアはされず、10ビットサイクルが終了し
た後にクリアされる。なお、このダブルバッファ構成で
は、スレーブラッチがビットのスキャンアウトの後直ち
にクリアはされないが、データは失われない。すべての
新しい動作がマスタラッチAでフラグされ、かつスレー
ブラッチBの内容が出力されかつクリアされる。
すべてのがんこなステータスについてマスタラッチAを
クリアするする。CLRSB、CLRSL、およびCL
RSSはバイトレート、ループバック、およびsqeビ
ットを含むスレーブラッチBをそれぞれクリアする。
合にはIMRのポートのステータスをモニタするシステ
ムが設けられる。これは、巡回する下位ビットを使用し
てそのステータスをモニタすべきであることを示す環状
シフトレジスタ構成により行われる。その後、レジスタ
内のデータはシリアルアウト(SO)ピン上でスキャン
アウトされる。
記載したが、当業者においては、本願の精神および範囲
内で実施例に変更が可能である点を理解されたい。した
がって、本願の精神および範囲を逸脱することなく当業
者により多くの変更が可能で、本願の範囲は先行のクレ
ームによってのみ規定されるものであることを理解され
たい。
N)のブロック図である。
化されたブロック図である。
する強化されたポート動作モニタ回路の一部を示すブロ
ック図である。
I)に付随する強化されたポート動作モニタ回路の一部
を示すブロック図である。
れる様々なラッチである。
れる様々なラッチである。
れる様々なラッチである。
I)回路 17…制御回路
Claims (12)
- 【請求項1】 キャリアセンス(CRS)とシリアル出
力(SO)ピンを含むレピータが最小モードにある場合
に、このレピータのポート動作をモニタするためのシス
テムであって、モニタシステムが、 データストリームをシフトするための環状シフトレジス
タ手段を含み、データストリーム内のビットの1つがど
のポートが出力上にステータスビットを出力すべきかを
示すパルスを発生し、かつさらにレジスタ手段に結合さ
れて、前記パルスが発生される際にシリアル出力(S
O)ピン上のステータスをスキャンアウトするための手
段とを含む、システム。 - 【請求項2】 集積マルチポートレピータ(IMR)が
最小モードにある際にこのレピータの複数のポートをモ
ニタするための回路であって、IMRはステータス情報
に関するキャリアセンス(CRS)信号と、レピータ管
理情報に関するシリアル出力(SO)信号と、IMRに
CRSおよびSO信号を読取らせるための信号を与える
ストローブ(STR)信号とを受け、このモニタ回路
が、 複数のシリアルに結合された媒体アタッチメントユニッ
ト(MAU)回路を含み、第1のMAU回路は情報の入
力データストリームパケットを受けるためのものであ
り、さらに複数のMAU回路の最後のものにシリアルに
結合されたアタッチメントユニットインタフェース(A
UI)回路を含み、AUI回路が、出力されたデータス
トリームの特定のビットを検出した際に、ストローブ
(STR)信号をIMRに与え、かつさらにSTR信号
に応答してSO信号からのステータス信号のIMRによ
る検知を引起こさせる手段とを含む、回路。 - 【請求項3】 AUI回路の出力が前記第1のMAU回
路の入力に結合される、請求項2に記載のモニタ回路。 - 【請求項4】 複数のMAU回路の各々がIMRのポー
トに対応する、請求項3に記載のモニタ回路。 - 【請求項5】 MAU回路の各々が入力データストリー
ムを受けるためのシフトレジスタを含む、請求項4に記
載のモニタ回路。 - 【請求項6】 AUI回路が入力データストリームを受
けるためのシフトレジスタを含む、請求項5に記載のモ
ニタ回路。 - 【請求項7】 MAUおよびAUI回路のシフトレジス
タが円形シフトレジスタとして結合される、請求項6に
記載のモニタ回路。 - 【請求項8】 環状シフトレジスタ内を巡回する下位ビ
ットによりSTR信号のIMRへの出力を引起こす、請
求項7に記載のモニタ回路。 - 【請求項9】 ステータス信号が、リンク/ループバッ
ク、極性/SQE、パティションおよびバイトレートス
テータスを含む、請求項2に記載のモニタ回路。 - 【請求項10】 引起こす手段が、複数の入力信号をサ
ンプルするための手段と、サンプル手段に結合されて特
定のポート上に出力すべきスステータスビットを選択す
るための手段とを含む、請求項2に記載のモニタ回路。 - 【請求項11】 サンプル手段がSIおよびSCLK入
力信号をサンプルする制御回路を含む、請求項10に記
載のモニタ回路。 - 【請求項12】 引起こす手段が選択手段に応答してス
テータスをクリアするための手段をさらに含む、請求項
11に記載のモニタ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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