JP3423389B2 - レピータのポート動作をモニタするためのシステム - Google Patents
レピータのポート動作をモニタするためのシステムInfo
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- JP3423389B2 JP3423389B2 JP00083894A JP83894A JP3423389B2 JP 3423389 B2 JP3423389 B2 JP 3423389B2 JP 00083894 A JP00083894 A JP 00083894A JP 83894 A JP83894 A JP 83894A JP 3423389 B2 JP3423389 B2 JP 3423389B2
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- Small-Scale Networks (AREA)
Description
【０００１】
【発明の分野】この発明は一般には集積マルチポートレ
ピータのポート動作をモニタすることに関しかつより詳
細にはレピータが最小モードにある場合のそのような動
作のモニタリングに関する。
ピータのポート動作をモニタすることに関しかつより詳
細にはレピータが最小モードにある場合のそのような動
作のモニタリングに関する。
【０００２】
【発明の背景】図１はコンピュータ市場で増加している
タイプの従来技術のローカルエリアネットワーク（ＬＡ
Ｎ）１０のブロック図である。これらのＬＡＮにより、
デジタル形式でデータを与えるコンピュータまたはビジ
ネスマシンであるデータ端末装置（ＤＴＥ）１２は他の
ＤＴＥ１２とのデータおよび制御情報転送を行なうこと
ができ、第１のＤＴＥ１２から第２のＤＴＥ１２への通
信は、接続を成立させ、維持しかつ終了させるのに必要
な機能を与えるデータ通信装置（ＤＣＥ）１４を使用す
ることにより実現され、ＤＣＥ１４は必要とされまたは
所望されるどのような信号変換または処理も行なう。
タイプの従来技術のローカルエリアネットワーク（ＬＡ
Ｎ）１０のブロック図である。これらのＬＡＮにより、
デジタル形式でデータを与えるコンピュータまたはビジ
ネスマシンであるデータ端末装置（ＤＴＥ）１２は他の
ＤＴＥ１２とのデータおよび制御情報転送を行なうこと
ができ、第１のＤＴＥ１２から第２のＤＴＥ１２への通
信は、接続を成立させ、維持しかつ終了させるのに必要
な機能を与えるデータ通信装置（ＤＣＥ）１４を使用す
ることにより実現され、ＤＣＥ１４は必要とされまたは
所望されるどのような信号変換または処理も行なう。
【０００３】２つのインタフェースについて理解するこ
とが重要である。それらにはＤＴＥ／ＤＣＥインタフェ
ース１６とＤＣＥ／ＤＣＥインタフェース１８が含ま
れ、これらは一般的には伝送チャネルまたは媒体と呼ば
れる。適切かつ信頼度の高い通信を行なうため、データ
リンク上での局（ＤＴＥ）間の情報転送を制御する手段
を提供する類似したプロセスの間にはプロトコールと呼
ばれるいくつかの通信のルールが実現される。
とが重要である。それらにはＤＴＥ／ＤＣＥインタフェ
ース１６とＤＣＥ／ＤＣＥインタフェース１８が含ま
れ、これらは一般的には伝送チャネルまたは媒体と呼ば
れる。適切かつ信頼度の高い通信を行なうため、データ
リンク上での局（ＤＴＥ）間の情報転送を制御する手段
を提供する類似したプロセスの間にはプロトコールと呼
ばれるいくつかの通信のルールが実現される。
【０００４】キャリアセンシング、マルチプルアクセ
ス、衝突検出といった人気のあるプロトコールは商業的
にも成功している。このプロトコールにより複数の局が
ＬＡＮシステムをアクセスすることができる。各局は、
伝送の前に、ネットワークが現在メッセージを伝送する
ために使用されていることを示すキャリア信号を検知す
る。キャリア信号を検知すると伝送は開始されない。
ス、衝突検出といった人気のあるプロトコールは商業的
にも成功している。このプロトコールにより複数の局が
ＬＡＮシステムをアクセスすることができる。各局は、
伝送の前に、ネットワークが現在メッセージを伝送する
ために使用されていることを示すキャリア信号を検知す
る。キャリア信号を検知すると伝送は開始されない。
【０００５】ＤＴＥ１２からの信号の伝搬における時間
遅延により、２つの伝送が重なる可能性がある。この重
なりは衝突と呼ばれ、ネットワーク上でＤＣＥ１４によ
り検出されることになる。衝突を検出すると、すべての
伝送が終了されかつ伝送を希望するＤＴＥ１２は任意の
期間待機した後で再び伝送を試みることになる。このプ
ロトコールはさらにＩＥＥＥ標準８０２．３に規定され
（ここでこの標準を引用により援用する）、アタッチメ
ントユニットインタフェース（ＡＵＩ）と呼ばれるＤＴ
Ｅ／ＤＣＥインタフェース１６のための要件が示され
る。ＩＥＥＥ標準８０２．３はゼロックス社の登録商標
である、 Ethernet に類似するシステムを規定する。
遅延により、２つの伝送が重なる可能性がある。この重
なりは衝突と呼ばれ、ネットワーク上でＤＣＥ１４によ
り検出されることになる。衝突を検出すると、すべての
伝送が終了されかつ伝送を希望するＤＴＥ１２は任意の
期間待機した後で再び伝送を試みることになる。このプ
ロトコールはさらにＩＥＥＥ標準８０２．３に規定され
（ここでこの標準を引用により援用する）、アタッチメ
ントユニットインタフェース（ＡＵＩ）と呼ばれるＤＴ
Ｅ／ＤＣＥインタフェース１６のための要件が示され
る。ＩＥＥＥ標準８０２．３はゼロックス社の登録商標
である、 Ethernet に類似するシステムを規定する。
【０００６】レピータはＬＡＮネットワークにおいてネ
ットワーク内を通された信号を増幅しまたは再生して損
失を補うため使用される。レピータはまた必要に応じて
信号を再同期化する。集積マルチポートレピータ（ＩＭ
Ｒ）は内部に複数のポートを有し複数のデータ信号の送
受を行なう。
ットワーク内を通された信号を増幅しまたは再生して損
失を補うため使用される。レピータはまた必要に応じて
信号を再同期化する。集積マルチポートレピータ（ＩＭ
Ｒ）は内部に複数のポートを有し複数のデータ信号の送
受を行なう。
【０００７】ＩＭＲは各ポートのキャリアステータスを
出力するキャリアセンス（ＣＲＳ）ピンを含む。好まし
い実施例においては、ＩＭＲ上に９つのポートがある。
典型的には、出力シーケンスは１０ビットシリアルデー
タストリームＬＡ ０１２３４５６７であり、ただしＬ
＝ロー、Ａ＝アタッチメントユニットインタフェース
（ＡＵＩ）、０−７＝より線対ポート（ＴＰ）０−７で
ある。
出力するキャリアセンス（ＣＲＳ）ピンを含む。好まし
い実施例においては、ＩＭＲ上に９つのポートがある。
典型的には、出力シーケンスは１０ビットシリアルデー
タストリームＬＡ ０１２３４５６７であり、ただしＬ
＝ロー、Ａ＝アタッチメントユニットインタフェース
（ＡＵＩ）、０−７＝より線対ポート（ＴＰ）０−７で
ある。
【０００８】通常の動作モードでは、シリアル出力ピン
（ＳＯ）、シリアル入力ピン（ＳＩ）およびシリアルク
ロックピン（ＳＣＬＫ）がレピータの管理機能を提供す
る。
（ＳＯ）、シリアル入力ピン（ＳＩ）およびシリアルク
ロックピン（ＳＣＬＫ）がレピータの管理機能を提供す
る。
【０００９】管理機能は、ＬＡＮネットワーク内の複雑
でハイエンドのレピータ用途において重要なステータス
と制御から構成される。しかしながらローエンドの用途
では、必ずしもすべての管理機能が必要というわけでは
ない。レピータ管理ステータスを与えるための複雑な論
理回路が必要でない用途ではＩＭＲを使用できることが
重要でありしかもＬＡＮネットワークに関して示される
ＩＥＥＥ標準の範囲内でＩＭＲを動作させることが重要
である。またＩＭＲがこれらの標準に適合ししかもなお
特定の用途の範囲で効率的に動作することが重要であ
る。最後にＩＭＲがより線対リンクループバックステー
タス、ポートパティショニングステータス、および極性
ステータス信号品質エラー（ＳＱＥ）のためのサポート
を提供する能力があることが重要である。本願は上記の
ようなニーズを満たすシステムを提供する。
でハイエンドのレピータ用途において重要なステータス
と制御から構成される。しかしながらローエンドの用途
では、必ずしもすべての管理機能が必要というわけでは
ない。レピータ管理ステータスを与えるための複雑な論
理回路が必要でない用途ではＩＭＲを使用できることが
重要でありしかもＬＡＮネットワークに関して示される
ＩＥＥＥ標準の範囲内でＩＭＲを動作させることが重要
である。またＩＭＲがこれらの標準に適合ししかもなお
特定の用途の範囲で効率的に動作することが重要であ
る。最後にＩＭＲがより線対リンクループバックステー
タス、ポートパティショニングステータス、および極性
ステータス信号品質エラー（ＳＱＥ）のためのサポート
を提供する能力があることが重要である。本願は上記の
ようなニーズを満たすシステムを提供する。
【００１０】
【発明の要約】ＩＭＲ等の複数のポートを有するレピー
タ上の様々なポートの動作をモニタするためのシステム
が設けられる。レピータが最小モードにある際に、環状
シフトレジスタはデータストリームを受け、そのデータ
ストリームのビットのうちの１つがステータスビットを
出力に与えるべきポートを示すパルスを発生する。シス
テムは、レジスタに結合されて、パルスが発生した際に
シリアル出力（ＳＯ）ピン上のステータスを走査するた
めの手段を含む。
タ上の様々なポートの動作をモニタするためのシステム
が設けられる。レピータが最小モードにある際に、環状
シフトレジスタはデータストリームを受け、そのデータ
ストリームのビットのうちの１つがステータスビットを
出力に与えるべきポートを示すパルスを発生する。シス
テムは、レジスタに結合されて、パルスが発生した際に
シリアル出力（ＳＯ）ピン上のステータスを走査するた
めの手段を含む。
【００１１】ある局面では、ＳＯピンは４つのステータ
ス状態を出力する。すなわちリンク／ループバック、バ
イトレート（Bitrate ），パティションまたはＳＱＥ／
極性である。したがって、このシステムを利用すること
でステータス状態には最小限の制御論理が加えられ得
る。
ス状態を出力する。すなわちリンク／ループバック、バ
イトレート（Bitrate ），パティションまたはＳＱＥ／
極性である。したがって、このシステムを利用すること
でステータス状態には最小限の制御論理が加えられ得
る。
【００１２】
【発明の説明】本願は集積マルチポートレピータにおけ
るポートの動作をモニタすることに向けられる。以下の
説明は当業者に発明の実施を可能ならしめるために行な
いかつ特許出願およびその要件という形で行なわれる。
当業者には、好ましい実施例への様々な変更が容易に明
らかとなることであろう。したがって、本願はここに記
載した一般的な原則および特徴によってのみ限定される
べきである。
るポートの動作をモニタすることに向けられる。以下の
説明は当業者に発明の実施を可能ならしめるために行な
いかつ特許出願およびその要件という形で行なわれる。
当業者には、好ましい実施例への様々な変更が容易に明
らかとなることであろう。したがって、本願はここに記
載した一般的な原則および特徴によってのみ限定される
べきである。
【００１３】さてここで図２を参照して、本願に従いＩ
ＭＲのステータスをモニタするために使用される強化さ
れたポート動作モニタ１１が簡素化されたブロック図で
示される。モニタ１１は好ましい実施例においてはＩＭ
Ｒの９つのポートをモニタするために使用される。ＩＭ
Ｒはいくつのポートを有していてもよくかつそれらの使
用は本願の精神および範囲に含まれることを理解された
い。したがって、図示したモニタ１１の実施例において
は、８つの媒体アタッチメントユニット（ＭＡＵ）回路
１３と、１つのアタッチメントユニットインタフェース
（ＡＵＩ）回路１５と、１つの制御回路１７が設けられ
る。
ＭＲのステータスをモニタするために使用される強化さ
れたポート動作モニタ１１が簡素化されたブロック図で
示される。モニタ１１は好ましい実施例においてはＩＭ
Ｒの９つのポートをモニタするために使用される。ＩＭ
Ｒはいくつのポートを有していてもよくかつそれらの使
用は本願の精神および範囲に含まれることを理解された
い。したがって、図示したモニタ１１の実施例において
は、８つの媒体アタッチメントユニット（ＭＡＵ）回路
１３と、１つのアタッチメントユニットインタフェース
（ＡＵＩ）回路１５と、１つの制御回路１７が設けられ
る。
【００１４】図２からわかるとおり、ＭＡＵ回路１３
は、ＭＮＴＤＯＵＴＡが次のＭＡＵ回路１３のＭＴＮＴ
ＤＩＮＡ入力に結合され、ＣＳＭＳＴＢＯが次のＭＡＵ
回路１３のＣＳＭＳＴＢＩ入力に結合され、かつ第１の
ＭＡＵ回路１３のＣＳＭＯ出力が次のＭＡＵ回路１３の
ＣＳＭＩ入力に結合されるような態様で直列に接続され
る。ＭＮＴＤＩＮＡ信号は特定のポートのための管理ス
テータスを伝搬する。ＭＮＴＤＯＵＴＡ信号はポートの
ステータスである。ＣＳＭＳＴＢＩ、ＣＳＭＳＴＢＯ信
号はストローブリングである。ＣＳＭＯ信号はＭＮＴＤ
ＯＵＴＡと同様の機能を果たす。ＣＭＳＩ信号はキャリ
アセンスステータスを伝搬する。このつながりの中の最
後のＭＡＵ回路１３はＡＵＩ回路１５に結合される。最
後のＭＡＵ回路のＭＮＴＤＯＵＴＡ出力はＡＵＩ回路１
５のＭＮＴＤＩＮＡ入力に結合され、ＣＳＭＳＴＢＯ出
力はＡＵＩ回路１５のＣＳＭＳＴＢＩ入力に結合され、
かつＣＳＭＯ出力はＡＵＩのＣＳＭＩ入力に結合され
る。ＡＵＩ回路１５の出力は第１のＭＡＵ回路１３のＣ
ＳＭＳＴＢＩ入力へフィードバックされるＳＴＢＴ信号
３０である。ＡＵＩ回路１５はシリアルアウト信号（Ｓ
Ｏ）出力２２と、キャリアセンス信号（ＣＲＳ）出力２
４と、ストローブ（ＳＴＲ）信号出力２６とを与える。
制御回路１７からの制御信号はモニタシステムを介して
のデータパケットの伝搬を図る。
は、ＭＮＴＤＯＵＴＡが次のＭＡＵ回路１３のＭＴＮＴ
ＤＩＮＡ入力に結合され、ＣＳＭＳＴＢＯが次のＭＡＵ
回路１３のＣＳＭＳＴＢＩ入力に結合され、かつ第１の
ＭＡＵ回路１３のＣＳＭＯ出力が次のＭＡＵ回路１３の
ＣＳＭＩ入力に結合されるような態様で直列に接続され
る。ＭＮＴＤＩＮＡ信号は特定のポートのための管理ス
テータスを伝搬する。ＭＮＴＤＯＵＴＡ信号はポートの
ステータスである。ＣＳＭＳＴＢＩ、ＣＳＭＳＴＢＯ信
号はストローブリングである。ＣＳＭＯ信号はＭＮＴＤ
ＯＵＴＡと同様の機能を果たす。ＣＭＳＩ信号はキャリ
アセンスステータスを伝搬する。このつながりの中の最
後のＭＡＵ回路１３はＡＵＩ回路１５に結合される。最
後のＭＡＵ回路のＭＮＴＤＯＵＴＡ出力はＡＵＩ回路１
５のＭＮＴＤＩＮＡ入力に結合され、ＣＳＭＳＴＢＯ出
力はＡＵＩ回路１５のＣＳＭＳＴＢＩ入力に結合され、
かつＣＳＭＯ出力はＡＵＩのＣＳＭＩ入力に結合され
る。ＡＵＩ回路１５の出力は第１のＭＡＵ回路１３のＣ
ＳＭＳＴＢＩ入力へフィードバックされるＳＴＢＴ信号
３０である。ＡＵＩ回路１５はシリアルアウト信号（Ｓ
Ｏ）出力２２と、キャリアセンス信号（ＣＲＳ）出力２
４と、ストローブ（ＳＴＲ）信号出力２６とを与える。
制御回路１７からの制御信号はモニタシステムを介して
のデータパケットの伝搬を図る。
【００１５】
【機能】ＩＭＲポートは９つのポートすべてのキャリア
センスステータスをＣＲＳピン上にシリアルに出力す
る。出力シーケンスは１０ビットシリアルストリームＬ
Ａ０１２３４５６７であり、ただしＬ＝ロー、Ａ＝ＡＵ
Ｉ、０−７＝ＴＰ ０−７である。信号は以下の関係に
よりＳＴＲピン上のハイのパルスによりフレーム化され
る。
センスステータスをＣＲＳピン上にシリアルに出力す
る。出力シーケンスは１０ビットシリアルストリームＬ
Ａ０１２３４５６７であり、ただしＬ＝ロー、Ａ＝ＡＵ
Ｉ、０−７＝ＴＰ ０−７である。信号は以下の関係に
よりＳＴＲピン上のハイのパルスによりフレーム化され
る。
【００１６】
ＣＲＳ…ＬＡ０１２３４５６７
ＳＴＲ…ＨＬＬＬＬＬＬＬＬ…、ただしＬ＝ロー、Ｈ＝
ハイ ＩＭＲが最小モードにセットされると、ＳＯピンは、キ
ャリアセンスステータスを送出する代わりにＳＩおよび
ＳＣＬＫピンの入力に基づいて以下の４つのステータス
のひとつ、すなわち、パテション、ループバック／リン
ク、バイトレートまたはＳＱＥ／極性が出力されること
を除いてＣＲＳピンと同じ様に機能する。ＳＯピンのビ
ット位置はＣＲＳについてのものと同じである。本願の
理解を深めるために、ここで以下の説明を行なう。
ハイ ＩＭＲが最小モードにセットされると、ＳＯピンは、キ
ャリアセンスステータスを送出する代わりにＳＩおよび
ＳＣＬＫピンの入力に基づいて以下の４つのステータス
のひとつ、すなわち、パテション、ループバック／リン
ク、バイトレートまたはＳＱＥ／極性が出力されること
を除いてＣＲＳピンと同じ様に機能する。ＳＯピンのビ
ット位置はＣＲＳについてのものと同じである。本願の
理解を深めるために、ここで以下の説明を行なう。
【００１７】
【最小モードへのエントリ】ＩＭＲはリセットパルスの
デアサートの間に制御回路１７のＴＥＳＴピンでの入力
に基づき最小モードにプログラムされ得る。同様に、逆
極性機能は、ＲＥＳＥＴのデアサートで信号入力ピンの
入力に基づき可能化または不能化され得る（ただしその
部分が最小モードにプログラムされるのであれば）。制
御回路１７はＲＥＳＥＴのデアサート上のＴＥＳＴおよ
びＳＩの値をラッチしかつＶＥＬＣＲＯＴ信号ピンをア
サートすることによりＩＭＲが最小モードにあるか否か
を示し、かつ最小モードにある場合にはＶＰＯＬＴをア
サートすることにより逆極性機能が可能化されるか否か
を示す。
デアサートの間に制御回路１７のＴＥＳＴピンでの入力
に基づき最小モードにプログラムされ得る。同様に、逆
極性機能は、ＲＥＳＥＴのデアサートで信号入力ピンの
入力に基づき可能化または不能化され得る（ただしその
部分が最小モードにプログラムされるのであれば）。制
御回路１７はＲＥＳＥＴのデアサート上のＴＥＳＴおよ
びＳＩの値をラッチしかつＶＥＬＣＲＯＴ信号ピンをア
サートすることによりＩＭＲが最小モードにあるか否か
を示し、かつ最小モードにある場合にはＶＰＯＬＴをア
サートすることにより逆極性機能が可能化されるか否か
を示す。
【００１８】この実施例においては、ＶＥＬＣＲＯＴが
アサートされかつモニタ１１が最小モードになるものと
する。したがって、説明を簡略化するために図面には信
号を示していない。同様に、ＶＰＯＬＴは逆極性回路の
みを制御するので図示していない。
アサートされかつモニタ１１が最小モードになるものと
する。したがって、説明を簡略化するために図面には信
号を示していない。同様に、ＶＰＯＬＴは逆極性回路の
みを制御するので図示していない。
【００１９】図２のモニタ１１の動作をさらに説明する
前に、ここで図２のＭＡＵ回路１３とＡＵＩ回路１５の
詳細なブロック図である図３および図４を参照する。
前に、ここで図２のＭＡＵ回路１３とＡＵＩ回路１５の
詳細なブロック図である図３および図４を参照する。
【００２０】まず図３を参照して、ＭＡＵ回路１３にお
いて、ＣＳＭＳＴＢＩ信号を受けるシフトレジスタ１２
０がバイトレートラッチ１２２の有効入力に結合され
る。レジスタ１２０はバイトレートラッチＣＳＭＳＴＢ
Ｏ出力を与え、バイトレート信号を受けるラッチ１２２
は、クリアマスタおよびクリアスレーブ信号を入力し、
出力信号をマルチプレクサ１２４に与える。マルチプレ
クサ１２４はパティション、リンクおよび極性信号入力
を受け第２のマルチプレクサ１２６の入力（０）に出力
を与える。マルチプレクサ１２６の（１）入力はＭＮＴ
ＤＩＮＡ信号に結合される。マルチプレクサ１２６はＭ
ＮＴＤＯＵＴＡ出力信号を与える。マルチプレクサ１２
６の選択入力はレジスタ１２０の出力に結合される。
いて、ＣＳＭＳＴＢＩ信号を受けるシフトレジスタ１２
０がバイトレートラッチ１２２の有効入力に結合され
る。レジスタ１２０はバイトレートラッチＣＳＭＳＴＢ
Ｏ出力を与え、バイトレート信号を受けるラッチ１２２
は、クリアマスタおよびクリアスレーブ信号を入力し、
出力信号をマルチプレクサ１２４に与える。マルチプレ
クサ１２４はパティション、リンクおよび極性信号入力
を受け第２のマルチプレクサ１２６の入力（０）に出力
を与える。マルチプレクサ１２６の（１）入力はＭＮＴ
ＤＩＮＡ信号に結合される。マルチプレクサ１２６はＭ
ＮＴＤＯＵＴＡ出力信号を与える。マルチプレクサ１２
６の選択入力はレジスタ１２０の出力に結合される。
【００２１】キャリアセンス（ＣＳ）ラッチ１２８はそ
の入力上でキャリアセンス信号を受ける。ラッチ１２８
のＣＬＥＡＲ入力はレジスタ１２０の出力に結合され
る。レジスタ１２８の出力は第３のマルチプレクサ１３
０の（０）入力に結合される。マルチプレクサ１３０の
（１）入力はＣＳＭＩ信号に結合される。マルチプレク
サ１３０の出力はＣＳＭＯ出力信号を与える。
の入力上でキャリアセンス信号を受ける。ラッチ１２８
のＣＬＥＡＲ入力はレジスタ１２０の出力に結合され
る。レジスタ１２８の出力は第３のマルチプレクサ１３
０の（０）入力に結合される。マルチプレクサ１３０の
（１）入力はＣＳＭＩ信号に結合される。マルチプレク
サ１３０の出力はＣＳＭＯ出力信号を与える。
【００２２】ここで図４を参照して、ＡＵＩ回路１５は
あるステータス状態とクロック信号とを受ける３つのラ
ッチ１４０、１４２、および１４４を含む。これらのレ
ジスタの各々がマルチプレクサ１４６に結合される。マ
ルチプレクサ１４６は２ビット選択信号ＭＮＴＯＰＣＡ
とパティション信号を受ける。
あるステータス状態とクロック信号とを受ける３つのラ
ッチ１４０、１４２、および１４４を含む。これらのレ
ジスタの各々がマルチプレクサ１４６に結合される。マ
ルチプレクサ１４６は２ビット選択信号ＭＮＴＯＰＣＡ
とパティション信号を受ける。
【００２３】シフトレジスタ１４８と１５０とは相互に
シリアルに結合されてかつ共通リセット線にも結合され
る。レジスタ１５０の出力はシフトレジスタ１４４上の
有効入力に結合される。シフトレジスタ１５０の出力は
ＣＭＳＴＢＯ出力信号を与える。
シリアルに結合されてかつ共通リセット線にも結合され
る。レジスタ１５０の出力はシフトレジスタ１４４上の
有効入力に結合される。シフトレジスタ１５０の出力は
ＣＭＳＴＢＯ出力信号を与える。
【００２４】レジスタ１４８からの出力はＮＯＲゲート
１５２の一方端に結合される。ＮＯＲゲート１５２の他
方端はリセット信号に結合される。ＮＯＲゲート１５２
の出力はシフトレジスタ１５４に与えられ、レジスタは
ストローブ（ＳＴＲ）信号を与える。キャリアセンスス
テータス信号はキャリアセンス（ＣＳ）ラッチ１５６に
与えられる。出力レジスタ１５０はＣＳラッチ１５６の
クリア入力に与えられる。ＣＳラッチ１５６の出力はマ
ルチプレクサ１５８の一方入力（０）に与えられる。マ
ルチプレクサ１５８の選択入力はレジスタ１５０の出力
に結合される。マルチプレクサ１５８の出力はＣＲＳ信
号を与えるシフトレジスタ１６０の入力に結合される。
レジスタ１５０の出力はマルチプレクサ１６２の選択レ
ジスタにも結合される。マルチプレクサ１６２は１入力
（１）上でＭＮＴＤＩＮＡを受けかつマルチプレクサ１
４６の出力を第２の入力（０）で受ける。マルチプレク
サ１６２の出力はシフトレジスタ１６４に結合される。
シフトレジスタ１６４はシリアル出力（ＳＯ）信号を与
える。
１５２の一方端に結合される。ＮＯＲゲート１５２の他
方端はリセット信号に結合される。ＮＯＲゲート１５２
の出力はシフトレジスタ１５４に与えられ、レジスタは
ストローブ（ＳＴＲ）信号を与える。キャリアセンスス
テータス信号はキャリアセンス（ＣＳ）ラッチ１５６に
与えられる。出力レジスタ１５０はＣＳラッチ１５６の
クリア入力に与えられる。ＣＳラッチ１５６の出力はマ
ルチプレクサ１５８の一方入力（０）に与えられる。マ
ルチプレクサ１５８の選択入力はレジスタ１５０の出力
に結合される。マルチプレクサ１５８の出力はＣＲＳ信
号を与えるシフトレジスタ１６０の入力に結合される。
レジスタ１５０の出力はマルチプレクサ１６２の選択レ
ジスタにも結合される。マルチプレクサ１６２は１入力
（１）上でＭＮＴＤＩＮＡを受けかつマルチプレクサ１
４６の出力を第２の入力（０）で受ける。マルチプレク
サ１６２の出力はシフトレジスタ１６４に結合される。
シフトレジスタ１６４はシリアル出力（ＳＯ）信号を与
える。
【００２５】
【ストローブリング】ＭＡＵ回路１３内のレジスタ１２
０およびＡＵＩ回路１５内の１４８、１５０は結合され
て１０ビット環状シフトレジスタを構成する。ＡＵＩ回
路１５８内でのリセットの際にレジスタ１４８はローに
設定されかつレジスタ１５０はハイに設定される。ＲＥ
ＳＥＴが少なくとも９ビット時間の間アサートされると
ＭＡＵ回路１３内のレジスタ１２０に高い値が伝搬する
ことになる。ひとたびＲＥＳＥＴがデアサートされる
と、低いビットが環状シフトレジスタを巡回し、１０ビ
ット時間あたり１サイクルを完了する。
０およびＡＵＩ回路１５内の１４８、１５０は結合され
て１０ビット環状シフトレジスタを構成する。ＡＵＩ回
路１５８内でのリセットの際にレジスタ１４８はローに
設定されかつレジスタ１５０はハイに設定される。ＲＥ
ＳＥＴが少なくとも９ビット時間の間アサートされると
ＭＡＵ回路１３内のレジスタ１２０に高い値が伝搬する
ことになる。ひとたびＲＥＳＥＴがデアサートされる
と、低いビットが環状シフトレジスタを巡回し、１０ビ
ット時間あたり１サイクルを完了する。
【００２６】この巡回するロービットを使用してＳＴＲ
パルスを発生しかつどのポートがＣＲＳおよびＳＯピン
上にそのステータスを出力すべきかを示す。
パルスを発生しかつどのポートがＣＲＳおよびＳＯピン
上にそのステータスを出力すべきかを示す。
【００２７】
【出力ビットストリーム】ＡＵＩ回路１５およびＭＡＵ
回路１３はそれぞれマルチプレクサ１２６および１６２
とそれぞれマルチプレクサ１３０および１５８を含む。
マルチプレクサ１２６と１６２はすべてそれが扱うポー
トからのステータス（入力０）かまたはその前のポート
（入力１）から送られるステータスのいずれかを通過さ
せるような態様で結合される（前のポートからのＭＮＴ
ＤＯＵＴＡは次のポートのＭＮＴＤＩＮＡに接続す
る）。なお、前のポートから送られるステータスは実際
にはそれ以前のポートからのものである可能性がある
（すなわちＴＰ０からのステータスが、ＳＯピン上に出
力される前にＭＡＵ回路１３およびＡＵＩ回路１５の８
つすべてのインスタンスを伝搬する）。
回路１３はそれぞれマルチプレクサ１２６および１６２
とそれぞれマルチプレクサ１３０および１５８を含む。
マルチプレクサ１２６と１６２はすべてそれが扱うポー
トからのステータス（入力０）かまたはその前のポート
（入力１）から送られるステータスのいずれかを通過さ
せるような態様で結合される（前のポートからのＭＮＴ
ＤＯＵＴＡは次のポートのＭＮＴＤＩＮＡに接続す
る）。なお、前のポートから送られるステータスは実際
にはそれ以前のポートからのものである可能性がある
（すなわちＴＰ０からのステータスが、ＳＯピン上に出
力される前にＭＡＵ回路１３およびＡＵＩ回路１５の８
つすべてのインスタンスを伝搬する）。
【００２８】ストローブリング内の巡回する下位ビット
が所与の時間にどのポートのステータスビットが出力さ
れるかを決定する。なお、ストローブリングには１つの
下位ビットしかないので、ある時間には多くても選択さ
れるのは１つのポートである。どのポートも選択されな
い場合（９ポート、１０ビット時間）、ローがＳＯに出
力される、というのもＴＰ０ＭＡＵステータスのＭＮＴ
ＤＩＮＡはローに接続されるからである。ＳＯ上のこの
ローはハイのＳＴＲと一致する。
が所与の時間にどのポートのステータスビットが出力さ
れるかを決定する。なお、ストローブリングには１つの
下位ビットしかないので、ある時間には多くても選択さ
れるのは１つのポートである。どのポートも選択されな
い場合（９ポート、１０ビット時間）、ローがＳＯに出
力される、というのもＴＰ０ＭＡＵステータスのＭＮＴ
ＤＩＮＡはローに接続されるからである。ＳＯ上のこの
ローはハイのＳＴＲと一致する。
【００２９】マルチプレクサ１３０および１５８はこれ
らがＣＲＳピンを扱う点を除いては同じ態様で接続され
る（ＣＳＭＩがＣＳＭＯに接続する）。
らがＣＲＳピンを扱う点を除いては同じ態様で接続され
る（ＣＳＭＩがＣＳＭＯに接続する）。
【００３０】
【入力サンプリング】ＳＩおよびＳＣＬＫ入力ピンは制
御回路１７（図２）により１０ビット時間ごとに一度サ
ンプルされる。このサンプリング時間はＳＴＢＴの立下
がり端縁の０．５ビット時間後に発生する。（サンプリ
ング時間はＳＴＲの立下がり端縁とおよそ一致する。）
サンプルされた値は、ＡＵＩ回路１５およびＭＡＵ回路
１３内のそれぞれマルチプレクサ１４６および１２４上
に出力する正しいステータスビットを選択するＭＮＴＯ
ＰＣＡ上の適切な値に変換される。
御回路１７（図２）により１０ビット時間ごとに一度サ
ンプルされる。このサンプリング時間はＳＴＢＴの立下
がり端縁の０．５ビット時間後に発生する。（サンプリ
ング時間はＳＴＲの立下がり端縁とおよそ一致する。）
サンプルされた値は、ＡＵＩ回路１５およびＭＡＵ回路
１３内のそれぞれマルチプレクサ１４６および１２４上
に出力する正しいステータスビットを選択するＭＮＴＯ
ＰＣＡ上の適切な値に変換される。
【００３１】
【ビットクリアリング】パティション、リンクおよび極
性ステータスは、スキャンアウトされる時間の間ステー
タスの値がどのようなものであってもＳＯ上に置かれる
という点ではリアルタイムのステータスである。バイト
レート、ループバックエラー、ｓｑｅエラー、およびキ
ャリアセンスステータスは、ひとたびこれらのイベント
が発生するとイベントの発生という事実がスキャンアウ
トされるまで記憶されるという点でがんこなステータス
である。
性ステータスは、スキャンアウトされる時間の間ステー
タスの値がどのようなものであってもＳＯ上に置かれる
という点ではリアルタイムのステータスである。バイト
レート、ループバックエラー、ｓｑｅエラー、およびキ
ャリアセンスステータスは、ひとたびこれらのイベント
が発生するとイベントの発生という事実がスキャンアウ
トされるまで記憶されるという点でがんこなステータス
である。
【００３２】ここで図５、図６および図７を参照して、
ＣＳラッチ１２８と１５６、バイトレートラッチ１２２
と１４４それぞれ、およびループバック／ＳＱＥラッチ
１４０と１４２との詳細な構成が示される。
ＣＳラッチ１２８と１５６、バイトレートラッチ１２２
と１４４それぞれ、およびループバック／ＳＱＥラッチ
１４０と１４２との詳細な構成が示される。
【００３３】キャリアセンスはＣＳラッチ１２８と１５
６とにそれぞれ記憶される（それぞれ図３および図４を
参照）。これは単一のバッファラッチである。このラッ
チは、キャリアセンス動作がある場合にセットされかつ
ビットがスキャンアウトされるまでセットされたままで
ある。このビットがスキャンアウトされている際に、ラ
ッチ１２８および１５６が、キャリアセンスが依然とし
て活性状態である場合を除いて同じクロックサイクルの
間にクリアされる。ストローブリング内の巡回するロー
ビットは／クリア信号（注：／は本来は上付きバーであ
る）として使用される。
６とにそれぞれ記憶される（それぞれ図３および図４を
参照）。これは単一のバッファラッチである。このラッ
チは、キャリアセンス動作がある場合にセットされかつ
ビットがスキャンアウトされるまでセットされたままで
ある。このビットがスキャンアウトされている際に、ラ
ッチ１２８および１５６が、キャリアセンスが依然とし
て活性状態である場合を除いて同じクロックサイクルの
間にクリアされる。ストローブリング内の巡回するロー
ビットは／クリア信号（注：／は本来は上付きバーであ
る）として使用される。
【００３４】バイトレートラッチ１２２と１４４および
ループバック／ＳＱＥラッチ１４０へのデータはまた、
クリア信号が、クリアする正しいステータスラッチを選
択するためにゲートされなければならないという点を除
いてはキャリアセンス（シングルバッファ）と類似した
態様で記憶され得る。
ループバック／ＳＱＥラッチ１４０へのデータはまた、
クリア信号が、クリアする正しいステータスラッチを選
択するためにゲートされなければならないという点を除
いてはキャリアセンス（シングルバッファ）と類似した
態様で記憶され得る。
【００３５】しかしながら、最小モードとは無関係の理
由で、バイトレート、ループバック、およびｓｑｅはダ
ブルバッファされる。これらのイベントのうちいずれが
発生した場合でも、図６こおよび図７のＡで示すマスタ
ラッチはクリアされるまでセットされている。１０ビッ
ト時間に一度、マスタラッチの内容はＢで示すスレーブ
ラッチ内に転送されてクリアされる。ひとたびセットさ
れるとスレーブラッチＢはクリアされるまでセットされ
たままである。ＣＳラッチ１２８および１５６とは違
い、スレーブラッチＢはビットがスキャンアウトされて
も直ちにクリアはされず、１０ビットサイクルが終了し
た後にクリアされる。なお、このダブルバッファ構成で
は、スレーブラッチがビットのスキャンアウトの後直ち
にクリアはされないが、データは失われない。すべての
新しい動作がマスタラッチＡでフラグされ、かつスレー
ブラッチＢの内容が出力されかつクリアされる。
由で、バイトレート、ループバック、およびｓｑｅはダ
ブルバッファされる。これらのイベントのうちいずれが
発生した場合でも、図６こおよび図７のＡで示すマスタ
ラッチはクリアされるまでセットされている。１０ビッ
ト時間に一度、マスタラッチの内容はＢで示すスレーブ
ラッチ内に転送されてクリアされる。ひとたびセットさ
れるとスレーブラッチＢはクリアされるまでセットされ
たままである。ＣＳラッチ１２８および１５６とは違
い、スレーブラッチＢはビットがスキャンアウトされて
も直ちにクリアはされず、１０ビットサイクルが終了し
た後にクリアされる。なお、このダブルバッファ構成で
は、スレーブラッチがビットのスキャンアウトの後直ち
にクリアはされないが、データは失われない。すべての
新しい動作がマスタラッチＡでフラグされ、かつスレー
ブラッチＢの内容が出力されかつクリアされる。
【００３６】制御回路１７はＣＬＲＭを発生して伝達し
すべてのがんこなステータスについてマスタラッチＡを
クリアするする。ＣＬＲＳＢ、ＣＬＲＳＬ、およびＣＬ
ＲＳＳはバイトレート、ループバック、およびｓｑｅビ
ットを含むスレーブラッチＢをそれぞれクリアする。
すべてのがんこなステータスについてマスタラッチＡを
クリアするする。ＣＬＲＳＢ、ＣＬＲＳＬ、およびＣＬ
ＲＳＳはバイトレート、ループバック、およびｓｑｅビ
ットを含むスレーブラッチＢをそれぞれクリアする。
【００３７】したがって、ＩＭＲが最小モードにある場
合にはＩＭＲのポートのステータスをモニタするシステ
ムが設けられる。これは、巡回する下位ビットを使用し
てそのステータスをモニタすべきであることを示す環状
シフトレジスタ構成により行われる。その後、レジスタ
内のデータはシリアルアウト（ＳＯ）ピン上でスキャン
アウトされる。
合にはＩＭＲのポートのステータスをモニタするシステ
ムが設けられる。これは、巡回する下位ビットを使用し
てそのステータスをモニタすべきであることを示す環状
シフトレジスタ構成により行われる。その後、レジスタ
内のデータはシリアルアウト（ＳＯ）ピン上でスキャン
アウトされる。
【００３８】本願について図面に示された実施例に従い
記載したが、当業者においては、本願の精神および範囲
内で実施例に変更が可能である点を理解されたい。した
がって、本願の精神および範囲を逸脱することなく当業
者により多くの変更が可能で、本願の範囲は先行のクレ
ームによってのみ規定されるものであることを理解され
たい。
記載したが、当業者においては、本願の精神および範囲
内で実施例に変更が可能である点を理解されたい。した
がって、本願の精神および範囲を逸脱することなく当業
者により多くの変更が可能で、本願の範囲は先行のクレ
ームによってのみ規定されるものであることを理解され
たい。
【図１】先行技術のローカルエリアネットワーク（ＬＡ
Ｎ）のブロック図である。
Ｎ）のブロック図である。
【図２】本願に従う強化されたポート動作モニタの簡素
化されたブロック図である。
化されたブロック図である。
【図３】媒体アタッチメントユニット（ＭＡＵ）に付随
する強化されたポート動作モニタ回路の一部を示すブロ
ック図である。
する強化されたポート動作モニタ回路の一部を示すブロ
ック図である。
【図４】アタッチメントユニットインタフェース（ＡＵ
Ｉ）に付随する強化されたポート動作モニタ回路の一部
を示すブロック図である。
Ｉ）に付随する強化されたポート動作モニタ回路の一部
を示すブロック図である。
【図５】図２の強化されたポート動作モニタ内で使用さ
れる様々なラッチである。
れる様々なラッチである。
【図６】図２の強化されたポート動作モニタ内で使用さ
れる様々なラッチである。
れる様々なラッチである。
【図７】図２の強化されたポート動作モニタ内で使用さ
れる様々なラッチである。
れる様々なラッチである。
１１…ポート動作モニタ
１３…媒体アタッチメントユニット（ＭＡＵ）回路
１５…アタッチメントユニットインタフェース（ＡＵ
Ｉ）回路 １７…制御回路
Ｉ）回路 １７…制御回路
フロントページの続き
(72)発明者 ウィリアム・ロ
アメリカ合衆国、95051 カリフォルニ
ア州、サンタ・クララ、ハーフォード・
アベニュ、1730、ナンバー・244
(72)発明者 ナデール・ビジュ
アメリカ合衆国、94087 カリフォルニ
ア州、サニィベイル、ニュー・ブランズ
ウィック・アベニュ、1553
(56)参考文献 特開 昭62−237836（ＪＰ，Ａ)
特開 昭62−203441（ＪＰ，Ａ)
特開 昭63−204840（ＪＰ，Ａ)
特開 昭62−271539（ＪＰ，Ａ)
特開 昭64−29137（ＪＰ，Ａ)
特開 平５−22331（ＪＰ，Ａ)
特開 平５−30125（ＪＰ，Ａ)
特表 昭60−501036（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/00 - 12/66
Claims (12)
- 【請求項１】 キャリアセンス（ＣＲＳ）とシリアル出
力（ＳＯ）ピンを含むレピータが最小モードにある場合
に、このレピータのポート動作をモニタするためのシス
テムであって、モニタシステムが、 データストリームをシフトするための環状シフトレジス
タ手段を含み、データストリーム内のビットの１つがど
のポートが出力上にステータスビットを出力すべきかを
示すパルスを発生し、かつさらにレジスタ手段に結合さ
れて、前記パルスが発生される際にシリアル出力（Ｓ
Ｏ）ピン上のステータスをスキャンアウトするための手
段とを含む、システム。 - 【請求項２】 集積マルチポートレピータ（ＩＭＲ）が
最小モードにある際にこのレピータの複数のポートをモ
ニタするための回路であって、ＩＭＲはステータス情報
に関するキャリアセンス（ＣＲＳ）信号と、レピータ管
理情報に関するシリアル出力（ＳＯ）信号と、ＩＭＲに
ＣＲＳおよびＳＯ信号を読取らせるための信号を与える
ストローブ（ＳＴＲ）信号とを受け、このモニタ回路
が、 複数のシリアルに結合された媒体アタッチメントユニッ
ト（ＭＡＵ）回路を含み、第１のＭＡＵ回路は情報の入
力データストリームパケットを受けるためのものであ
り、さらに複数のＭＡＵ回路の最後のものにシリアルに
結合されたアタッチメントユニットインタフェース（Ａ
ＵＩ）回路を含み、ＡＵＩ回路が、出力されたデータス
トリームの特定のビットを検出した際に、ストローブ
（ＳＴＲ）信号をＩＭＲに与え、かつさらにＳＴＲ信号
に応答してＳＯ信号からのステータス信号のＩＭＲによ
る検知を引起こさせる手段とを含む、回路。 - 【請求項３】 ＡＵＩ回路の出力が前記第１のＭＡＵ回
路の入力に結合される、請求項２に記載のモニタ回路。 - 【請求項４】 複数のＭＡＵ回路の各々がＩＭＲのポー
トに対応する、請求項３に記載のモニタ回路。 - 【請求項５】 ＭＡＵ回路の各々が入力データストリー
ムを受けるためのシフトレジスタを含む、請求項４に記
載のモニタ回路。 - 【請求項６】 ＡＵＩ回路が入力データストリームを受
けるためのシフトレジスタを含む、請求項５に記載のモ
ニタ回路。 - 【請求項７】 ＭＡＵおよびＡＵＩ回路のシフトレジス
タが円形シフトレジスタとして結合される、請求項６に
記載のモニタ回路。 - 【請求項８】 環状シフトレジスタ内を巡回する下位ビ
ットによりＳＴＲ信号のＩＭＲへの出力を引起こす、請
求項７に記載のモニタ回路。 - 【請求項９】 ステータス信号が、リンク／ループバッ
ク、極性／ＳＱＥ、パティションおよびバイトレートス
テータスを含む、請求項２に記載のモニタ回路。 - 【請求項１０】 引起こす手段が、複数の入力信号をサ
ンプルするための手段と、サンプル手段に結合されて特
定のポート上に出力すべきスステータスビットを選択す
るための手段とを含む、請求項２に記載のモニタ回路。 - 【請求項１１】 サンプル手段がＳＩおよびＳＣＬＫ入
力信号をサンプルする制御回路を含む、請求項１０に記
載のモニタ回路。 - 【請求項１２】 引起こす手段が選択手段に応答してス
テータスをクリアするための手段をさらに含む、請求項
１１に記載のモニタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US021008 | 1993-02-22 | ||
| US08/021,008 US5459714A (en) | 1993-02-22 | 1993-02-22 | Enhanced port activity monitor for an integrated multiport repeater |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06291770A JPH06291770A (ja) | 1994-10-18 |
| JP3423389B2 true JP3423389B2 (ja) | 2003-07-07 |
Family
ID=21801815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00083894A Expired - Lifetime JP3423389B2 (ja) | 1993-02-22 | 1994-01-10 | レピータのポート動作をモニタするためのシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5459714A (ja) |
| EP (1) | EP0616449B1 (ja) |
| JP (1) | JP3423389B2 (ja) |
| KR (1) | KR940020738A (ja) |
| DE (1) | DE69332708T2 (ja) |
| TW (1) | TW274666B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0848519A3 (en) * | 1996-12-05 | 1999-07-14 | Advanced Micro Devices, Inc. | Network activity level monitor and visual display |
| US6356551B1 (en) * | 1997-02-14 | 2002-03-12 | Advanced Micro Devices, Inc. | Method and network switch having dual forwarding models with a virtual lan overlay |
| US5887050A (en) * | 1997-05-09 | 1999-03-23 | Siemens Building Technologies, Inc. | Repeater apparatus having isolation circuit |
| US6246680B1 (en) | 1997-06-30 | 2001-06-12 | Sun Microsystems, Inc. | Highly integrated multi-layer switch element architecture |
| US5920566A (en) * | 1997-06-30 | 1999-07-06 | Sun Microsystems, Inc. | Routing in a multi-layer distributed network element |
| US6119196A (en) * | 1997-06-30 | 2000-09-12 | Sun Microsystems, Inc. | System having multiple arbitrating levels for arbitrating access to a shared memory by network ports operating at different data rates |
| US6088356A (en) * | 1997-06-30 | 2000-07-11 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
| US6044418A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Method and apparatus for dynamically resizing queues utilizing programmable partition pointers |
| US6128666A (en) * | 1997-06-30 | 2000-10-03 | Sun Microsystems, Inc. | Distributed VLAN mechanism for packet field replacement in a multi-layered switched network element using a control field/signal for indicating modification of a packet with a database search engine |
| US6052738A (en) * | 1997-06-30 | 2000-04-18 | Sun Microsystems, Inc. | Method and apparatus in a packet routing switch for controlling access at different data rates to a shared memory |
| US5938736A (en) * | 1997-06-30 | 1999-08-17 | Sun Microsystems, Inc. | Search engine architecture for a high performance multi-layer switch element |
| US6016310A (en) * | 1997-06-30 | 2000-01-18 | Sun Microsystems, Inc. | Trunking support in a high performance network device |
| US6044087A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Interface for a highly integrated ethernet network element |
| US6094435A (en) * | 1997-06-30 | 2000-07-25 | Sun Microsystems, Inc. | System and method for a quality of service in a multi-layer network element |
| US6393483B1 (en) * | 1997-06-30 | 2002-05-21 | Adaptec, Inc. | Method and apparatus for network interface card load balancing and port aggregation |
| US6014380A (en) * | 1997-06-30 | 2000-01-11 | Sun Microsystems, Inc. | Mechanism for packet field replacement in a multi-layer distributed network element |
| US6049528A (en) * | 1997-06-30 | 2000-04-11 | Sun Microsystems, Inc. | Trunking ethernet-compatible networks |
| US6081522A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
| US6118760A (en) * | 1997-06-30 | 2000-09-12 | Sun Microsystems, Inc. | Management of entries in a network element forwarding memory |
| US6081512A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | Spanning tree support in a high performance network device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4491968A (en) * | 1983-04-07 | 1985-01-01 | Comsonics, Inc. | Status monitor |
| GB2173647B (en) * | 1985-04-12 | 1988-06-02 | Plessey Co Plc | Repeater boxes |
| US5265124A (en) * | 1990-02-15 | 1993-11-23 | Advanced Micro Devices, Inc. | Integrated multi-port repeater having shared resources |
| EP0495575B1 (en) * | 1991-01-18 | 1997-08-06 | National Semiconductor Corporation | Repeater interface controller |
| US5339307A (en) * | 1991-06-28 | 1994-08-16 | Digital Equipment Corporation | Data communication system with a local network interface |
| US5251203A (en) * | 1991-12-23 | 1993-10-05 | Xerox Corporation | Hub privacy filter for active star CSMA/CD network |
-
1993
- 1993-02-22 US US08/021,008 patent/US5459714A/en not_active Expired - Lifetime
- 1993-09-21 TW TW082107717A patent/TW274666B/zh active
- 1993-12-23 DE DE69332708T patent/DE69332708T2/de not_active Expired - Lifetime
- 1993-12-23 EP EP93310522A patent/EP0616449B1/en not_active Expired - Lifetime
- 1993-12-28 KR KR1019930030193A patent/KR940020738A/ko not_active Application Discontinuation
-
1994
- 1994-01-10 JP JP00083894A patent/JP3423389B2/ja not_active Expired - Lifetime
Also Published As
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|---|---|
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| EP0616449A3 (en) | 1995-11-29 |
| KR940020738A (ko) | 1994-09-16 |
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| DE69332708T2 (de) | 2004-01-15 |
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| EP0616449A2 (en) | 1994-09-21 |
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