DE4101413A1 - Schaltung zur zeitkorrektur zeitlich unterschiedlicher digitaler signale - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltung zur Zeit­ korrektur zeitlich unterschiedlicher digitaler Signale, die in Verbindung mit einer digitalen Schnittstellen­ schaltung einsetzbar ist, die zum Senden und Empfangen einer Vielzahl digitaler Signale ausgelegt ist.

Bekannte digitale Schnittstellen-Schaltungen verarbei­ ten in typischen Bandgeräten Signale in zwei Kanälen, wobei nur ein Kabel benutzt wird. Steigt hingegen die Anzahl der Kanäle auf vier, acht, 32 usw., so wird entsprechend eine Vielzahl von Kabeln benötigt.

Damit tritt bei den bekannten Vorrichtungen folgender Nachteil auf: Besitzen die Kabel unterschiedliche Län­ gen oder weisen sie bei gleicher Länge Signalverarbei­ tungsschaltungen oder dgl. auf, so treten trotz glei­ cher Bitrate der Signale in den Kabeln Signale auf, deren Phase unterschiedlich ist, so daß Zeitdifferenzen beobachtet werden. In diesem Fall können die Signale in der Praxis nicht über die Kabel bzw. Leitungen übertra­ gen werden.

Für dieses Problem gibt es bisher keine Lösung.

Es ist Aufgabe der Erfindung, unter Vermeidung der vorstehend erläuterten Nachteile eine Schaltung zur Zeitkorrektur zeitlich unterschiedlicher digitaler Signale anzugeben, durch die der Zeitunterschied einer Vielzahl digitaler Eingangssignale korrigiert wird, deren Bitrate identisch, deren relative Phasenlage jedoch unterschiedlich ist, so daß alle digitalen Ein­ gangssignale phasengleich übertragen werden können.

Eine erfindungsgemäße Lösung dieser Aufgabe ist im Patentanspruch 1 angegeben. Weiterbildungen der Erfin­ dung sind Gegenstand der Unteransprüche.

Erfindungsgemäß wird eine Schaltung zur Zeitkorrektur zeitlich unterschiedlicher digitaler Signale geschaf­ fen, mit der die Zeitdifferenz einer Vielzahl von digi­ talen Eingangssignalen, die eine gleiche Bitrate besit­ zen und deren Phasenlage unterschiedlich ist, korri­ gierbar ist, wobei die Schaltung eine Vielzahl von Speicherpaaren enthält, deren Zahl in Relation zur Zahl der Eingangssignale steht; ferner ist eine Steuerschal­ tung vorgesehen, die die digitalen Eingangssignale in jeweils einen Speicher der Speicherpaare schreibt, wobei jedes Signal zuvor in den anderen Speicher ge­ schrieben worden ist; die Steuerschaltung liest die Daten gleichzeitig aus den jeweiligen Speicherpaaren, wobei jedes Speicherpaar in Übereinstimmung mit der Zeiteinteilung bzw. dem Takt eines jeden abgespeicher­ ten Eingangssignals steht.

Bei einer weiteren Ausführungsform der Erfindung wird eine Schaltung zur Zeitkorrektur zeitlich unterschied­ licher Signale angegeben, in der die digitalen Ein­ gangssignale nach Durchgang durch einen PLL-Schaltkreis (phased locked loop) auf einen bestimmten Pegel festge­ legt sind (nachstehend einfach bezeichnet als: "fest­ gelegte Signale") und die zum Lesen der Daten erforder­ liche Zeiteinteilung bzw. Taktrate durch eines der festgelegten Signale bestimmt wird, wobei eines der festgelegten Signale das Zeitsignal bzw. den Takt für den Kanal angibt, der die niedrigste Kanalnummer be­ sitzt.

Die Erfindung wird nachstehend ohne Beschränkung des allgemeinen Erfindungsgedankens anhand von Ausführungs­ beispielen unter Bezugnahme auf die Zeichnung näher beschrieben, in der zeigen:

Fig. 1a und 1b Blockschaltbilder der Schaltung zur Zeitkorrektur zeitlich unterschiedlicher digi­ taler Signale;

Fig. 2 ein Zeitdiagramm zur Beschreibung der Funkti­ onsweise der erfindungsgemäßen Schaltung, und

Fig. 3 ein Blockschaltbild einer zeitselektiven Schaltung, die mit einer geänderten Vorrich­ tung betreibbar ist.

Fig. 1 zeigt ein Blockschaltbild einer Schaltung zur Zeitkorrektur zeitlich unterschiedlicher digitaler Signale. In Fig. 1 bildet ein erster PLL-Schaltkreis (phased locked loop) 11A (Fig. 1a) einen Eingangsan­ schluß IN für ein erstes digitales Eingangssignal 1 (nachstehend einfach als erstes Eingangssignal bezeich­ net) 1, während ein zweiter PLL-Schaltkreis 11B (Fig. 1b) einen Eingangsanschluß IN für ein Eingangssignal 2 bildet.

Die zwei PLL-Schaltkreise demodulieren die Zeit- bzw. Taktsignale, die in den Eingangssignalen enthalten sind. Eine erste Schreibsteuerschaltung 12A erzeugt eine Schreib-Zeiteinteilung bzw. einen Schreibtakt und eine Adresse, die auf dem Zeitsignal des ersten PLL- Schaltkreises 11A beruhen. Eine zweite Schreibsteuer­ schaltung 12B erzeugt eine Schreib-Zeiteinteilung bzw. einen Schreibtakt und eine Adresse, die auf dem Zeit­ signal des zweiten PLL-Schaltkreises 11B beruhen.

Speicher RAM 1 und RAM 2 bilden ein Speicherpaar, das im Verarbeitungsweg des ersten Eingangssignals 1 ange­ ordnet ist. Speicher RAM 3 und RAM 4 bilden ein wei­ teres Speicherpaar, das im Verarbeitungsweg des zweiten Eingangssignals angeordnet ist. Das RAM 1 und das RAM 2 werden durch adreßselektierende Schaltkreise 1A und 2A adressiert. Das RAM 3 und RAM 4 werden durch adreßselektierende Schaltkreise 3A und 4A adressiert.

Ein zeitselektierender Schaltkreis 14 erkennt Zeit­ signale und festgelegte Signale von den PLL-Schaltkrei­ sen 11A und 11B und wählt das Zeitsignal von einen der beiden Schaltkreise aus. Ein adressenerzeugender Schaltkreis 15 erzeugt Leseadressen, die auf dem ausge­ wählten Zeitsignal und dem Ausgangssignal des zeitse­ lektierenden Schaltkreises 14 beruhen, und liefert jeweils eine Leseadresse zu den adressenselektierenden Schaltkreisen 1A, 2A, 3A und 4A. Ein Schaltkreis 16, der ein RAM-selektierendes Zeitmuster erzeugt, erzeugt ein Signal zur Bestimmung der Auswahl der RAM′s, die auf dem Ausgang des zeitselektierenden Schaltkreises 14 beruhen. Die Datenselektoren 13A und 13B wählen ein Ausgangssignal von dem Paar RAM 1 und RAM 2 oder dem Paar RAM 3 und RAM 4 in Übereinstimmung mit dem Signal von dem Schaltkreis 16 aus, der ein RAM-selektierendes Zeitmuster erzeugt.

Die Funktionsweise der vorstehend erläuterten Schaltung wird im folgenden unter Bezug auf das in Fig. 2 darge­ stellte Zeitdiagramm beschrieben.

Wie in Fig. 2 dargestellt, wird angenommen, daß die Bitrate T für die Eingangssignale 1 und 2 gleich ist und daß eine Zeitdifferenz "t" zwischen den Signalen existiert (d.h., daß ein Intervall zwischen der Zeit t₁ und t₂ existiert.

Die PLL-Schaltkreise 11A und 11B erzeugen das Zeitein­ teilungssignal bzw. das Taktsignal eines jeden Ein­ gangssignals für die Schreibsteuerschaltung 12A und 12B. Infolgedessen schreiben die Schreibsteuerschal­ tungen 12A und 12B Daten zu jedem der RAM-Paare in den Ausgangsteil.

Im folgenden wird ein Fall angenommen, in dem das RAM 1 für das Eingangssignal 1 und das RAM 3 für das Ein­ gangssignal 2 ausgewählt wird. In diesem Fall werden die Daten des ersten Eingangssignals 1 in das RAM 1 zwischen der Zeit t₂ und t₃ geschrieben. Nachdem die Zeitdifferenz t abgelaufen ist, werden die Daten des zweiten Eingangssignals 2 auf das RAM 3 geschrieben. Während einer Bitratenperiode unmittelbar nach dem Schreibvorgang der Daten auf beide Eingangssignale 1 und 2 werden die vorausgehenden geschriebenen Daten wie folgt ausgelesen:
Der zeitselektierende Schaltkreis 14 wählt das Zeit­ signal entweder aus dem PLL-Schaltkreises 11A oder aus dem PLL-Schaltkreis 11B aus. Der Schaltkreis 14 gibt dann das Zeitsignal an den adressenerzeugenden Schalt­ kreis 15 und den Schaltkreis 16 ab, der ein RAM-selek­ tierendes Zeitmuster erzeugt.

Gemäß einer noch folgenden und detaillierteren Beschrei­ bung erzeugt der zeitselektierende Schaltkreis 14, so­ fern eine Vielzahl von Kanälen gegeben ist, die eine Vielzahl von Eingangssignalen enthalten, daraufhin das Zeitsignal auf der niedrigsten Kanalnummer bis hin zur höchsten. Existieren beide Eingangssignale 1 und 2, so wird das Zeitsignal von dem ersten PLL-Schaltkreises 11A durch den zeitselektierenden Schaltkreis 14 ausge­ wählt. Wird die Zeiteinteilung bzw. der Takt des ausge­ wählten Zeitsignals verwendet, so wählt der adressener­ zeugende Schaltkreis 15 die Leseadresse für jedes RAM aus. Die Datenselektoren 13A und 13B wählen aus und übertragen infolgedessen die Ausgangssignale von RAM 1 und RAM 2 aus den beiden RAM-Paaren, unter Verwendung des Kontroll-Signals aus der RAM-Auswahl zeiterzeugen­ den Schaltkreises 16, wobei die Daten vorher in die ausgewählten RAMs geschrieben worden sind. Da die Daten gleichzeitig aus dem RAM 1 und RAM 3, welche die Ein­ gangssignale 1 und 2 enthalten, ausgelesen werden, be­ finden sich die beiden Signale untereinander in Phase.

Während die Daten aus dem RAM 1 und RAM 3 ausgelesen werden (d.h., zwischen der Zeit t₄ und t₅), wird das Eingangssignal in das andere RAM 2 geschrieben. In das RAM 4, aus dem die Daten nicht gelesen werden, wird das Signal 2 geschrieben, nachdem die Zeitdifferenz "t" seit der Zeit der Datenübertragung auf RAM 2 abgelaufen ist.

Anschließend werden die Daten gleichzeitig aus dem RAM 2 und RAM 4 gemäß einer Rate ausgelesen, welche derje­ nigen vergleichbar ist, mit der die Daten eingelesen worden waren (d.h. nach einer Zeit t₆). An dieser Stelle werden die Daten des Eingangssignals 1 bezüglich der nächstliegenden Rate in das RAM 1 eingeschrieben. Nachdem nun das Zeitintervall "t" verstrichen ist, werden die Daten des Eingangssignals 2 mit der nächst­ kommenden Rate auf das RAM 3 geschrieben.

In diesem Zusammenhang wird jeweils ein Paar der RAM′s zum Schreiben der Daten und das andere zum Lesen der Daten verwendet. Das bedeutet, daß zwischen der Lese- und Schreiboperation nur eine kleine Zeitspanne ver­ bleibt, so daß die Datenaufbereitung schneller als je zuvor vorgenommen werden kann.

Das vorstehend beschriebene Ausführungsbeispiel schränkt die Erfindung nicht ein, so daß eine Vielzahl moglicher Ausgestaltungen in Frage kommen können.

Zum Beispiel beinhaltet die oben dargestellte Vorrich­ tung die Handhabung mit zwei Eingangssignalen (d. h. auf zwei Kanälen). Nachdem die Signale durch die PLL- Schaltkreise zeitdemoduliert werden, wird die Zeitein­ teilung des Eingangssignals (d. h. das Signal mit der niedrigeren Kanalnummer der beiden) ausgewählt und demgemäß ein Lesesignal erzeugt. Das gleiche Funktions­ prinzip kann in alternativen Fällen angewandt werden, in denen mehr Eingangssignale verarbeitet werden. In diesen Fällen wird der zeitselektierende Schaltkreis nach Bedarf modifiziert.

Fig. 3 zeigt ein Blockschaltbild einer zeitselektie­ renden Schaltung mit einer Abwandlung zur Verarbeitung von vier Eingangssignalen. Selbstverständlich ist es bei der Verarbeitung von vier Eingangssignalen (d.h. bei vier Kanälen) erforderlich, vier Paare von Spei­ chern, vier Schreibsteuerschaltungen und vier Daten­ selektoren bereitzuhalten. Fig. 3 zeigt eine Gate­ schaltung G₁ und eine UND-Gateschaltung, die zwei Ein­ gangsanschlüsse besitzt, an denen ein zweites festge­ legtes Signal LOCK2 und das invertierte Signal des ersten festgelegten Signals LOCK1 (erhaltbar durch ein NOT-Gate bzw. einen Inverter N₁). Eine Gateschaltung G₂ ist eine UND-Gateschaltung, die drei Eingänge besitzt, an denen ein drittes festgelegtes Signal LOCK3 und die invertierten Signale der ersten und zweiten festgeleg­ ten Signale (erhaltbar durch NOT-Gates N₁ und N₂) an­ liegen. Eine Gateschaltung G₃ ist eine UND-Gateschal­ tung, die vier Eingänge besitzt, an denen ein viertes festgelegtes Signal LOCK4 und die invertierten Signale der ersten bis dritten festgelegten Signale (erhaltbar durch NOT-Gate N₁, N₂ und N₃) anliegen.

Eine Gateschaltung G₄ ist eine UND-Gateschaltung, die zwei Eingangsanschlüsse besitzt, an denen ein erstes Zeitsignal CLOCK1 und das festgelegte Signal LOCK1 anliegen. Eine Gateschaltung G₅ ist eine UND-Gateschal­ tung, die zwei Eingangsanschlüsse aufweist, an der ein Zeitsignal CLOCK2 und das Ausgangssignal des UND-Gates G₁ anliegen.

Eine Gateschaltung G₆ ist eine UND-Gateschaltung, die zwei Eingangsanschlüsse besitzt, an der ein drittes Zeitsignal CLOCK3 und das Ausgangssignal der UND-Gate­ schaltunges G₂ anliegen. Eine Gateschaltung G₇ ist eine UND-Gateschaltung, die zwei Eingangsanschlüsse besitzt, an der ein viertes Zeitsignal CLOCK4 und das Ausgangs­ signal des UND-Gates G₃ anliegen. Eine Gateschaltung G₈ ist eine OR-Gateschaltung, an der die Ausgangssignale der UND-Gates G₄ bis G₇ anliegen.

In der oben beschriebenen Schaltung wird die Zeiteintei­ lung des Signals, d. h. das Taktsignal auf der Leitung mit der niedrigsten Nummer, auf der ein "High" anliegt, als Lesezeiteinteilung ausgewählt, wobei sich das aus­ gewählte Signal unter den Signalen LOCK1 bis LOCK4 befindet, die den festgelegten Zustand eines jeden PLL- Schaltkreises angeben. Wenn ein beliebiges der vier Eingabessignale nicht festgelegt ist, so sind die ande­ ren festgelegten Signale frei verfügbar. Dies sichert eine zuverlässige Funktionsweise des Schaltkreises.

Wie vorstehend dargelegt, überträgt der Schaltkreis zur Zeitkorrektur zeitlich unterschiedlicher digitaler Signale, gemäß der Erfindung, Daten in Phase durch Korrektur der Zeitunterschiede von einer Vielzahl von Signalen, die zwar die gleiche Bitrate besitzen, jedoch in der Phase zueinander unterschiedlich sind. Da ein Signal aus der Vielzahl der Eingabessignale ausgewählt wird und das Zeitsignal infolgedessen zur Bereitstel­ lung einer Lesezeiteinteilung verwendet wird, bleibt die Zuverlässigkeit der Schaltkreisoperationen erhal­ ten, unbeeinflußt von dem Zeitverhalten beliebiger Signale. Erscheint ein Signal, das nicht festgelegt ist, obwohl der PLL-Schaltkreis eine Zeitdemodulation vornimmt, wird nur das Signal einer festgelegten Lei­ tung für ein Lesesignal verwendet. Dies verhindert die Möglichkeit von fehlerhaften Operationen, die jemals stattgefunden haben.

Claims (2)

1. Schaltung zur Zeitkorrektur zeitlich unterschiedli­ cher Signale, die die Zeitdifferenz einer Vielzahl di­ gitaler Eingangssignale korrigiert, deren Bitrate gleich, deren relative Phasenlage jedoch unterschied­ lich ist, gekennzeichnet durch eine Vielzahl von Speichern, deren Zahl in Relation zur Zahl der digitalen Eingangssignale steht, und eine Steuerschaltung, die jedes der digita­ len Eingangssignale in einen Speicher eines Speicher­ paares schreibt, wobei jedes Signal zuvor in den ande­ ren Speicher des Speicherpaares geschrieben worden ist, und die Steuerschaltung die Daten gleichzeitig aus den Speicherpaaren ausliest, wobei jedes Speicherpaar in Übereinstimmung mit der Zeiteinteilung bzw. dem Takt eines jeden abgespeicherten Eingabesignals steht.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die digitalen Eingangs­ signale nach Durchgang durch einen PLL-Schaltkreis (phased locked loop) auf einen bestimmten Pegel festge­ legt werden und die zum Lesen erforderliche Zeiteintei­ lung bzw. der Takt durch eines der festgelegten Signale eingerichtet wird, wobei das festgelegte Signal das Zeitsignal für den Kanal ist, der die niedrigste Kanal­ zahl besitzt.