JPH04307836A - 多重化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、多重装置を介して接
続された複数の端末間で行われるポーリング伝送におけ
る多重化方式に関するものである。

【０００２】

【従来の技術】図９は従来のポーリング伝送における多
重化方式を示す構成図である。図において、１は当該ポ
ーリング伝送において親局となる端末であり、２ａ〜２
ｃは当該ポーリング伝送において子局となる端末に接続
されている伝送路である。３はこの端末１と伝送路２ａ
〜２ｃとの間に配置され、伝送されるデータの多重化を
行う多重装置である。

【０００３】また、多重装置３内において、４は端末１
とのインタフェースをとる端末インタフェース部であり
、５ａ〜５ｃは各伝送路２ａ〜２ｃとのインタフェース
をとる回線インタフェース部である。６は回線インタフ
ェース部５ａ〜５ｃに接続されて、タイムスロット変換
などの処理を実行する多重処理部である。７はこの多重
処理部６と端末インタフェース部４の間に配置された分
岐部である。

【０００４】この分岐部７内において、８ａ〜８ｃは前
記回線インタフェース部５ａ〜５ｃに対応付けられて多
重処理部６に接続された疑似端末インタフェース部であ
る。９はこの疑似端末インタフェース部８ａ〜８ｃから
のデータの論理部をつくって端末インタフェース部４へ
送るオア素子である。

【０００５】次に動作について説明する。ここで、図１
０は各伝送路２ａ〜２ｃに多重装置３から出力されるデ
ータの信号フォーマットを示すタイムチャートであり、
図１１は各伝送路２ａ〜２ｃから多重装置３に入力され
るデータの信号フォーマットを示すタイムチャートであ
る。両図では、（ａ）が伝送路２ａ、（ｂ）が伝送路２
ｂ、（ｃ）が伝送路２ｃにそれぞれ対応している。

【０００６】端末１から送信されたデータは多重装置３
に送られて、その端末インタフェース部４を経由して分
岐部７に入力される。分岐部７は入力された当該送信デ
ータを疑似端末インタフェース部８ａ〜８ｃに分岐し、
当該疑似端末インタフェース部８ａ〜８ｃを介して多重
処理部６に送る。

【０００７】多重処理部６はこの疑似端末インタフェー
ス部８ａ〜８ｃと回線インタフェース部５ａ〜５ｃとの
間のタイムスロット変換を行い、図１０に示す信号フォ
ーマットのデータを伝送路２ａ〜２ｃのそれぞれに送出
する。図１０に示す例では、端末１の送信データは各信
号フォーマットのチャネルＣＨ１に割り当てられている
。

【０００８】また、各伝送路２ａ〜２ｃより図１１に示
す信号フォーマットで端末１へのデータが送られてきた
場合、各受信データはそれぞれ多重装置３の回線インタ
フェース部５ａ〜５ｃを経由して多重処理部６に入力さ
れる。多重処理部６は各受信データのチャネルＣＨ１の
データを分岐部７の各疑似端末インタフェース部８ａ〜
８ｃに入力する。

【０００９】分岐部７はその疑似端末インタフェース部
８ａ〜８ｃに入力されたデータの論理和をオア素子９に
て作成し、それを端末インタフェース部４を経由して端
末１に送る。

【００１０】

【発明が解決しようとする課題】従来の多重化方式は以
上のように構成されているので、ポーリングを行う端末
数が増加すると分岐部７のハードウェア量が増加し、さ
らにポーリング伝送によって占有される多重容量も増加
するなどの課題があった。

【００１１】この発明は上記のような課題を解消するた
めになされたもので、ポーリング伝送に伴うハードウェ
ア量の増加、および占有される多重容量の増加を小さく
抑えることができる多重化方式を得ることを目的とする
。

【００１２】

【課題を解決するための手段】請求項１に記載の発明に
係る多重化方式は、ポーリング伝送の親局から各子局へ
送るデータを、多重処理部におけるメモリ操作によって
各子局向けのタイムスロットに分岐するとともに、各子
局から親局へのデータを多重処理部におけるメモリ操作
で論理和をつくって親局に伝送するものである。

【００１３】請求項２に記載の発明に係る多重化方式は
、多重化処理部に、データが格納されるデータ格納ラン
ダムアクセスメモリ（以下、データ格納ＲＡＭという）
、その書込みアドレスに基づいて複数のタイミング信号
を出力する子局認識メモリ、前記データと対応するラッ
チ出力との論理和をとる複数のオア素子、および、対応
するタイミング信号にて対応するオア素子の出力をラッ
チし、そのラッチ出力を対応するオア素子に帰還する複
数のラッチ回路を有するメモリを持たせたものである。

【００１４】

【作用】この発明における多重処理部は、親局の送信デ
ータの各子局向けのタイムスロットへの分岐、および親
局の受信データの論理和処理をメモリ操作にて実行する
ことにより、ポーリング伝送に伴うハードウェア量の増
加、および占有される多重容量の増加を小さく抑えるこ
とができる多重化方式を実現する。

【００１５】請求項２に記載の発明における多重処理部
は、オア素子およびラッチ回路を拡張したメモリを備え
ることにより、データ量の拡張を可能とし、また、独立
した複数組のマルチポーリング伝送を実施することを可
能にする。

【００１６】

【実施例】実施例１．以下、請求項１に記載の発明の一
実施例を図について説明する。図１において、１は端末
、２ａ〜２ｃは伝送路、３は多重装置、４は端末インタ
フェース部、５ａ〜５ｃは回線インタフェース部、６は
多重処理部であり、図９に同一符号を付した従来のそれ
らと同一、あるいは相当部分であるため詳細な説明は省
略する。なお、１０は分岐部７を備えていない点で、図
９に符号３を付して示したものとは異なる多重装置であ
る。

【００１７】また、図２は前記多重処理部６の詳細を示
す構成図である。図において、１１は入力される書込み
データであり、１２は出力される読出しデータである。 １３および１４はこの書込みデータ１１が書き込まれ、
また読出しデータ１２が読み出されるメモリである。

【００１８】１５はメモリ１３，１４に書込みデータ１
１の書込み時に与えられる書込みアドレス、１６は同じ
く読出しデータ１２の読出し時に与えられる読出しアド
レスである。１７および１８はこのメモリ１３，１４の
書込みと読出しを一定周期で相補に切り換える書込み切
換スイッチ、および読出し切換スイッチである。

【００１９】さらに、図３は前記メモリ１３，１４の書
込み時の構成、図４は読出し時の構成を示す説明図であ
る。図において、１９は書込みデータ１１を格納するデ
ータ格納ＲＡＭであり、２０は子局認識メモリ、２１は
この子局認識メモリ２０の出力するタイミング信号であ
る。

【００２０】２２は書込みデータ１１と後述するラッチ
回路のラッチ出力との論理和をとるオア素子であり、２
３はこのオア素子２２の出力を順次ラッチするラッチ回
路である。２４はこのラッチ回路２３をリセットするリ
セット信号であり、２５はラッチ回路２３より出力され
るラッチ出力である。

【００２１】２６はデータ格納ＲＡＭ１９の読出し用の
アドレスを情報などを発生する読出しアドレス発生メモ
リである。２７はこの読出しアドレス発生メモリ２６の
発生するセレクト信号であり、２８は同じくアドレス情
報である。２９はデータ格納ＲＡＭ１９から読み出され
た読出しデータである。３０は前記セレクト信号２７に
て制御されるセレクタであり、３１はこのセレクタ３０
より出力されるタイムスロット変換後の読出しデータで
ある。

【００２２】次に動作について説明する。端末１より多
重装置１０に入力された送信データは、端末インタフェ
ース部４より多重処理部８に送られ、各回線インタフェ
ース部５ａ〜５ｃに分配されて対応する伝送路２ａ〜２
ｃに送出される。一方、各伝送路２ａ〜２ｃからの受信
データは、回線インタフェース部５ａ〜５ｃを介して多
重処理部６に入力され、論理和の処理が行われて端末イ
ンタフェース部４より端末１に送られる。

【００２３】多重処理部６は図２に示すように２つのメ
モリ１３，１４を備えており、書込み切換スイッチ１７
および読出し切換スイッチ１８によって、一定の周期で
交互に読出しと書込みを行っている。以下、この多重処
理部６の動作について説明する。

【００２４】ここで、図５はメモリ１３，１４の書込み
時の動作を説明するためのタイムチャートであり、図６
はその読出し時の動作を説明するためのタイムチャート
である。ここでは説明の簡単化のため、タイムスロット
ＳＴ１〜ＳＴ４のフレームを例とし、タイムスロットＳ
Ｔ１に親局である端末１のデータを、タイムスロットＳ
Ｔ２〜ＳＴ４に子局のデータを割り当てるケースを考え
る。

【００２５】まず、多重処理部６のメモリ１３，１４へ
の書込み処理について、図３および図５を参照して説明
する。まず、データ格納ＲＡＭ１９には、図５（ａ）に
その内容を示す書込みアドレス１５に従って、図５（ｂ
）にその内容を示すデータが書き込まれる。従って、デ
ータ格納ＲＡＭ１９には図５（ｂ）に示す内容がアドレ
ス０〜３に順次格納される。

【００２６】この時、子局識別メモリ２０は書込みアド
レス１５がタイムスロットＴＳ２〜ＴＳ４である場合、
図５（ｄ）に示すタイミングでタイミング信号２１を発
生してラッチ回路２３に送る。一方、このラッチ回路２
３は図５（ｃ）に示すタイミングのリセット信号によっ
てリセットされる。従って、ラッチ回路２３には図５（
ｅ）に示すように、タイムスロットＴＳ２〜ＴＳ４の書
込みデータ１１が、オア素子２２によって順次論理和を
とられてラッチされてゆく。

【００２７】次に、多重処理部６のメモリ１３，１４の
読出し処理について、図４および図６を参照して説明す
る。まず、読出しアドレス発生メモリ２６は図６（ａ）
に示すように、タイムスロットＴＳ１の時にのみセレク
ト信号２７を有意にする。

【００２８】セレクタ３０はこのセレクト信号２７によ
って制御され、セレクト信号２７が有意であればラッチ
回路２３からのラッチ出力２５をタイムスロット変換後
のデータ３１として出力する。また、タイムスロットＴ
Ｓ２〜ＴＳ４であって、前記セレクト信号２７が無意で
あれば、図６（ｃ）にその内容が示されているデータ格
納ＲＡＭ１９の読出しデータ２９を選択する。

【００２９】なお、タイムスロットＴＳ２〜ＴＳ４では
、読出しアドレス発生メモリ２６の発生するアドレス情
報２８を、図６（ｂ）に示すように“０”として、タイ
ムスロットＴＳ１で書き込まれたデータをアクセスする
。こうして、タイムスロット変換後のデータ３１は図６
（ｄ）に示す内容となる。

【００３０】以上の書込み処理および読出し処理によっ
て、タイムスロットＴＳ１に書き込まれた親局データは
、ＴＳ２〜ＴＳ４の子局タイムスロットで読み出され、
タイムスロットＴＳ２〜ＴＳ４に書き込まれた子局デー
タは、相互の論理和がとられてＴＳ１の親局タイムスロ
ットで読み出される。このようにしてマルチポーリング
伝送が実現される。

【００３１】実施例２．また、上記実施例では、子局デ
ータの論理和処理をオア素子２２とラッチ回路２３で実
施する場合について説明したが、図７に示すようにリー
ドモディファイライトモードのメモリ３２を用いてもよ
く、上記実施例と同様の効果を奏する。

【００３２】実施例３．また、上記実施例では、１フレ
ームをＴＳ１〜ＴＳ４のタイムスロットで構成し、タイ
ムスロットＴＳ１に親局、ＴＳ２〜ＴＳ４に子局を割り
当てたものを示したが、１フレームをＴＳ１〜ＴＳ８の
タイムスロットで構成するようにしてもよい。

【００３３】図８は請求項２に記載した、そのような発
明の一実施例を示す部分構成図であり、オア素子２２お
よびラッチ回路２３を拡張することによってそれを実現
している。その場合、タイムスロットＴＳ１，ＴＳ２を
親局、ＴＡ３，ＴＡ４／ＴＡ５，ＴＳ６／ＴＳ７，ＴＳ
８をそれぞれ子局に割り当てればデータ量を拡張するこ
とが可能となる。また、タイムスロットをＴＳ１〜ＴＳ
４とＴＳ５〜ＴＳ８の２組に分ければ、それぞれで独立
した２組のマルチポーリング伝送を実施することも可能
となる。

【００３４】

【発明の効果】以上のように、請求項１に記載の発明に
よれば、親局の伝送データの各子局向けのタイムスロッ
トへの分岐、および親局の受信データの論理和処理を、
多重処理部におけるメモリ操作で行うように構成したの
で、ポーリングを行う子局数の増加に対してメモリ内容
の変更で対応でき、ポーリング伝送に伴うハードウェア
量の増加、および占有される多重容量の増加を小さく抑
えることが可能な多重化方式が得られる効果がある。

【００３５】また、請求項２に記載の発明によれば、多
重処理部に、オア素子およびラッチ回路を拡張したメモ
リを持たせるように構成したので、データ量を拡張する
ことが可能になり、また、独立した複数組のマルチポー
リング伝送を実施することも可能になるなどの効果があ
る。

【図面の簡単な説明】

【図１】請求項１に記載の発明の一実施例による多重化
方式を示す構成図である。

【図２】その多重処理部の詳細を示す構成図である。

【図３】多重処理部のメモリの書込み時の構成を示す説
明図である。

【図４】多重処理部のメモリの読出し時の構成を示す説
明図である。

【図５】多重処理部のメモリの書込み動作を説明するた
めのタイムチャートである。

【図６】多重処理部のメモリの読出し動作を説明するた
めのタイムチャートである。

【図７】請求項１記載の発明の他の実施例を示す部分構
成図である。

【図８】請求項２に記載の発明の一実施例を示す部分構
成図である。

【図９】従来の多重化方式を示す構成図である。

【図１０】その多重装置から各伝送路に出力されるデー
タの信号フォーマットを示すタイムチャートである。

【図１１】各伝送路から多重装置に入力されるデータの
信号フォーマットを示すタイムチャートである。

【符号の説明】

１　　端末 ２ａ〜２ｃ　　伝送路 ６　　多重処理部 １０　　多重装置 １３，１４　　メモリ １９　　データ格納ＲＡＭ ２０　　子局認識メモリ ２２　　オア素子 ２３　　ラッチ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　複数の端末が、メモリを有する多重処
   理部を備えた多重装置を介して接続され、前記端末の１
   つが親局となって、子局となる他の複数の前記端末との
   間でポーリング伝送を行う多重化方式において、前記親
   局から前記各子局へ送るデータを、前記多重処理部にお
   けるメモリ操作によって前記各子局向けのタイムスロッ
   トに分岐し、前記各子局から前記親局に送るデータを、
   前記多重処理部におけるメモリ操作で論理和をつくって
   前記親局に伝送することを特徴とする多重化方式。
2. 【請求項２】　　複数の端末が、メモリを有する多重処
   理部を備えた多重装置を介して接続され、前記端末の１
   つが親局となって、子局となる他の複数の前記端末との
   間でポーリング伝送を行い、前記親局から前記各子局へ
   送るデータを、前記多重処理部におけるメモリ操作によ
   って前記各子局向けのタイムスロットに分岐し、前記各
   子局から前記親局に送るデータを、前記多重処理部にお
   けるメモリ操作で論理和をつくって前記親局に伝送する
   多重化方式において、前記多重化処理部が、前記データ
   の格納されるデータ格納ランダムアクセスメモリと、前
   記データの書込みアドレスに基づいて複数のタイミング
   信号を出力する子局認識メモリと、前記データと対応す
   るラッチ出力との論理和をとる複数のオア素子と、対応
   する前記タイミング信号にて対応する前記オア素子の出
   力を順次ラッチし、そのラッチ出力を対応する前記オア
   素子に帰還する複数のラッチ回路とを備えたメモリを有
   することを特徴とする多重化方式。