JPH04257981A - メモリ制御方式及びメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はカラー画像情報を記憶す
るメモリの制御方式及びそれに使用するメモリ装置に関
し、更に詳述すれば、その読出を高速に行わしめる制御
方式及び装置を提案するものである。

【０００２】

【従来の技術】輝度信号Ｙ及び色信号Ｃｒ，　Ｃｂから
なるカラー画像情報を記憶する場合、その記憶容量節減
のために色信号Ｃｒ，　Ｃｂは間引いて記憶することが
多い。つまり輝度信号は全画素の記憶をするが、Ｃｒは
奇数画素のみ、Ｃｂは偶数画素のみ記憶する等の方法を
とる（１／２間引きの場合）　。しかしながらＹ，Ｃｒ
，　Ｃｂの信号から３原色信号Ｒ，Ｇ，Ｂを全画素につ
いて得るには全画素についてＹ，Ｃｒ，　Ｃｂが必要で
あるから、ある画素の３原色信号を得る場合には相隣画
素のＣｒ又はＣｂも読出す必要があった。このためにメ
モリアクセスは２サイクル分を必要とし、画像情報の読
出し、表示の間の高速化を阻害するところとなっていた
。以下図面に基づき詳しく説明する。

【０００３】図４において１，２は夫々奇数番目、偶数
番目の画素の輝度信号を記憶する第１，第２の輝度信号
メモリ、３は奇数番目の画素の色信号Ｃｒを記憶する第
１色信号メモリ、４は偶数番目の画素の色信号Ｃｂを記
憶する第２色信号メモリである。これらのメモリからの
記憶データの読出しは制御信号が与えられると動作する
メモリ制御部１５によって行われ、これから図示しない
アドレス信号が各メモリ１，２，３，４に与えられる外
、出力イネーブル信号ＯＥ１　バーが奇数番目の画素に
係るメモリ１，３に、同じくＯＥ２　バーが偶数番目の
画素に係るメモリ２，４に与えられる。

【０００４】またメモリ制御部１５からアドレス信号に
関連させてローアクセスストローブ信号ＲＡＳ　バー、
コラムアクセスストローブ信号ＣＡＳバーがメモリ１，
２，３，４に与えられる。また前記出力イネーブル信号
ＯＥ１　バー，　ＯＥ２　バーは夫々、第１，　第２色
信号メモリ３，４の出力をラッチするトランスペアレン
トラッチ１３，１４　にラッチ信号として与えられる。 これらトランスペアレントラッチ１３，１４　のラッチ
信号及び第１，　第２輝度信号メモリ１，２の出力は輝
度信号Ｙと色信号Ｃｒ，　Ｃｂとから３原色信号を作成
する掛算器７へ入力され、掛算器７は公知の演算式によ
り３原色信号を算出して出力し、例えば図示しない表示
部へ与えられ、或いは３原色信号Ｒ，Ｇ，Ｂの処理部へ
与えられる。

【０００５】図５は奇数番目の画素の変換を行う場合の
タイミングチャートである。制御信号が与えられるとメ
モリ制御部はストローブ信号ＲＡＳ　バー，ＣＡＳバー
を発し、また出力イネーブル信号ＯＥ１　バー，ＯＥ２
バーを発するが、出力イネーブル信号ＯＥ２　が発せら
れた場合に第２輝度信号メモリ２から偶数画素の輝度信
号Ｙが読出される一方、第２色信号メモリ４から同一画
素の色信号Ｃｂが読出され、これがトランスペアレント
ラッチ１４にラッチされる。このように偶数画素アクセ
スサイクルが終了すると、次は出力イネーブル信号ＯＥ
１　バーがアクティブになり、奇数画素のアクセスサイ
クルとなる。これによって第１輝度信号メモリ１から奇
数画素の輝度信号Ｙが読出される一方、第１色信号メモ
リ３から同一画素の色信号Ｃｒが読出され、これがトラ
ンスペアレントラッチ１３にラッチされる。

【０００６】この奇数画素のアクセスサイクルで得た輝
度信号Ｙ及びトランスペアレントラッチ１３，１４　に
ラッチされたＣｒ，　Ｃｂは掛算器７へ入力され、これ
によって色信号Ｒ，Ｇ，Ｂが算出される。図６は偶数番
目の画素の変換を行う場合のタイミングチャートであり
、図５の場合と奇数，偶数が逆になる外は全く同様であ
る。

【０００７】

【発明が解決しようとする課題】以上のように一画素の
表示に対し２読出しサイクルが必要なのであり、高速化
に限界がある。本発明はこのような問題点を解決するた
めになされたものであり、奇数番目の画素用の色信号用
メモリと偶数番目の画素用の色信号用メモリとを同時的
にアクセスすることとして、メモリアクセス速度を２倍
に高速化できるメモリ制御方式及びメモリ装置を提供す
ることを目的とする。

【０００８】

【課題を解決するための手段】図１は本発明の原理説明
図である。メモリは２画素分が１組になって同一アドレ
スでアクセスされるようになっており、輝度信号Ｙは全
画素分が記憶されているが、色信号Ｃｒは奇数画素のア
ドレスに、色信号Ｃｂは偶数画素のアドレスにのみ記憶
されている。この発明ではコラムアクセスストローブ信
号を奇数画素用ＣＡＳ１バー、偶数画素用ＣＡＳ２バー
と、２とおり用い、輝度信号Ｙを記憶しているメモリに
は奇，　偶個別に用いるが、色信号Ｃｒ，　Ｃｂを記憶
しているメモリにはＯＲゲート６により奇，　偶両画素
のアクセスタイミングともに与えることとする。

【０００９】

【作用】これにより全画素において各画素の輝度信号Ｙ
と色信号Ｃｒ　（又はＣｂ）　と、相隣画素の色信号Ｃ
ｂ　（又はＣｒ）　とが同時的に読出され、読出し、３
原色信号への変換の高速化が図れる。

【００１０】

【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図１は本発明のメモリ装置のブロック図で
ある。図において１，２は奇数，偶数番目の画素の輝度
信号Ｙを記憶している第１，第２輝度信号メモリ、３は
奇数番目の画素の色信号Ｃｒを記憶している第１色信号
メモリ、４は偶数番目の画素の色信号Ｃｂを記憶してい
る第２色信号メモリである。このメモリ装置を備えるシ
ステム全体の制御を行うＣＰＵ　９はバスを介してメモ
リ制御部５に制御信号及びアドレスを与え、メモリ制御
部５にメモリ１，２，３，４の読出し、書込みの制御を
行わしめる。メモリ制御部５はメモリ１，２，３，４に
対してアドレス，ローアクセスストローブ信号ＲＡＳ　
バー、出力イネーブル信号ＯＥバー、書込イネーブル信
号ＷＥバーを与える。

【００１１】そして奇数番目の画素に対する読出しの場
合にはコラムアクセスストローブ信号ＣＡＳ１バーを発
し、これを第１輝度信号メモリ１に与えると共に、ＯＲ
ゲート６に与える。また偶数番目の画素に対する読出し
の場合にはコラムアクセスストローブ信号ＣＡＳ２バー
を発し、これを第２輝度信号メモリ２に与えると共に、
ＯＲゲート６に与える。ＯＲゲート６出力は第１色信号
メモリ３，第２色信号メモリ４へコラムアクセスストロ
ーブ信号として与えられる。メモリ１，２，３，４から
読出された輝度信号Ｙ及び色信号Ｃｒ，Ｃｂは掛算器７
へ入力され、公知の演算を施されて３原色信号Ｒ，Ｇ，
Ｂとなり、バスを経由してＣＰＵ　９へ与えられ、或い
は図示しない表示部へ与えられる。

【００１２】また双方向バッファ８，バスを介してＣＰ
Ｕ　９等の外部回路へ出力されていく。以上の如き本発
明のメモリ装置における読出しアクセスは以下のように
行われる。図３は本発明方法のタイミングチャートを示
している。制御信号は各画素のアクセスサイクルごとに
アクティブになり、これと同期してローアクセスストロ
ーブ信号ＲＡＳ　バー及び出力イネーブル信号ＯＥバー
がアクティブになる。コラムアクセスストローブ信号Ｃ
ＡＳ１バー，　ＣＡＳ２バーは夫々奇数画素アクセスサ
イクル，　偶数画素アクセスサイクルでアクティブとな
る。ストローブ信号ＣＡＳ１バーがアクティブになると
第１輝度信号メモリ１がアクセスされて該当アドレスの
画素（奇数番目）の輝度信号Ｙが読出されるが、このと
きストローブ信号ＣＡＳ１バーはＯＲゲート６を介して
第１，第２色信号メモリ３，４へ与えられるので、該当
画素（奇数番目）の色信号Ｃｒと、同一アドレスの相隣
画素　（偶数番目）の色信号Ｃｂとが夫々メモリ３，４
から読出される。従ってこれらが掛算器７へ入力され、
そのサイクルで３原色信号Ｒ，Ｇ，Ｂが得られる。

【００１３】次のサイクルでストローブ信号ＣＡＳ２バ
ーがアクティブになると前述したところとは逆に第２輝
度信号メモリ２から該当アドレスの画素　（偶数番目）
　の輝度信号Ｙが読出され、またこの画素の色信号Ｃｂ
と、同一アドレスの相隣画素　（奇数番目）　の色信号
Ｃｒとが夫々メモリ４，３から読出される。従ってこの
場合も掛算器７に信号Ｙ，Ｃｒ，　Ｃｂが同時的に与え
られて３原色信号Ｒ，Ｇ，Ｂが得られる。

【００１４】なお上述の実施例ではストローブ信号ＣＡ
Ｓ１バー，　ＣＡＳ２バーをＯＲゲート６を介してメモ
リ３，４に与えているが、同機能を果たす論理ゲートで
あれば何でもよい。

【００１５】

【発明の効果】以上の如き本発明による場合は１画素分
の３原色を得るための輝度信号Ｙ、色信号Ｃｒ，　Ｃｂ
の読出しを１アクセスサイクルで行えるので従来に比し
て１／２　の時間に短縮でき、画像処理の高速化が図れ
る。また本発明による場合はストローブ信号ＣＡＳ１バ
ー，　ＣＡＳ２バーの２通りを必要とするが、出力イネ
ーブル信号は１通りで足り、メモリ制御部の負担は従来
と実質的に変わらない。またハードウェア上の負担はＯ
Ｒゲート６が増加するが、色信号ラッチ用のトランスペ
アレントラッチが不要となり、回路構成は従来に比して
簡素化される等、本発明は優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明装置のブロック図である。

【図３】本発明方法のタイミングチャートである。

【図４】従来のメモリ装置のブロック図である。

【図５】従来の奇数画素変換の場合のタイミングチャー
トである。

【図６】従来の偶数画素変換の場合のタイミングチャー
トである。

【符号の説明】

１　　第１輝度信号メモリ ２　　第２輝度信号メモリ ３　　第１色信号メモリ ４　　第２色信号メモリ ５　　メモリ制御部 ６　　ＯＲゲート ７　　掛算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　各画素の３原色信号を得るために、相
   隣する画素の一方の輝度信号を記憶している第１輝度信
   号メモリ（１）　と、相隣する画素の他方の輝度信号を
   記憶している第２輝度信号メモリ（２）　と、相隣する
   画素の一方の第１色信号を記憶している第１色信号メモ
   リ（３）　と、相隣する画素の他方の第２色信号を記憶
   している第２色信号メモリ（４）とから輝度信号，第１
   色信号及び第２色信号を読出すメモリ制御方式において
   、第１輝度信号メモリ（１）　及び第２輝度信号メモリ
   （２）　へ交互的に与えるべきストローブ信号を第１色
   信号メモリ（３）　及び第２色信号メモリ（４）　へ同
   時的に与えることを特徴とするメモリ制御方式。
2. 【請求項２】　　相隣する画素の一方の輝度信号を記憶
   している第１輝度信号メモリ（１）　と、相隣する画素
   の他方の輝度信号を記憶している第２輝度信号メモリ（
   ２）　と、相隣する画素の一方の第１色信号を記憶して
   いる第１色信号メモリ（３）　と、相隣する画素の他方
   の第２色信号を記憶している第２色信号メモリ（４）　
   と、前記第１輝度信号メモリ（１）　及び第２輝度信号
   メモリ（２）　へ交互的に与えるべき２つのストローブ
   信号を発するメモリ制御部（５）　とを備え、これらか
   ら読出した輝度信号、第１色信号及び第２色信号から各
   画素の３原色信号を算出するメモリ装置において、前記
   ２つのストローブ信号を入力とし、その出力を第１色信
   号メモリ（３）　及び第２色信号メモリ（４）　へスト
   ローブ信号として同時的に与える論理ゲート（６）　を
   有することを特徴とするメモリ装置。