JPH04257080A - メモリアクセス方式及びメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリアクセス方式及び
該メモリアクセス方式の実施に使用するメモリ装置に関
し、更に詳述すれば画像処理等において高速処理を可能
とするメモリアクセス方式及びメモリ装置に関するもの
である。

【０００２】

【従来の技術】大量データの高速処理に対する要求は益
々高まっている。これはリアルタイムでの処理が要求さ
れる画像処理分野で著しい。例えばカラー静止画符号化
に係る国際標準規格であるＡＤＣＴ画像符号化方式に準
拠したプログレッシブ復元では、段階的に復元精度を上
げていく過程で、画像メモリに記憶されているデータを
読出し、これに新たなデータを加算して、元のアドレス
に加算結果のデータを再書込みするという処理を多数の
画素について行い、また反復する必要があり、その高速
化が切望されている。

【０００３】図４は処理に使用するメモリ装置の概略ブ
ロック図である。メモリ（ビデオＲＡＭ）２１は加算処
理部２２によって発せられたアドレスによってアクセス
され、そのデータが記憶部２３に読出され、ここに読出
されたデータと新データとが加算部２４にて加算され加
算結果のデータが前記アドレスに書込まれる。このよう
な処理が順次変更されるアドレスごとに行われていく。

【０００４】

【発明が解決しようとする課題】このような処理方式で
は１回の加算処理に読出し、書込みの２回のメモリアク
セスが必要であり、通常のメモリアクセスを伴う処理の
約２倍の時間を要し、高速化の大きな制約となっていた
。本発明は斯かる問題点を解決するためになされたもの
であり、メモリを複数設け、一方に対して加算結果デー
タの書込みを行う間に他方に対して次順の加算のための
データの読出しを行うこととして、大幅な高速化が実現
できるメモリアクセス方式及びその実施に使用する装置
を提供することを目的とする。

【０００５】

【課題を解決するための手段】図１は本発明のメモリア
クセス方式の原理説明図である。図示の如く複数のメモ
リ１，２を設けておく。一方のメモリ１（又は２）から
読出したデータに新データを加算手段７で加算してこれ
をメモリ１（又は２）に書込む際に同時的にメモリ２（
又は１）から、次に新データを加算するためのデータを
読出す構成とする。

【０００６】

【作用】メモリ１に加算結果のデータを書込む際にメモ
リ２からのデータ読出しをすると、次にはメモリ２から
読出したデータに新データを加算し、この加算結果のメ
モリ２への書込みとメモリ１からのデータ読出しを同時
的にすることになる。そうすると書込み，読出しのため
のアクセスが同時的に行われることになり、大幅な高速
処理が可能になる。

【０００７】

【実施例】以下本発明をその実施例を示す図面に基づい
て詳述する。図２は本発明に係るメモリ装置のブロック
図である。図において１，２は同一アドレス構造を有し
、例えば画像を記憶するメモリであり、ＲＡＭ　よりな
る。３はアドレスカウンタであり、これが出力するアド
レスはメモリ２、セレクタ５及びこれに１を加算する加
算器４に与えられる。加算器４出力はセレクタ５に与え
られる。セレクタ５はメモリ制御部６ａが発するアドレ
ス制御信号により２入力を交互に選択してメモリ１へ与
える。

【０００８】メモリ制御部６ａはＲＡＳ（Ｒａｗ　　Ａ
ｄｄｒｅｓｓ　　Ｓｔｒｏｂｅ）及びＣＡＳ（Ｃｏｌｕ
ｍｎ　ＡｄｄｒｅｓｓＳｔｒｏｂｅ）を発し、これをメ
モリ１，２に同様に与える。またメモリ制御部６ａは書
込イネーブル信号ＷＥ，　読出イネーブル信号ＯＥを発
し、セレクタ６ｂはこれらをメモリ１，２に相反的、且
つ交互的に与える。メモリ制御部６ａはこの切換制御の
ための読み書き制御信号ＣＴＲ　をセレクタ６ｂへ与え
る。つまり、メモリ制御部６ａ及びセレクタ６ｂは２つ
のメモリ１，２に書込み、読出し用制御信号を相反的，
交互的に与える手段として機能する。

【０００９】メモリ１，２から読出されたデータはゲー
ト部９１，９２　を介してセレクタ１１へ入力される。 このセレクタ１１には読み書き制御信号ＣＴＲ　が与え
られており、交互的に読出されるメモリ１又は２からの
読出データを記憶部８へ与える。記憶部８はセレクタ１
１経由の読出データをラッチする。記憶部８にラッチさ
れた読出しデータ及び新データは加算手段７へ入力され
、加算結果はゲート９１，９２　経由でメモリ１，２へ
与えられる。アドレスカウンタ３，メモリ制御部６ａ，
　加算手段７等メモリ１，２以外の回路は、新データを
それまでメモリ１，２に記憶されているデータに加算し
てメモリ１，２に書込むための加算処理部１０として位
置づけられる。

【００１０】次に上述のメモリ装置の動作を図３のタイ
ミングチャートに基づいて説明する。メモリ１，２はこ
れら２つ１組で所要のデータ全体を記憶するものであり
、例えばメモリ１，２で１画面のデータを記憶し、一方
が奇数番目の画素のデータ、他方が偶数番目の画素のデ
ータを記憶する。前述したようにＲＡＳ，ＣＡＳ　はメ
モリ１，２に同様に与えられる。書込イネーブル信号Ｗ
Ｅ及び読出イネーブル信号ＯＥはローレベルで有意とな
り、メモリ１，２で相反的に、つまりメモリ１に書込イ
ネーブル信号ＷＥが与えられているときにメモリ２に読
出イネーブル信号ＯＥが与えられており、また交互的に
、つまり各メモリ１，２において書込イネーブル信号Ｗ
Ｅと読出イネーブル信号ＯＥとが交互に与えられる。

【００１１】メモリ１に与えられる書込イネーブル信号
ＷＥがローレベルになった時点Ｔ１　から説明する。こ
の時点Ｔ１　までに先にメモリ１から読出したデータＤ
ＡＴＡ１　は記憶部８にラッチされており、このデータ
ＤＡＴＡ１　と新データＮＤＡＴＡ１とが加算手段７で
加算されてゲート部９１，９２　からメモリ１，２へ与
えられている。メモリ１に与えられる書込イネーブル信
号ＷＥが時点Ｔ１　でローレベルに転じるとこの時点で
加算手段７の出力、つまりＤＡＴＡ１　とＮＤＡＴＡ１
との和がメモリ１に書込まれることになる。書込まれる
アドレスはアドレスカウンタ３がこのとき出力している
値の番地（ロウ１，コラム１）である。

【００１２】一方、メモリ２では読出イネーブル信号Ｏ
Ｅがローレベルに転じているか、ハイレベルに戻る時点
でこのときのアドレス（ロウ１，コラム１）のデータＤ
ＡＴＡ２　を読出書込制御信号ＣＴＲ　でセレクタ１１
をゲート部９２側とし、記憶部８にラッチする。次には
メモリ制御部６ａはセレクタ５にアドレス制御信号を発
して加算器４側出力をメモリ１側に与えるようにする。 従って、アドレスカウンタ３自体がインクリメントされ
ないこの状態下ではメモリ１はロウ１，コラム２に、ま
たメモリ２はロウ１，コラム１がアクセスされることに
なる。

【００１３】メモリ２側で書込イネーブル信号ＷＥがロ
ーレベルに転じるＴ２　の時点では、これに先立って入
力された新データＮＤＡＴＡ２と先に読出して記憶部８
にラッチされているＤＡＴＡ２　との和がゲート部９１
，９２　経由でメモリ１，２へ既に与えられているので
メモリ２のアドレス（ロウ１，コラム１）への書込が行
われる。一方、メモリ１では読出イネーブル信号がハイ
レベルに変わる時点で、このときのアドレス（ロウ１，
コラム２）から読出したデータを読み書き制御信号ＣＴ
Ｒ　でゲート部９１側を選択したセレクタ１１経由で記
憶部８にラッチさせる。

【００１４】次にはアドレスカウンタ３がインクリメン
トされ、またセレクタ５はアドレスカウンタ３側の出力
を選択する状態となる。これにより両メモリ１，２には
同一アドレス（ロウ１，コラム２）が与えられることに
より、メモリ１側では記憶部８にラッチされているＤＡ
ＴＡ３　と新データＮＤＡＴＡ３との和の書込みが、ま
たメモリ２側では次の加算対象のデータＤＡＴＡ４　の
読出し、ラッチが行われることになる。以上の処理が反
復され、メモリ１ではデータＤＡＴＡ１，ＤＡＴＡ３　
…ＤＡＴＡ２ｎ＋１　と対応新データとの加算による書
き替えが、またメモリ２ではデータＤＡＴＡ２，ＤＡＴ
Ａ４　…ＤＡＴＡ２ｎと対応新データとの加算による書
き替えが行われる。

【００１５】この間において一のデータの書込みと次順
のデータの読出しとを同時的に行うのでアクセスに要す
る時間は略半減することとなるのである。なお、前述の
実施例では加算器４により、アドレスカウンタ３の出力
するアドレスに１を加算した値で２メモリの同時アクセ
スを行うこととしたが、アドレスカウンタ３の出力する
アドレスに１を減算する構成としても、また２以上の数
を加算又は減算する構成としても前述の実施例同様に本
発明を実現できる。

【００１６】

【発明の効果】本発明方式によれば上述のように複数メ
モリの夫々に対する書込、読出を同時的に行うので、そ
の分アクセス時間を削減でき、多量のデータ処理を行う
場合の高速化が図れる。また本発明のメモリ装置によれ
ば本発明方式を簡単な回路構成で実現できる等、本発明
は優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明方式の原理説明図である。

【図２】本発明のメモリ装置のブロック図である。

【図３】本発明のメモリ装置のタイミングチャートであ
る。

【図４】従来のメモリ装置の略示ブロック図である。

【符号の説明】

１，２　　　　　　　　メモリ ３　　　　　　　　　　　　アドレスカウンタ４　　　
　　　　　　　　　加算器 ５，６ｂ，１１　　　　　セレクタ ６ａ　　　　　　　　　　　　メモリ制御部７　　　　
　　　　　　　　加算手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　メモリに記憶したデータを読出し、該
   データに他のデータを加算し、加算して得たデータをメ
   モリに書込む処理を順次行うメモリのアクセス方式にお
   いて、メモリ（１，２）を複数設け、加算して得たデー
   タを一のメモリに書込む際に、次に加算すべきデータを
   他のメモリから読出すことを特徴とするメモリアクセス
   方式。
2. 【請求項２】　　２つのメモリ（１，２）と、これらの
   メモリ（１，２）に与えるべきアドレスを発生するアド
   レスカウンタ（３）と、該アドレスカウンタ（３）が発
   生するアドレスに所定数を加算若しくは減算する手段（
   ４）と、アドレスカウンタが発生するアドレス又は、前
   記手段（４）が出力する加算若しくは減算されたアドレ
   スを一方のメモリへ選択的に与える手段（５）と、２つ
   のメモリに書込み，読出しの制御信号を相反的、且つ交
   互的に与える手段（６ａ，６ｂ）と、一のメモリから読
   出したデータと他のデータとを加算する手段（７）とを
   備え、前記加算手段（７）による加算結果を他のメモリ
   に書込むべくなしてあることを特徴とするメモリ装置。