JPH05210375A

JPH05210375A - 表示回路

Info

Publication number: JPH05210375A
Application number: JP4014730A
Authority: JP
Inventors: Masami Nishida; 正己西田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-01-30
Filing date: 1992-01-30
Publication date: 1993-08-20

Abstract

(57)【要約】【目的】ＣＬＵＴを用いた表示回路で、表示色数を制限
したモードに応じて、画像メモリ用のＤＲＡＭの制御タ
イミングを変える必要がなく、表示色が少ない場合に
は、即座に表示色が変えられる表示回路を提供すること
にある。【構成】画像メモリと、画像メモリより読み出したパラ
レルデータを時系列順に並び変えるためのシフトレジス
タとの間にマルチプレクサを設け、また、そのシフトレ
ジスタの出力先に、他の入力をラッチからとしたマルチ
プレクサ設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチメディアやパ−
ソナルコンピュ−タ等のカラ−ルックアップテ−ブル
（以下ＣＬＵＴ：Color Look Up Table と略記する）
を用いた表示回路に関し、画像メモリに用いたダイナミ
ックメモリ（以下ＤＲＡＭ：Dynamic Random Access M
emory と略記する）のアクセスタイミングを変えるこ
となく、表示画面の色数が制御できる表示回路に関す
る。

【０００２】

【従来の技術】例えば、パーソナルコンピュータ等の表
示のシステムでは、１ドットのデータのビット数で表示
の色数が決定される。つまり、１ドットが２ビットで表
されると、２²＝４通りの色で表示でき、１ドットが８
ビットで表されると、２⁸＝２５６通りの色で表示でき
ることになる。このような表示システムで、従来は高解
像度で色数の限定されるモードと、ドットクロックを２
分の１にして、若干解像度は下がるが色数を多くしたモ
ードとを設ける事により、画面に表示する色数によっ
て、表示用のメモリ容量を増加しなくとも良い表示方式
があった。

【０００３】本発明に関連するものには、特開昭６２−
１６０４９０号公報がある。

【０００４】

【発明が解決しようとする課題】上記従来技術では、色
数によって画面の解像度が変化してしまい、さらにそれ
にともないシステムのクロックを変化させるため、画像
メモリのアクセスタイミングが変わり、ＤＲＡＭを使用
した場合、アクセスタイミングが対応し切れない場合が
生じる可能性がある。

【０００５】本発明の目的は、色数によって表示画面の
解像度が変わることなく、さらに表示メモリに使用した
ＤＲＡＭの、アクセスタイミングも変えることなく表示
する表示回路を提供することにある。

【０００６】また、ＣＬＵＴ内のデータをその都度書き
替えなくても、表示色をすばやく変化させることにあ
る。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するため、画面に表示する色数によって、画像メモリ
から同時に読みだされるデータのビット数を変えるとと
もに、時系列順にデータ配列の変換を行うシフトレジス
タの使用する本数を制御して、ドット単位のデータビッ
ト数を変える。さらに、画像メモリと上記シフトレジス
タとの間に、シフトレジスタの各ビットごとにマルチプ
レクサを挿入し、画面に表示する色数に応じて上記マル
チプレクサを切り換えてシフトレジスタの入力データを
変え、画像メモリから出力されるデータを、所定の時系
列の順に変換する。

【０００８】また、時系列順にデータ配列の変換を行う
各シフトレジスタの出力先にマルチプレクサを設け、そ
れらのマルチプレクサのもう一方の入力には、ラッチ等
の固定的なデータを設定する回路からの出力をいれる。

【０００９】

【作用】画面の色数に対応して、時系列順にデータ配列
の変換を行うシフトレジスタの本数を制御するととも
に、使用するシフトレジスタの本数とシフト長の合計
が、画像メモリから同時に読みだすデータビット数と同
じになるようにし、さらに各モードに対応して画像メモ
リからのデータをマルチプレクサで切り換えて、シフト
レジスタからの出力が所定の時系列順に並ぶようにす
る。

【００１０】この時、画像データを出力する画像メモリ
のメモリサイクルは、表示画像の精細度が変わらないた
め、どのモードでも変化することなく、画像メモリにＤ
ＲＡＭを用いても、ＲＡＳやＣＡＳなどのアクセスタイ
ミングを変えるための回路は必要ない。

【００１１】さらに、画面に表示する色数が少ないモー
ドになった場合に、使用しないシフトレジスタだけの出
力先のマルチプレクサを切り換えることにより、ラッチ
等から出力される固定値のデータをシフトレジスタから
のデータとともにＣＬＵＴに入力する。そして、この固
定値のデータをドット単位のデータのオフセット値とし
て扱うことにより、ＣＬＵＴの別のアドレスとして入力
し、その入力されたアドレスに対応した別の色を表示す
る。この場合は、あらかじめＣＬＵＴに固定値のデータ
のオフセットに応じたアドレスの部分に、別の表示色を
入力しておく必要があるが、それだけ用意をしておく
と、シフトレジスタ出力先のマルチプレクサを切り換
え、上記ラッチのデータを入力するだけで、別の色にす
ばやく変えることができる。

【００１２】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。

【００１３】図１のハードウェアブロック図は、本発明
を実現するためのシステムの１実施例である。

【００１４】図１において、１００はＣＲＴコントロー
ラ（以下ＣＲＴＣ：Cathode RayTube Contoller と略
記する）、１０１はマルチプレクサ、１０２はデコー
ダ、１０３は画像メモリ制御回路、１０４，１０５，１
０６，１０７は画像メモリ、１０９はＣＰＵ，１１０，
１１１，１１２，１１３，１１４，１１５，１１６，１
１７はシフトレジスタ、１２０，１２１，１２２，１２
３はマルチプレクサ、１３１，１３２，１３３，１３
４，１３５，１３６，１３７はラッチ、１４１，１４
２，１４３，１４４，１４５，１４６，１４７はマルチ
プレクサ、１５０はＣＬＵＴ，１５１はディジタル−ア
ナログ変換器（以下Ｄ／Ａ：Digital/Analogconverter
と略記する）である。

【００１５】図１のブロック図における主なデータの流
れは以下の通りである。

【００１６】まず、外部回路（図示せず）から画像デー
タを画像メモリ１０４〜１０７に書き込む場合には、画
像メモリ制御回路１０３からの制御信号ＷＥにより、各
画像メモリごとに１６ビットずつ書き込まれる。

【００１７】さらに、画像を表示する場合は、ＣＲＴＣ
１００からは画像メモリ用のアドレスデータと、入出力
制御用の制御信号が出力され、アドレスデータは画像メ
モリ１０４，１０５，１０６，１０７に、またそれらの
アドレスデータの一部と制御信号は画像メモリ制御回路
１０３に入力され、ここからの出力により、画像メモリ
１０４，１０５，１０６，１０７へのデータの入出力が
制御される。なお、ＣＲＴＣ１００の制御はＣＰＵ１０
９によって行われるとともに、ＣＰＵ１０９からはあら
かじめＣＬＵＴ１５０に対し、画像データに対応したＲ
（Ｒｅｄ），Ｇ（Ｇｒｅｅｎ），Ｂ（Ｂｌｕｅ）のデー
タを書き込んでおく。

【００１８】次に、画像メモリ１０４，１０５，１０
６，１０７から出力されたデータは、シフトレジスタ１
１０〜１１３にはマルチプレクサ１２０〜１２３をそれ
ぞれ通して、またシフトレジスタ１１４〜１１７には直
接入力される。

【００１９】これらシフトレジスタ１１０〜１１７によ
って時系列順に並び変えられたデータは、マルチプレク
サ１４１〜１４７を通ってＣＬＵＴ１５０に入力され
る。この時、表示する色数によってマルチプレクサ１４
１〜１４７が切り換えられ、シフトレジスタ１１４〜１
１７からのデータのかわりに、ラッチ１３１〜１３７の
データが出力される。

【００２０】このようにしてＣＬＵＴ１５０に入力され
たドットごとのデータは、ＣＰＵ１０９からあらかじめ
書き込んでおいたＲ，Ｇ，Ｂのディジタルデータにリア
ルタイムに変換される。それらのＲ，Ｇ，Ｂのディジタ
ルデータはＤ／Ａ１５１に送られ、アナログのＲ，Ｇ，
Ｂに変換された後、表示装置（図示せず）に送られ表示
される。

【００２１】以下このシステムの動作を、例として６４
０×４８０の画面構成、ドットクロックが２５ＭＨｚ
で、まず２５６色表示の場合について説明する。

【００２２】この場合ＣＬＵＴ１５０には、２５６＝２
⁸で８ビットのデータが入力されれば良い。したがって
理想的には、８ビットのデータが２５ＭＨｚの周期で出
力される画像メモリがあれば良い。

【００２３】しかし、実際には画像メモリとしては容量
が大きく、大量のメモリが必要なため（上記の画面構成
で、１画面約３０７ｋバイト）、価格が高くアクセスス
ピードの早いスタティックＲＡＭより、アクセススピー
ドは遅いが価格の安いＤＲＡＭが用いられる場合が多
い。

【００２４】ところが、ＤＲＡＭで２５ＭＨｚのメモリ
サイクルでデータは出力できない。そこで、ＤＲＡＭか
らは所定のメモリサイクル（最大で約６ＭＨｚ）以下で
データを出力し、その１メモリサイクルの間にドット単
位の８ビットの整数倍のデータを複数の画像メモリより
同時に出力する。

【００２５】ここでは、８ドット分、つまり６４ビット
のデータを画像メモリ１０４，１０５，１０６，１０７
より出力する。この時メモリサイクルは、２５ＭＨｚ／
８＝３．１２５ＭＨｚでよいことになり、メモリサイク
ルとしては問題ない。

【００２６】ここで各画像メモリの出力は１６ビットで
あり、画像メモリ１０４の１６ビットの出力データをＰ
０〜Ｐ１５、画像メモリ１０５の１６ビットの出力デー
タをＱ０〜Ｑ１５、画像メモリ１０６の１６ビットの出
力データをＲ０〜Ｒ１５、画像メモリ１０７の１６ビッ
トの出力データをＳ０〜Ｓ１５とする。

【００２７】このように、画像メモリからの出力を制御
するのは画像メモリ制御回路１０３であるが、このブロ
ックの回路の一例を図６に示す。

【００２８】図６において、１０１−Ａ，１０１−Ｂ，
１０１−Ｃ，１０１−Ｄはマルチプレクサで、図１のマ
ルチプレクサ１０１を詳細に図示したものであり、ま
た、１０２は図１のデコーダと同じものである。１６
０，１６１，１６２，１６３，１６４，１６５はＯＲゲ
ート、１７０はインバータである。

【００２９】なお、図６において、ＯＥは制御信号、Ａ
０，Ａ１はアドレスデータの下位２ビットの信号で、こ
れらはいずれも図１のＣＲＴＣ１００から出力される。
さらに、マルチプレクサ１０１−Ａ，１０１−Ｂ，１０
１−Ｃ，１０１−Ｄのそれぞれの出力は、図１の画像メ
モリ１０４，１０５，１０６，１０７のＯＥの端子に入
力される。

【００３０】また、図６の画像メモリ制御回路の入力信
号タイミングを図７（ａ）に、出力信号のタイミングを
図７（ｂ），（ｃ）に示す。

【００３１】２５６色表示のモードでは、マルチプレク
サ１０１−Ａ，１０１−Ｂ，１０１−Ｃ，１０１−Ｄは
入力ａが選択されており、つまり、ＯＥの信号がそのま
まマルチプレクサ１０１−Ａ，１０１−Ｂ，１０１−
Ｃ，１０１−Ｄから出力され、画像メモリ１０４，１０
５，１０６，１０７からアドレスＡ０，Ａ１に関係なく
６４ビットのデータが同時に出力されることになる。

【００３２】この時の画像メモリからの６４ビットのデ
ータが、シフトレジスタ１１０〜１１７にどのように入
力されるかを図２に示す。

【００３３】図２において、シフトレジスタ１１０〜１
１７は図１に示されたシフトレジスタと同じものであ
る。このようにシフトレジスタにデータを入力するに
は、マルチプレクサ１２０〜１２３を切り換える必要が
あるが、そのマルチプレクサの例を図８に示す。

【００３４】図８（ａ）は、シフトレジスタ１１０の出
力段から見て、１段目のレジスタに接続された１５入力
のマルチプレクサの例で、２段目以降は１５入力の入力
信号が異なるだけで、同じ構成である。

【００３５】また、図８（ｂ）は、シフトレジスタ１１
１の出力段から見て、１段目のレジスタに接続された７
入力のマルチプレクサの例で、２段目以降は７入力の入
力信号が異なるだけで同じ構成であり、図８（ｃ）も同
様に、シフトレジスタ１１３の出力段から見て、１段目
のレジスタに接続された３入力のマルチプレクサの例
で、２段目以降、およびシフトレジスタ１１２の８個の
レジスタにつながるマルチプレクサは、３入力の入力信
号が異なるだけで同じ構成である。

【００３６】２５６色表示モードにおいては、これらの
マルチプレクサは全て入力ａが選択されており、これに
よってＰ８のデータが図８（ａ）のマルチプレクサを通
してシフトレジスタ１１０の１段目に入力され、Ｐ９の
データが図８（ｂ）のマルチプレクサを通してシフトレ
ジスタ１１１の１段目に入力され、Ｐ１１のデータが図
８（ｃ）のマルチプレクサを通してシフトレジスタ１１
３の１段目に入力されることになり、以下同様にして図
２に示したように、シフトレジスタ１１０〜１１７に６
４ビットのデータが同時に入力される。

【００３７】つまり、図２のシフトレジスタ１１７に
は、出力段の方から順に、図１の画像メモリ１０４より
Ｐ１５，Ｐ７のデータが、その後には図１の画像メモリ
１０５よりＱ１５，Ｑ７のデータが、その後には図１の
画像メモリ１０６よりＲ１５，Ｒ７のデータが、その後
には図１の画像メモリ１０７よりＳ１５，Ｓ７のデータ
がそれぞれパラレル入力される。シフトレジスタ１１０
〜１１６については以下同様である。このようにして、
シフトレジスタ１１０〜１１７には画像データが時系列
順に入力され、それらシフトレジスタに入力されるドッ
トクロックにより、それぞれシフト出力される。なお、
シフトレジスタ１１０〜１１７の出力先に接続されてい
るマルチプレクサ１４１〜１４７は、２５６色表示モー
ドでは全てシフトレジスタ側に選択されて出力される。

【００３８】したがって、ＣＬＵＴ１５０に入力される
１ドット目のデータはＰ８〜Ｐ１５で、Ｐ１５がデータ
の最上位ビット、Ｐ８がデータの最下位ビットであり、
以下２ドット目のデータはＰ０〜Ｐ７、３ドット目のデ
ータはＱ８〜Ｑ１５という順に、ＣＬＵＴ１５０に入力
される。以下、８ビットのデータがアナログＲ，Ｇ，Ｂ
の信号に変換されるまでは上記に説明した通りである。

【００３９】次に、このシステムで１６色表示の場合に
ついて説明する。

【００４０】この場合ＣＬＵＴ１５０には、１６＝２⁴
で４ビットのデータが入力されれば良い。

【００４１】ここでは、８ドット分、つまり３２ビット
のデータを画像メモリ１０４，１０５、または画像メモ
リ１０６，１０７より同時に出力する。この時メモリサ
イクルは、２５６表示の時と同じ８ドット同時読み出し
であるから、２５ＭＨｚ／８＝３．１２５ＭＨｚでよい
ことになり、メモリサイクルは変わらない。従って、Ｄ
ＲＡＭのＲＡＳ，ＣＡＳ信号や、行アドレスデータと列
アドレスデータとの切り換えといった微妙なタイミング
の制御信号をモードによって変えないですむ。また、２
５６色の表示モードで使用した画像メモリ全てを無駄な
く使用することができる。ただし、ＣＲＴＣ１００から
のアドレスデータの出力タイミングは、２５６色表示の
ときの２倍となる。

【００４２】このように、画像メモリからの出力を制御
するのは画像メモリ制御回路１０３であるが、このブロ
ックの回路の一例を図６に示す。

【００４３】１６色表示のモードでは、マルチプレクサ
１０１−Ａ，１０１−Ｂ，１０１−Ｃ，１０１−Ｄは入
力ｂが選択されている。つまり、アドレスデータＡ１の
信号がそのままＯＲゲート１６１に入力され、ＯＥ信号
によってゲートがかけられた後、マルチプレクサ１０１
−Ｃ，１０１−Ｄを通って画像メモリ１０５，１０４の
ＯＥ端子に、また、アドレスデータＡ１の信号がインバ
ータ１７０を通ってＯＲゲート１６０に入力され、ＯＥ
信号によってゲートがかけられた後、マルチプレクサ１
０１−Ａ，１０１−Ｂを通って画像メモリ１０７，１０
６に入力され、画像メモリ１０４，１０５から、または
画像メモリ１０６，１０７からそれぞれのタイミングに
応じて３２ビットのデータが同時に出力されることにな
る。この時のマルチプレクサ１０１−Ａ，１０１−Ｂか
ら出力される信号と、マルチプレクサ１０１−Ｃ，１０
１−Ｄから出力される信号のタイミングを図７（ｂ）に
示す。

【００４４】次に、画像メモリからの３２ビットのデー
タが、シフトレジスタ１１０〜１１３にどのように入力
されるかを図３に示す。ここで、図３（ａ）は図７の制
御タイミングの（２０），（２１）の期間にシフトレジ
スタ１１０〜１１３に入力されるデータを示しており、
図３（ｂ）は図７の制御タイミングの（２２），（２
３）の期間にシフトレジスタ１１０〜１１３に入力され
るデータを示している。なお、このモードでは、シフト
レジスタ１１４〜１１７は使用しない。

【００４５】図３において、シフトレジスタ１１０〜１
１３は図１に示されたシフトレジスタと同じものであ
る。また、シフトレジスタとマルチプレクサとの接続関
係は、２５６色表示モードの場合と同じである。

【００４６】１６色表示モードにおいて、図８（ａ），
（ｂ），（ｃ）のマルチプレクサは図７の制御タイミン
グの（２０），（２１）の期間では入力ｂが選択されて
おり、これによってＰ１２のデータが図８（ａ）のマル
チプレクサを通してシフトレジスタ１１０の１段目に入
力され、Ｐ１３のデータが図８（ｂ）のマルチプレクサ
を通してシフトレジスタ１１１の１段目に入力され、Ｐ
１５のデータが図８（ｃ）のマルチプレクサを通してシ
フトレジスタ１１３の１段目に入力されることになり、
以下同様にして図３（ａ）に示したように、シフトレジ
スタ１１０〜１１３に３２ビットのデータが同時に入力
される。

【００４７】また、図７の制御タイミングの（２２），
（２３）の期間では、図８（ａ），（ｂ），（ｃ）のマ
ルチプレクサは入力ｃが選択されており、これによって
Ｒ１２のデータが図８（ａ）のマルチプレクサを通して
シフトレジスタ１１０の１段目に入力され、Ｒ１３のデ
ータが図８（ｂ）のマルチプレクサを通してシフトレジ
スタ１１１の１段目に入力され、Ｒ１５のデータが図８
（ｃ）のマルチプレクサを通してシフトレジスタ１１３
の１段目に入力されることになり、以下同様にして図３
（ｂ）に示したように、シフトレジスタ１１０〜１１３
に３２ビットのデータが同時に入力される。

【００４８】つまり、図７の制御タイミングの（２
０），（２１）の期間では、図３のシフトレジスタ１１
３には、出力段の方から順に、図１の画像メモリ１０４
よりＰ１５，Ｐ１１，Ｐ７，Ｐ３のデータが、その後に
は図１の画像メモリ１０５よりＱ１５，Ｑ１１，Ｑ７，
Ｑ３のデータがそれぞれパラレル入力される。シフトレ
ジスタ１１０〜１１２については以下同様である。ま
た、図７の制御タイミングの（２２），（２３）の期間
では、図３のシフトレジスタ１１３には、出力段の方か
ら順に、図１の画像メモリ１０６よりＲ１５，Ｒ１１，
Ｒ７，Ｒ３のデータが、その後には図１の画像メモリ１
０７よりＳ１５，Ｓ１１，Ｓ７，Ｓ３のデータがそれぞ
れパラレル入力される。シフトレジスタ１１０〜１１２
については以下同様である。このようにして、シフトレ
ジスタ１１０〜１１３には画像データが時系列順に入力
され、それらシフトレジスタに入力されるドットクロッ
クにより、それぞれデータがシフト出力される。

【００４９】なお、シフトレジスタ１１０〜１１３の出
力先に接続されているマルチプレクサ１４１〜１４３
は、１６色表示モードでは全てシフトレジスタ側に選択
されて出力されるが、マルチプレクサ１４４〜１４７は
ラッチ１３４〜１３７側に選択されている。なお、これ
らのラッチ１３１〜１３７はＣＰＵ１０９からデータの
書き込みが可能である。これはつまりシフトレジスタ１
１０〜１１３のデータが、ラッチ１３４〜１３７にＣＰ
Ｕ１０９からデータを書き込むことにより、２⁴＝１６
通りのデータに変化させることができることを示す。

【００５０】したがって、図７の制御タイミングの（２
０），（２１）の期間では、ＣＬＵＴ１５０に入力され
る１ドット目のデータはＰ１２〜Ｐ１５で、Ｐ１５がデ
ータの最上位ビット、Ｐ１２がデータの最下位ビットで
あり、以下２ドット目のデータはＰ８〜Ｐ１１、３ドッ
ト目のデータはＰ４〜Ｐ７という順に、ＣＬＵＴ１５０
に入力される。

【００５１】また、図７の制御タイミングの（２２），
（２３）の期間では、ＣＬＵＴ１５０に入力される１ド
ット目のデータはＲ１２〜Ｒ１５で、Ｒ１５がデータの
最上位ビット、Ｒ１２がデータの最下位ビットであり、
以下２ドット目のデータはＲ８〜Ｒ１１、３ドット目の
データはＲ４〜Ｒ７という順に、ＣＬＵＴ１５０に入力
される。

【００５２】この時本来ＣＬＵＴ１５０に入力されるデ
ータの上位４ビットは全て”０”にしておくべきである
が、上記のように、ラッチ１３４〜１３７の出力をマル
チプレクサ１４４〜１４７を通してＣＬＵＴ１５０に入
力することにより、あらかじめＣＬＵＴに色データを書
き込んでおけば、ＣＰＵ１０９によりラッチ１３４〜１
３７のデータを書き込むことにより、ＣＬＵＴ１５０の
データを１６色分書き替えなくても、瞬時に１６色の色
を１６通りの色に変えることができる。

【００５３】以下、シフトレジスタ１１０〜１１３から
の４ビットのデータと、ラッチ１３４〜１３７からの４
ビットのデータの計８ビットのデータがアナログＲ，
Ｇ，Ｂの信号に変換されるまでは上記に説明した通りで
ある。

【００５４】次に、このシステムで４色表示の場合につ
いて説明する。

【００５５】この場合ＣＬＵＴ１５０には、４＝２²で
２ビットのデータが入力されれば良い。

【００５６】ここでは、８ドット分、つまり１６ビット
のデータを画像メモリ１０４，１０５，１０６，１０７
のいずれか１つの画像メモリより出力する。この時メモ
リサイクルは、２５６色表示の時と同じ８ドット同時読
み出しであるから、２５ＭＨｚ／８＝３．１２５ＭＨｚ
でよいことになり、メモリサイクルは変わらない。従っ
て、ＤＲＡＭのＲＡＳ，ＣＡＳ信号や、行アドレスデー
タと列アドレスデータとの切り換えといった微妙なタイ
ミングの制御信号をモードによって変えないですむ。こ
の場合でも２５６色の表示モードで用いた全ての画像メ
モリにアクセスできるので、画像メモリを無駄に使用す
ることはない。ただし、ＣＲＴＣ１００からのアドレス
データの出力タイミングは、２５６色表示のときの４倍
の周期となる。このように、画像メモリからの出力を
制御するのは画像メモリ制御回路１０３であるが、この
ブロックの回路の一例を図６に示す。

【００５７】４色表示のモードでは、マルチプレクサ１
０１−Ａ，１０１−Ｂ，１０１−Ｃ，１０１−Ｄは入力
ｃが選択されている。つまり、アドレスデータＡ０，Ａ
１の信号がデコーダ１０２によって２−４デコードされ
た後、その４本の信号はそれぞれＯＲゲート１６２，１
６３，１６４，１６５に入力され、ＯＥ信号によってゲ
ートがかけられる。その後、それぞれマルチプレクサ１
０１−Ａ，１０１−Ｂ，１０１−Ｃ，１０１−Ｄを通っ
て、画像メモリ１０７，１０６，１０５，１０４のＯＥ
端子に入力され、それら画像メモリ１０４，１０５，１
０６，１０７から、それぞれのタイミングに応じて１６
ビットのデータが出力されることになる。この時のマル
チプレクサ１０１−Ａ，１０１−Ｂ，１０１−Ｃ，１０
１−Ｄから出力される信号のタイミングを図７（ｃ）に
示す。

【００５８】次に、画像メモリからの１６ビットのデー
タが、シフトレジスタ１１０，１１１にどのように入力
されるかを図４に示す。ここで、図４（ａ）は図７の制
御タイミングの（２０）の期間にシフトレジスタ１１
０，１１１に入力されるデータを示しており、以下同様
に図４（ｂ）は図７の制御タイミングの（２１），図４
（ｃ）は図７の制御タイミングの（２２），図４（ｄ）
は図７の制御タイミングの（２３）の期間にシフトレジ
スタ１１０，１１１に入力されるデータを示している。
なお、このモードでは、シフトレジスタ１１２〜１１７
は使用しない。

【００５９】図４において、シフトレジスタ１１０，１
１１は図１に示されたシフトレジスタと同じものであ
る。また、シフトレジスタとマルチプレクサとの接続関
係は、２５６色表示モードの場合と同じである。

【００６０】４色表示モードにおいて、図８（ａ），
（ｂ）のマルチプレクサは図７の制御タイミングの（２
０）の期間では入力ｄが選択されており、これによって
Ｐ１４のデータが図８（ａ）のマルチプレクサを通して
シフトレジスタ１１０の１段目に入力され、Ｐ１５のデ
ータが図８（ｂ）のマルチプレクサを通してシフトレジ
スタ１１１の１段目に入力されることになり、以下同様
にして図４（ａ）に示したように、シフトレジスタ１１
０，１１１に１６ビットのデータが同時に入力される。

【００６１】また、図７の制御タイミングの（２１）の
期間では、図８（ａ），（ｂ）のマルチプレクサは入力
ｅが選択されており、これによってＱ１４のデータが図
８（ａ）のマルチプレクサを通してシフトレジスタ１１
０の１段目に入力され、Ｑ１５のデータが図８（ｂ）の
マルチプレクサを通してシフトレジスタ１１１の１段目
に入力されることになり、以下同様にして図４（ｂ）に
示したように、シフトレジスタ１１０，１１１に１６ビ
ットのデータが同時に入力される。

【００６２】さらに、図７の制御タイミングの（２
２），（２３）の期間でも上記と同様にして、図４
（ｃ），（ｄ）に示したように、シフトレジスタ１１
０，１１１に１６ビットのデータが同時に入力される。

【００６３】つまり、図７の制御タイミングの（２０）
の期間では、図４（ａ）に示すように、シフトレジスタ
１１１には出力段の方から順に、図１の画像メモリ１０
４よりＰ１５，Ｐ１３，Ｐ１１，Ｐ９，Ｐ７，Ｐ５，Ｐ
３，Ｐ１のデータが、シフトレジスタ１１０には出力段
の方から順に、図１の画像メモリ１０４よりＰ１４，Ｐ
１２，Ｐ１０，Ｐ８，Ｐ６，Ｐ４，Ｐ２，Ｐ０のデータ
がそれぞれパラレル入力される。

【００６４】また、図７の制御タイミングの（２１）の
期間では、図４（ｂ）に示すように、シフトレジスタ１
１１には、出力段の方から順に、図１の画像メモリ１０
５よりＱ１５，Ｑ１３，Ｑ１１，Ｑ９，Ｑ７，Ｑ５，Ｑ
３，Ｑ１のデータがそれぞれパラレル入力される。シフ
トレジスタ１１１についても以下同様にパラレル入力さ
れる。

【００６５】このように、図７の制御タイミングの（２
２），（２３）の期間でもシフトレジスタ１１０，１１
１に画像データが上記と同様にして時系列順に入力さ
れ、それらシフトレジスタに入力されるドットクロック
により、それぞれデータがシフト出力される。

【００６６】なお、シフトレジスタ１１１の出力先に接
続されているマルチプレクサ１４１は、４色表示モード
ではシフトレジスタ側に選択されて出力されるが、マル
チプレクサ１４２〜１４７はラッチ１３２〜１３７側に
選択されている。なお、これらのラッチ１３１〜１３７
はＣＰＵ１０９からデータの書き込みが可能である。こ
れはつまりシフトレジスタ１１０，１１１のデータが、
ラッチ１３２〜１３７にＣＰＵ１０９からデータを書き
込むことにより、２⁶＝６４通りのデータに変化させる
ことができることを示す。

【００６７】したがって、図７の制御タイミングの（２
０）の期間では、ＣＬＵＴ１５０に入力される１ドット
目のデータはＰ１４，Ｐ１５で、Ｐ１５がデータの最上
位ビット、Ｐ１４がデータの最下位ビットであり、以下
２ドット目のデータはＰ１２，Ｐ１３、３ドット目のデ
ータはＰ１０，Ｐ１１という順に、ＣＬＵＴ１５０に入
力される。

【００６８】また、図７の制御タイミングの（２１）の
期間では、ＣＬＵＴ１５０に入力される１ドット目のデ
ータはＱ１４，Ｑ１５で、Ｑ１５がデータの最上位ビッ
ト、Ｑ１４がデータの最下位ビットであり、以下２ドッ
トめのデータはＱ１２，Ｑ１３、３ドットめのデータは
Ｑ１０，Ｑ１１という順に、ＣＬＵＴ１５０に入力され
る。

【００６９】以下、図７の制御タイミングの（２２），
（２３）の期間でも同様である。

【００７０】この時本来ＣＬＵＴ１５０に入力されるデ
ータの上位６ビットは全て”０”にしておくべきである
が、上記のように、ラッチ１３２〜１３７の出力をマル
チプレクサ１４２〜１４７を通してＣＬＵＴ１５０に入
力することにより、あらかじめＣＬＵＴに色データを書
き込んでおけば、ＣＰＵ１０９によりラッチ１３２〜１
３７のデータを書き込むことにより、ＣＬＵＴ１５０の
データを４色分書き替えなくても、瞬時に６４通りのい
ずれの４色の色にも変えることができる。

【００７１】以下、シフトレジスタ１１０，１１１から
の２ビットのデータと、ラッチ１３２〜１３７からの６
ビットのデータの計８ビットのデータがアナログＲ，
Ｇ，Ｂの信号に変換されるまでは上記に説明した通りで
ある。

【００７２】次に、このシステムで２色表示の場合につ
いて説明する。

【００７３】この場合ＣＬＵＴ１５０には、２＝２¹で
１ビットのデータが入力されれば良い。

【００７４】ここでは、８ドット分、つまり８ビットの
データを画像メモリ１０４，１０５，１０６，１０７の
いずれかより出力すれば良いが、画像メモリ１０４，１
０５，１０６，１０７はそれぞれ１６ビット出力となっ
ているため、初めの１メモリサイクル目で画像メモリか
ら読みだされた１６ビットのデータのうちの前半の８ビ
ットのデータを、次の１メモリサイクルで同じ画像メモ
リから読みだされた同じ１６ビットのデータのうちの後
半の８ビットのデータをそれぞれのタイミングでシフト
レジスタ１１０にロードする。この時メモリサイクル
は、２５６色表示の時と同じ８ドット読み出しであるか
ら、２５ＭＨｚ／８＝３．１２５ＭＨｚでよいことにな
り、メモリサイクルは変わらない。この時、４色表示モ
ードの場合と異なるのは、１つのメモリサイクルでシフ
トレジスタ１１０にデータがロードされるが、画像メモ
リから１度に読みだされる１６ビットのデータの半分の
８ビットであり、１つのアドレスデータに対して、２回
のメモリサイクルあることだけである。従って、ＤＲＡ
ＭのＲＡＳ，ＣＡＳ信号や、行アドレスデータと列アド
レスデータとの切り換えといった微妙なタイミングの制
御信号をモードによって変えないですむ。この場合でも
２５６色の表示モードで用いた全ての画像メモリにアク
セスできるので、画像メモリを無駄に使用することはな
い。ただし、ＣＲＴＣ１００からのアドレスデータの出
力タイミングは、２５６色表示のときの８倍の周期とな
る。

【００７５】このように、画像メモリからの出力を制御
するのは画像メモリ制御回路１０３であるが、このブロ
ックの回路の一例を図６に示す。

【００７６】２色表示のモードでは、マルチプレクサ１
０１−Ａ，１０１−Ｂ，１０１−Ｃ，１０１−Ｄは２色
表示のモードと同じく入力ｃが選択されている。つま
り、４色表示モードの場合と異なるのは、それぞれ（２
０），（２１），（２２），（２３）の期間の間に、２
回メモリアクセスされることだけで、以下同様である。

【００７７】次に、画像メモリからの１６ビットのデー
タが、シフトレジスタ１１０にどのように入力されるか
を図５に示す。ここで、図５（ａ）は図７の制御タイミ
ング（２０）の前半の期間にシフトレジスタ１１０に入
力されるデータを示しており、以下同様に図５（ｂ）は
図７の制御タイミングの（２０）の後半の期間，図５
（ｃ）は図７の制御タイミングの（２１）前半の期間，
図５（ｄ）は図７の制御タイミングの（２１）の後半の
期間にシフトレジスタ１１０に入力されるデータを示し
ている。以下図５（ｃ）〜（ｈ）においても上記と同様
である。なお、このモードでは、シフトレジスタ１１１
〜１１７は使用しない。

【００７８】図５において、シフトレジスタ１１０は図
１に示されたシフトレジスタと同じものである。また、
シフトレジスタとマルチプレクサとの接続関係は、２５
６色表示モードの場合と同じである。

【００７９】２色表示モードにおいて、図８（ａ）のマ
ルチプレクサは図７の制御タイミングの（２０）の前半
の期間では入力ｈが選択されており、これによってＰ１
５のデータが図８（ａ）のマルチプレクサを通してシフ
トレジスタ１１０の１段めに入力されることになる。以
下同様にして図５（ａ）に示したように、シフトレジス
タ１１０に８ビットのデータが同時に入力される。

【００８０】また、図７の制御タイミングの（２０）後
半の期間では図８（ａ）のマルチプレクサは入力ｉが選
択されており、これによってＰ７のデータが図８（ａ）
のマルチプレクサを通してシフトレジスタ１１０の１段
めに入力されることになる。以下同様にして図５（ｂ）
に示したように、シフトレジスタ１１０に８ビットのデ
ータが同時に入力される。

【００８１】さらに、図７の制御タイミングの（２
１），（２２），（２３）の前半、後半の期間でも上記
と同様にして、図５の（ｃ）〜（ｈ）に示したように、
シフトレジスタ１１０に８ビットのデータが同時に入力
される。

【００８２】つまり、図７の制御タイミングの（２０）
の前半の期間では、図５（ａ）に示すように、シフトレ
ジスタ１１０の出力段の方から順に、図１の画像メモリ
１０４よりＰ１５，Ｐ１４，Ｐ１３，Ｐ１２，Ｐ１１，
Ｐ１０，Ｐ９，Ｐ８のデータが、図７の制御タイミング
の（２０）の後半の期間ではシフトレジスタ１１０の出
力段の方から順に、図１の画像メモリ１０４よりＰ７，
Ｐ６，Ｐ５，Ｐ４，Ｐ３，Ｐ２，Ｐ１，Ｐ０のデータが
それぞれパラレル入力される。

【００８３】このようにして、図７の制御タイミングの
（２１），（２２），（２３）の前半、後半の期間で
も、シフトレジスタ１１０に画像データが上記と同様に
して時系列順に入力され、それらシフトレジスタに入力
されるドットクロックにより、それぞれデータがシフト
出力される。

【００８４】また、２色表示モードでは，マルチプレク
サ１４１〜１４７はラッチ１３１〜１３７側に選択され
ている。なお、これらのラッチ１３１〜１３７はＣＰＵ
１０９からデータの書き込みが可能である。これはつま
りシフトレジスタ１１０のデータが、ラッチ１３１〜１
３７にＣＰＵ１０９からデータを書き込むことにより、
２⁷＝１２８通りのデータに変化させることができるこ
とを示す。

【００８５】したがって、図７の制御タイミングの（２
０）の前半の期間では、時系列順にＰ１５，Ｐ１４，Ｐ
１３，Ｐ１２，Ｐ１１，Ｐ１０，Ｐ９，Ｐ８の最下位ビ
ットデータとともに、ラッチ１３１〜１３７の７ビット
のデータがそれぞれに付加されて、計８ビットのドット
データとしてＣＬＵＴ１５０に入力される。

【００８６】また、図７の制御タイミングの（２０）の
後半の期間では、時系列順にＰ７，Ｐ６，Ｐ５，Ｐ４，
Ｐ３，Ｐ２，Ｐ１，Ｐ０の最下位ビットデータととも
に、ラッチ１３１〜１３７の７ビットのデータがそれぞ
れに付加されて、計８ビットのドットデータとしてＣＬ
ＵＴ１５０に入力される。

【００８７】以下、図７の制御タイミングの（２１），
（２２），（２３）の期間でも同様である。

【００８８】この時本来ＣＬＵＴ１５０に入力されるデ
ータの上位７ビットは全て”０”にしておくべきである
が、上記のように、ラッチ１３１〜１３７の出力をマル
チプレクサ１４１〜１４７を通してＣＬＵＴ１５０に入
力することにより、あらかじめＣＬＵＴに色データを書
き込んでおけば、ＣＰＵ１０９によりラッチ１３１〜１
３７のデータを書き込むことにより、ＣＬＵＴ１５０の
データを２色分書き替えなくても、瞬時に２色の色を１
２８通りの色に変えることができる。

【００８９】以下、シフトレジスタ１１０からの１ビッ
トのデータと、ラッチ１３１〜１３７からの７ビットの
データの計８ビットのデータがアナログＲ，Ｇ，Ｂの信
号に変換されるまでは上記に説明した通りである。

【００９０】

【発明の効果】以上のように、ＣＬＵＴを用いた表示回
路において、画面の表示の精細度を落さずに、また画像
メモリに用いたＤＲＡＭのアクセスタイミングを変えな
くとも、画面に表示する色数を選択でき、画像メモリも
無駄なく使用できる。

【００９１】さらにＣＬＵＴに変更する色データを逐次
書き込まなくとも、表示色の少ない場合は、あらかじめ
ＣＬＵＴに色データを書き込んであけば、ＣＰＵからの
操作によって即座に表示している色が変更できる。

【図面の簡単な説明】

【図１】本発明の表示回路の一例のブロック図である。

【図２】２５６色表示のときのデータが入力されたシフ
トレジスタの状態を示す図である。

【図３】１６色表示のときのデータが入力されたシフト
レジスタの状態を示す図である。

【図４】４色表示のときのデータが入力されたシフトレ
ジスタの状態を示す図である。

【図５】２色表示のときのデータが入力されたシフトレ
ジスタの状態を示す図である。

【図６】画像メモリ制御回路のブロック図である。

【図７】画像メモリ制御回路に入出力される信号のタイ
ミング図である。

【図８】フトレジスタのパラレル入力の前に設けるマル
チプレクサの例を示す図である。

【符号の説明】

１００…ＣＲＴＣ１０１…マルチプレクサ１０２…デコーダ１０３…画像メモリ制御回路１０４，１０５，１０６，１０７…画像メモリ１０９…ＣＰＵ１１０，１１１，１１２，１１３，１１４，１１５，１
１６，１１７…シフトレジスタ１２０，１２１，１２２，１２３…マルチプレクサ１３１，１３２，１３３，１３４，１３５，１３６，１
３７…ラッチ１４１，１４２，１４３，１４４，１４５，１４６，１
４７…マルチプレクサ１５０…ＣＬＵＴ１５１…Ｄ／Ａ

Claims

【特許請求の範囲】

【請求項１】画像データを格納している画像メモリか
ら、画像を構成するドットのデータの構成ビット数の整
数倍ごとにデータを同時に読み出し、該読み出された画
像データを上記ドットの構成ビット数にパラレルからシ
リアルに変換するためのシフトレジスタを、上記のドッ
トの最大構成ビット数の数だけ有する表示回路におい
て、同時に表示する色数の制限に対応して、上記画像メ
モリから同時に読み出すデータのビット数を制御する回
路と、該読み出された表示色数の制限に対応したビット
数で構成するドットごとのデータを時系列順に並び変え
るために、シフトレジスタのパラレル入力の前にマルチ
プレクサを備えたことを特徴とする表示回路。
【請求項２】上記シフトレジスタの出力の先に、同時に
表示する色数の制限に対応して切り換えるマルチプレク
サを設け、該マルチプレクサの別の入力に、表示する色
を別の色に変化させるためのデータを保持するためのラ
ッチを設けたことを特徴とする、請求項１に記載の表示
回路。