JPH10509546A - メモリシステムにおけるページアクセス及びブロック転送を改善する回路、システム及び方法 - Google Patents

Abstract

(57)【要約】 揮発性メモりセル２０２のアレイ２０１を含むメモリ２００が提供される。メモりセル２０２の選択されたものをアクセスするためにアドレッシング回路２０５、２１３が備えられる。選択されたメモりセル２０２のデータを読み取りかつ書き込むためにマスタ読取り／書込み回路２０８が備えられる。マスタ読取り／書込み回路２０８と交換するデータを記憶するための第一のスレーブ回路２１０、２１１が備えられる。マスタ読取り／書込み回路２０８と交換するデータを記憶するため第二のスレーブ回路２１０／２１１がまた備えられる。コントロール回路２０６、２１４、２１５は、マスタ読取り／書込み回路２０８と第一及び第二のスレーブ回路２１０、２１１の間のデータの交換を制御する。

Description

【発明の詳細な説明】 発明の名称 メモリシステムにおけるページアクセス及びブロック 転送を改善する回路、システム及び方法 発明の技術分野 本発明は一般には、電子メモリに関し、特にメモりシステムにおけるページア クセス及びブロック転送を改善するための回路、システム及び方法に関する。 発明の背景 ページモード（バーストモード）アクセスは、一つのアクセスサイクル中にダ イナミックランダムアクセスメモリ（ＤＲＡＭ）アレイの所定の行から１以上の 完全なワードをアクセスするためにしばしば使用される。ＤＲＡＭページモード アクセス（読取り又は書込みのいずれか）の間に、行アドレスは、デバイスアド レスポートに与えられ、かつアレイ内の所定の行を選択するために行アドレスス トローブ（ＲＡＳ）によってラッチされる。次に列アドレスストローブがアドレ スポートに与えられて、かつ第一の列を選択するために列アドレスストローブ（ ＣＡＳ）によってラッチされ、それによって選択された列に沿った第一のセル（ ビット）へのアクセスを可能にする。列デコード回路（スタティック又はダイナ ミック）はそれから、隣接列への列アドレスのシーケンスを発生するために受信 列アドレスからインクリメントし、それによって選択された行からセルのシーケ ンス即ち”ページ”へのアクセスを可能にする。 ページ（バースト）モードを動作させる目下利用可能のＤＲＡＭのページ（バ ースト）長は、利用可能の列アドレス空間によって一部は制限される。言い換え ると、一つのページとしてアクセスすることのできるビット数は、所定のワード ラインに接続したメモリセルの数に依存している。いったん利用可能のメモりセ ルが使い果たされると、プリチャージ、行アドレスの提示及びラッチ、及び新た な初期列アドレスの提示及びラッチを含む完全な新たなアドレスサイクルが開始 されなければならない。新たなアドレスサイクル毎に、アクセスタイムペナルテ ィが支払われる。 このように、ＤＲＡＭデバイスへのページモード（バーストモード）アクセス の速度及び効率を改善する回路、システム及び方法に対する必要性が生じている 。さらに、後述するように、このような回路、システム及び方法は、ビットブロ ック転送の速度及び効率の改善に適用することができるであろう。ビットブロッ ク転送（ＢｉｔＢＬＴ）は、ディジタルデータプロセスアプリケーション、特に ”ウインドー”アプリケーションで使用される重要な性能強化技術である。一般 的に、ビットブロック転送（”ブロック移動”）において、データのブロック全 体（またビットマップとして知られている）は、ディスプレイメモリ内の記憶ロ ケーションの第一の（ソース）ブロックからディスプレイメモリ内の記憶ロケー ションの第二の（宛先）ブロックに転送される。グラフィックスシステムにおい て、データ転送は典型的にはグラフィックスコントローラにおける局部に留まり 、それによってＣＰＵによって実行する必要のあるタスクを減少するので、Ｂｉ ｔＢＬＴは動作速度を改善することができる。同様に、データのブロック全体は 、メモリ内の一組のソースロケーションからメモリ内の一組の宛先ロケーション に、ブロックコピーによってコピーすることができる。 ビットクロック転送（コピー）を実現するための多数の公知の技術がある。例 えば、メモリ内のソースロケーションのブロックは、該ブロックの一対の”コー ナー”（もしこのブロックが矩形ならば２対のコーナー）に相当するアドレスに よって識別することができる。１つの”コーナー”のアドレスは開始行及び開始 列アドレスを限定し、かつ第二のコーナーのアドレスは終端行及び終端列アドレ スを限定する。いったんこのブロックの開始及び終端アドレスが特定されると、 残りのソースアドレスはカウンタ及び関連した回路を使ってそこから得ることが できる。宛先ブロックが同様に識別することができる。移動又はコピーされるブ ロックの一つの開始アドレス（”コーナー”）とサイズ（”ディメンション”） を限定するような、記憶ロケーションのブロックを識別する他の公知の技術があ るということに注意すべきである。実際の転送を実現するために、ＢｉｔＢＬＴ 回路及びソフトウエアシーケンスは、識別されたソースブロック内のソースアド レス及び各ワードを通して、ソースアドレスから相当する宛先アドレスに移動（ 又はコピー）される。本質的に、典型的ビットブロック転送技術は、メモリロケ ーションのソースブロックから一度に１ワード又は１バイトを読取り、それから メモリの宛先ブロックに一度に１ワード又は１バイトそのデータを書き込む。あ るＢｉｔＢＬＴ実施は、１ワード内の”バイト”境界を横切るより複雑なオペレ ーションを実行することができるということにまた注意すべきである。 ウインドーディスプレイシステムにおいて、データウインドーがマウスによっ てスクリーンを横断してドラッグされるとき、又はスクリーン上の”ウインドー ”がある特定のアプリケーションのために処理されるときのように、情報のブロ ック（”ウインドー”）がディスプレイスクリーン上の１位置からディスプレイ スクリーン上の別の位置に転送されるとき、ビットブロック転送がしばしば使用 される。この場合、ビットブロック転送回路及びソフトウエアは、フレームバッ ファ（ディスプレイメモリ）内の相当するピクセルデータを、ディスプレイスク リーン上の最初の位置に相当するアドレス空間から、ディスプレイスクリーン上 の新たな位置に相当するアドレス空間に移動させる。ビットブロック転送は、デ ィスプレイスクリーン上のデータを発生するために予め存在するピクセルデータ を使用することを可能にし、それによってシステムＣＰＵがスクリーン上に同じ 画像を示すために同じピクセルデータを再生する必要性を無くしている。同様に 、ビットブロック転送は、情報のブロックがディスプレイスクリーン上にコピー されるとき使用することができる。この場合、相当するピクセルデータは、ビッ トブロック転送回路及びソフトウエアによって複製され、かつ元の表示データが コピーされているディスプレイスクリーンの新たなエリアに相当するフレームバ ッファの１以上の追加のアドレス空間に書き込まれる。 目下利用可能のビットブロック転送システムの速度は、このようなシステムが 、１バイト又は１ワードを基礎として、メモリ内の１アドレス空間から別のアド レス空間にデータを移動し、或いはコピーするという事実により制限される。こ のように、ビットブロック転送を実現するための改善された回路、システム及び 方法に対する必要性が生じている。特に、このような方法、システム及び回路は 、ディスプレイシステムのフレームバッファ内のピクセルデータの移動及び／又 はコピーに適用することができるであろう。 発明の概要 一般的に、本発明の原理は、揮発性メモりセルのアレイ、該メモリアレイ内の セルの行及び／又は列を選択するためのアドレスデコード回路、及びデータをこ れらの選択されたセルに読取りかつ書き込むためのマスタセンス増幅器回路を含 むメモリの構成を提供する。マスタセンス増幅器に結合された特に少なくとも２ 組のラッチ回路が備えられて、メモりセルのアレイへの読取り及び書込み動作中 にマスタセンス増幅器によって交換されるデータを一時的に記憶する。特に、ラ ッチ回路は、連続データ流を確実にするために読取り及び書込みオペレーション 中にマスタセンス増幅器にかつそこからデータを交互にパイプライン処理するた めに使用することができる。さらに、１以上のラッチ回路が移動／コピーされて いるデータを一時的に記憶するためにブロック移動／コピー動作中に使用するこ とができる一方、メモリアレイは、ソース情報の読取りを可能にする状態から、 データを宛先ロケーションに読み取らせることを可能にする状態に再構成される 。 本発明の一具体例によると、メモりセルの選択したものへのアクセスを提供す るための揮発性メモリセルアレイアドレス回路、及び書込みデータを選択された メモりセルに読み取るためのマスタ読取り／書込み回路を含むメモリが提供され る。第一及び第二のスレーブ回路は、マスタ読取り／書込み回路との交換のため のデータを記憶するために備えられている。マスタ読取り／書込み回路と第一及 び第二のスレーブ回路との間のデータの交換を制御するコントロール回路が備え られる。 本発明の第二の具体例によると、行及び列配列されたメモりセルのアレイを含 み、その行のそれぞれが導電性ワードラインと関連し、かつ列のそれぞれが導電 性ビットラインと関連しているメモリシステムが提供される。行デコーダがワー ドラインのそれぞれに結合される一方、マスタセンス増幅器のバンクがビットラ インに結合されている。スレーブセンス増幅器の複数のバンクがマスタセンス増 幅器に結合され、かつ列デコーダが複数のスレーブセンス増幅器のそれぞれに結 合されている。コントロール回路は、行デコーダ、マスタセンス増幅器のバンク 、及びスレーブセンス増幅器のバンクに結合されている。 本発明のさらに別の具体例によると、行及び列配列されたダイナミックランダ ムアクセスメモりセルのアレイを含み、かつ各行が導電性ワードラインを含み、 かつ各列が導電性ビットラインを含むメモリが提供される。行デコーダ回路は、 行アドレスに応答して所定の行を選択するためワードラインに結合されている。 センス増幅器回路は、選択された行に沿ってセルの選択されたものにデータを読 み取り／書き込むためビットラインに結合されている。列デコーダ回路が備えら れ、データバスに結合されている。第一のラッチ回路が第一のローカルバスによ ってセンス増幅器回路に、かつ第二のローカルバスによって列デコーダに結合さ れ、そしてセンス増幅器回路と列デコーダの間で交換されるデータをラッチする 。第二のラッチ回路が、第一のローカルバスによってセンス増幅器回路に、かつ 第二のローカルバスによって列デコーダに結合され、そしてセンス増幅器回路と 列デコーダの間で交換されるデータをラッチする。コントロール回路は、第一と 第二のラッチ回路を制御し、かつこのコントロール回路は、第一のラッチ回路及 び第二のラッチ回路においてセンス増幅器回路と列デコーダの間で交換されるデ ータを交互にラッチする。 本発明の原理はまた、メモリデバイスにデータを読み取りかつ書き込むための 方法に具体化される。本発明の原理に従う第一の方法において、行及び列配列さ れたメモりセルのアレイを含み、各行が導電性ワードラインと関連し、かつ各列 が導電性ビットラインと関連しているメモリからデータを読み出すための方法が 提供される。読み取られるべき第一の行は関連したワードラインを活性化するこ とによって選択される。それから、ビットラインはマスタセンス増幅器のバンク によって検知されて、第一の行のセル内に記憶されているデータを読み取る。第 一の行のセルから読み取られたデータは、第一組のスレーブセンス増幅器にラッ チされる。読み取られるべき第二の行は、関連したワードラインを活性化するこ とにより選択される。それから、ビットラインは、第二の行のセル内に記憶され ているデータを読み取るためにマスタセンス増幅器によって検知される。それか ら、第二の行のセルから読み取られたデータは、第二の組のスレーブセンス増幅 器にラッチされる。 本発明の原理によると、行及び列配列されたメモりセルのアレイを含み、各行 が導電性ワードラインと関連し、かつ各列が導電性ビットラインと関連している メモリにデータを書き込むための方法が提供される。第一のデータがスレーブセ ンス増幅器の第一のバンクにラッチされる。それから、この第一のデータは、ア レイ内の第一の選択されたセル内に書き込まれる。第一のデータのアレイ内への 書込みと実質上同時に、第二のデータがスレーブセンス増幅器の第二のバンクに ラッチされる。それから、第二のデータは、第一のデータのアレイ内への書込み の完了時に、アレイ内の第二の選択されたセル内に書き込まれる。 行及び列配列されたメモりセルのアレイを含み、各行が導電性ワードラインと 関連し、かつ各列が導電性ビットラインと関連しているメモリ内でブロック転送 を実行するための方法が提供される。１つの行がこのアレイにおいて選択される 。アレイのビットラインが、マスタセンス増幅器のバンクによって選択された行 のセル内に記憶されたデータを読み取るために検知される。アレイの選択された セルから読み出されたデータは、スレーブセンス増幅器のバンク内にラッチされ る。それからこのデータは、マスタセンス増幅器を通してこのアレイ内の他のセ ルに書き込まれる。 本発明の原理を具体化する回路、システム及び方法は、とりわけ、メモリシス テムにおける改善されたページアクセス及びブロック転送を提供する。特に、本 発明の具体例は、データの行全体を、メモリアレイ内の相当する行に連続的に読 取りかつ／又は書き込むことを可能にする。これは、ページモードアクセス中に ページ長とアクセス時間の両方を改善する。さらに、本発明の具体例は、より高 速かつより効率的なビットブロック転送を提供する。特に、本発明の具体例は、 とりわけ、従来技術のバイト毎の転送に対比して、メモリ内でデータの行全体を 転送することができる。このような能力は、ビデオ／グラフィックスデータ処理 システムにおいて使用されるフレームバッファの構成及びオペレーションに特に 適用することができる。 前述の説明は、以下に続く本発明の詳細な説明をより良く理解するために、本 発明の特徴及び技術的利点をむしろ広く概観した。本発明の特許請求の範囲の主 題を構成する本発明の追加の特徴及び利点については、後述する。開示された概 念及び特定の具体例は、本発明の同じ目的を実行するため変更し或いは他の構成 を設計するための基礎として容易に利用することができるということが認められ るであろう。また、このような等価な構成は、特許請求の範囲に記載の本発明の 精神及び範囲から離れないということが当業者には認められるであろう。 図面の簡単な説明 本発明及びその利点のより完全な理解のために、添付図面と関連してなされる 次の説明を今参照する。 図１は、ビデオ／グラフィックス処理システムの機能ブロック図である。 図２は、本発明の原理を具体化し、かつ図１のフレームバッファを実現するた めの１つの応用に適したメモリシステムの機能ブロック図である。 発明の詳細な説明 本発明の原理及びその利点は、同じ部分を同じ番号で示す図面の図１〜２に示 された例示具体例を参照することにより、より良く理解されるであろう。本発明 の原理はグラフィックス／ビデオ処理システムの説明により例示するけれども、 これらの原理に従うブロック転送回路、システム及び方法は、多数の処理アプリ ケーションのいずれかにおいて使用することができるということが認められよう 。 図１は、グラフィックス及び／又はビデオデータのディスプレイを制御する処 理システムの一部の高レベル機能ブロック図である。システム１００は、中央処 理ユニット１０１、システムバス１０２、表示コントローラ１０３、フレームバ ッファ１０４、ディジタル−アナログ変換器（ＤＡＣ）１０５及び表示装置１０ ６を含んでいる。 ＣＰＵ１０１は、システム１００の全体動作を制御し、ユーザコマンドの下で 表示装置１０６上で表示されるべきグラフィックスデータの内容を決定し、かつ 種々のデータ処理機能を実行する。ＣＰＵ１０１は、例えば、商用パーソナルコ ンピュータにおいて使用される一般目的のマイクロプロセッサにすることができ る。ＣＰＵ１０１は、例えば、ローカルバス、ＩＳＡバス、又はＰＣＩバスにす ることのできるシステムバス１０２を通して、システム１００の残りと通信する 。ＤＡＣ１０５は、コントローラ１０３からディジタルデータを受け取り、かつ それに応答して表示装置１０６を駆動するために必要とされるアナログデータを 出力する。システム１００の特定の実装に依存して、ＤＡＣ１０５はまた、カラ ーパレット、ＹＵＶ・ｔｏ・ＲＧＢフォーマット変更回路、及び／又はｘ及びｙ ズーミング回路を包含して、いくつかのオプションを指定することができる。例 示された具体例において、表示コントローラ１０３、フレームバッファ１０４及 びＤＡＣ１０５は、単一の集積回路（チップ）１０７として一緒に製造される。 表示装置１０６は例えば、ＣＲＴユニット、液晶ディスプレイ、エレクトロル ミネセントディスプレイ（ＥＬＤ）、プラズマディスプレイ（ＰＬＤ）、又はピ クセルとして表示スクリーン上に画像を表示する他のタイプの表示装置にするこ とができる。 例示された具体例において、システム１００は、６４０列×４８０行のピクセ ルの表示装置１０６上の表示スクリーンを駆動するＶＧＡシステムである。また 、例示目的のために、各ピクセルは、２４ビットのＲＧＢデータ（即ち、赤、緑 及び青のそれぞれに８ビット）によって限定されると仮定している。このように 、フレームバッファ１０４の物理メモリの絶対最大サイズは、ピクセル当たり２ ４ビットの６４０列×４８０行、即ち略１メガバイトである。表示スクリーン上 の”視覚ピクセル”は、選択されたメモリフォーマットに依存して、フレームバ ッファ１０４の物理メモリ内の記憶ロケーションにマップするか、或いは正確に はマップしないかもしれないということに注意すべきである。さらに、各ピクセ ルを限定する全て２４ビットのカラーデータは、物理メモリ内のシーケンシャル 記憶ロケーション内に物理的に記憶することができ（その場合、全ての２４ビッ トが所定のページに記憶することができるであろう）、又はフレームバッファ１ ０４の物理メモリの３つの異なるバンク又は行に記憶することができる。 図２は、本発明の原理を具体化するメモリシステム２００の機能ブロック図で ある。メモリシステム２００は、Ｍ数の行及びＮ数の列に配列されたメモりセル ２０２のアレイ２０１を含んでいる。各行は、導電性行ライン（ワードライン） ２０３と関連しており、かつ各列は、導電性列ライン（ビットライン）２０４と 関連している。選択された代表メモりセル２０２が、参照のために相当する行ラ イン２０３とビットライン２０４の交点で図２に示されているけれども、典型的 実装におけるセル２０２、ビットライン２０４、及びワードライン２０３の実際 の数はかなり大きいものである。好適具体例において、各メモりセル２０２は、 ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルである。メモリアレイ２ ０１の行ライン２０３は、行デコーダ２０５に結合されている。行デコーダ２０ ５は、内部アドレスバス２０７を通して入力／コントロール回路２０６から受信 された行アドレスに応答して行ライン２０３を選択（チャージ）するよう動作可 能である。行アドレスは、相当する行アドレスストローブ（ＲＡＳ）に応答して 外部回路から受信し、かつ入力／出力コントロール回路２０６にラッチすること ができる。後述のように、行アドレスはまた、ページ及びブロックアクセスを実 行するために、内部的に（コントロール回路２０６内か、又は行デコーダ２０５ 自身内のいずれかで）発生することができる。 メモリアレイ２０１のビットライン２０４は、マスタセンス増幅器のバンク２ ０８に結合される。マスタセンス増幅器２０８はまた、ローカルセンス増幅器バ ス２０９を通して、スレーブセンス増幅器の第一のバンク２１０（バンク１）及 びスレーブセンス増幅器の第二のバンク２１１（バンク２）に結合される。スレ ーブセンス増幅器バンク２１０及び２１１はさらに、ローカルデータＩ／Ｏバス ２１２によって列デコーダ回路２１３に結合される。 モードコントロール回路２１４は、入力回路２０６からのモードコントロール 信号を受信し、かつそれに応答して行デコーダ２０５にワードラインタイミング 及びコントロール信号を、またマスタセンス増幅器２０８にセンスタイミング及 びコントロール信号を提供する。モードコントロール回路２１４はさらに、モー ドコントロール信号を列デコーダ回路２１３及びセンス増幅器マルチプレクサコ ントロール回路２１５に供給する。センス増幅器マルチプレクサコントロール回 路２１５は、後述のように、スレーブセンスアンプバンク２１０及び２１１の使 用可能性を制御する。 アレイ２０１のセル２０２へのランダムアクセス（読取り又は書込み）におい て、行アドレスは行を選択するために行デコーダ２０５に与えられ、かつ列アド レスは、１以上の列を選択するために、それ故、選択された行に沿って１以上の セル２０２を選択するために、列デコーダ２１３に与えられる。行及び列アドレ スは例えば、ＲＡＳ及びＣＡＳと共に、システム１００内の表示コントローラ１ ０３のような外部ソースから受信することができる（この場合、スレーブセンス 増幅器バンク２１０及び２１１は透明であり、かつマスタセンス増幅器バンク２ ０８は選択されたビットラインを適切な電圧にセットする。）。 本発明の原理によると、メモリシステム２００は、アレイ２０１へのランダム アクセスを”隠す”よう動作可能であり、ここで、データの全ブロック（ページ ）は一度にアクセスすることができる。 ページ（バースト）読取り中、初期行アドレスは、入力回路２０６に与えられ 、かつＲＡＳによってラッチされる。応答して行デコーダ２０５は、相当するワ ードライン２０３をチャージし、かつマスタセンスアンプ２０８は、選択された 行に沿ったセル２０２内のデータを読み取るためにビットライン２０４を検知す る。いったん、センスオペレーションが完了すると、選択されたセルから読み出 されたデータはマスタセンス増幅器バンク２０８からローカルセンスアンプバス ２０９を通して第一のスレーブセンス増幅器バンク２１０に転送される。スレー ブセンス増幅器２１０はこのデータをラッチする。さらに、センス増幅器ＭＵＸ コントロール回路２１５は、第一のスレーブセンスアンプバンク２１０内にラッ チされたデータを、ローカルＩ／Ｏバス２１２を通して列デコーダ回路２１３に 与える。同時に、現在選択されている行は選択解除をし（即ち、相当するワード ライン２０３がアースにもたらされる）、そしてアレイ２０１がプリチャージ状 態におかれる。 プリチャージ動作に続いて、新たな行アドレスが行デコーダ２０５に与えられ る。この新たなアドレスは好ましくは、入力／出力コントロール回路２０６内の 回路によって内部的に（或いは行デコーダ２０５内の回路によって）発生する。 例えば、新たなアドレスは、予見レジスタを使って、或いは外部ソースから受信 した初期アドレスを使う内部行アドレスカウンタによって発生することができる 。いったん、新たなアドレスが行デコーダ２０５に与えられると、新たなワード ライン２０３が選択され、かつセンス動作がマスタセンス増幅器２０８によって 実行されて、新たな選択された行のセルからのデータを読み取る。いったん、こ の新たなセンス動作が完了すると、マスタセンスアンプ２０８によって記憶され た（ラッチされた）データは、バス２０９を通して第二のスレーブセンス増幅器 バンク２１１に転送され、かつラッチされる。新たなプリチャージ動作がアレイ ２０１をプリチャージするために開始される。それから、読取りプロセスを、好 ましくは内部的に発生したアドレスを使って、スレーブセンス増幅器バンク２１ ０及び２１１の間で交互にデータをラッチして、繰り返すことができる。 本発明の原理によると、メモリシステム２００がバースト読取りモードで動作 しているとき、第一のスレーブセンス増幅器バンク２１０内のデータのいくつか が、（列デコーダ２１３によって選択されるように）データバス２１６上に読み 取られるとすぐに、センス増幅器ＭＵＸコントロール回路２１５は、第二のスレ ーブセンスアンプバンク２１１をイネーブルにして、列デコーダ２１３に記憶さ れたそのデータを与える。この技術は、単一行アドレスによって提供することが できるものよりもずっと多数のビットのページモード読取りを可能にするだけで なく、特にデータの長いバースト又はページが読み取られているとき、データを データバス２１６に”連続的に”与えることを可能にする。言い換えると、デー タは、スレーブセンスアンプバンク２１０又は２１１の１つからバス２１６に送 られるので、メモリアレイ２０１からの新たな行のプリチャージ及び／又は読取 りが同時に行われる。 メモりセルアレイ２０１へデータの複数行全体（又は複数行の一部）を書き込 むために同様な動作を実行することができるということに注意すべきである。こ の場合、プリチャージに続いて、１行のデータがスレーブセンス増幅器バンク２ １０又は２１１の第一のものにラッチされ、かつその第一の行のデータがマスタ センス増幅器２０８を通してアレイ２０１に書き込まれている間に、第二の行の データがデータバス２１６から他のバンク２１０又は２１１に転送される。アレ イ２０１は再びプリチャージされ、かつ第二の行のデータがセルの第二のアドレ スされた行に書き込まれる。このサイクル中、第三の行のデータがスレーブセン ス増幅器２１０又は２１１の第一のバンクにラッチされる。データの所望ブロッ クが書き込まれるまで、このようにしてデータ入力及びアレイへの書込みを交互 にしてこのプロセスが繰り返される。好ましくは、各スレーブセンス増幅器バン ク２１０及び２１１は、マスタセンス増幅器２０８に適切な書込み電圧をラッチ させ、かつこれらの電圧をビットライン２０４に転送させるために十分な書込み 駆動電圧を提供する書込みドライバ（バッファ）回路を包含している。 例示されたメモリシステム２００のアーキテクチャのような、本発明の原理に よるメモリアーキテクチャは、またメモリ内のデータの効率的なブロック移動／ コピーを有利に提供する。例えば、アレイ２０１内の１行の内容は、スレーブセ ンスアンプバンク２１０及び２１１（即ち、行移動）を使ってアレイ２０１内の 別の行に移動／コピーすることができる。或いは、データビットは、所定の行に 沿って１以上のセル２０２から、同じ行に沿って別の１つ又は複数のセルに移動 することができる（即ち、列移動）。１つの行から別の行にデータを反復して移 動／コピーすることにより、メモリアレイ行２０１内のデータのブロック全体を 移動することができる。行移動の場合に、アレイのプリチャージに続いて、第一 の（ソース）行が（内部的又は外部的のいずれかで発生するような）アドレスを 行デコーダ２０５に提供することにより選択される。それから、ソース行からの データがマスタセンスアンプバンク２０８によって検知され、かつラッチされる 。次に、ソース行からのデータは、スレーブセンスアンプバンク２１０又は２１ １の選択されたものに移動される。アレイ２０１がプリチャージされ、かつ（内 部的又は外部的のいずれかで発生するような）新たな行アドレスが宛先行を選択 するために行デコーダ２０５に与えられる。いったん宛先アドレスが、マスタセ ンスアンプバンク２０８によって選択され、かつ検知されると、選択されたスレ ーブセンスアンプ２１０又は２１１に記憶されたデータは、ローカルセンス増幅 器バス２０９上を、マスタセンス増幅器２０８を通して、かつ宛先行に沿ってメ モりセル２０２に入力される。この動作は、ソース／宛先行に沿ってセルの全て 又は一部（即ち、列アドレス空間の全て又は一部）に対してなすことができると いうことが認識されるであろう。 同様に、セルのブロックを同じ行に沿って移動することができる。この動作は 、前述の行移動に比較すると、”サイクル”は１つのみということに注意すべき である。アレイ２０１はプリチャージされ、１つの行が（外部的又は内部的のい ずれかで発生した）適切な行アドレスによって選択され、そしてビットライン２ ０４がマスタセンス増幅器２０８によって検知される。それから、そのデータ行 は、スレーブセンス増幅器バンク２１０又は２１１の選択されたものに転送され る。それから、データの選択されたビットは、移動／コピーを実現するために、 選択されたスレーブセンス増幅器バンク２１０又は２１１のラッチの間でシフト することができる。この変更されたデータ行は、マスタセンス増幅器２０８を通 して選択された行に書き戻される。 本発明及びその利点を詳細に説明したけれども、種々の変化、代換え、及び変 更が、特許請求の範囲によって限定される本発明の精神及び範囲から離れること なくここでなすことができるということが理解されるであろう。

Claims (1)

1. 【特許請求の範囲】 １．揮発性メモりセルのアレイと、 前記メモりセルの選択されたものをアクセスするためのアドレッシング回路と 、 前記セルの前記選択されたもののデータを読み取りかつ書き込むためのマスタ 読取り／書込み回路と、 前記マスタ読取り／書込み回路と交換のためのデータを記憶する第一のスレー ブ回路と、 前記マスタ読取り／書込み回路と交換のためデータを記憶する第二のスレーブ 回路と、 前記マスタ読取り／書込み回路と前記第一及び第二のスレーブ回路の間のデー タの交換を制御するためのコントロール回路と、 から成るメモリ。 ２．前記コントロール回路が第一のアクセスサイクル中前記マスタ読取り／書込 み回路と前記第一のスレーブ回路の間で、そしてそれに続く第二のアクセスサイ クル中前記マスタ読取り／書込み回路と前記第二のスレーブ回路の間で、データ の交換を制御するよう動作可能である請求項１に記載のメモリ。 ３．前記アレイが、ダイナミックランダムアクセスメモりセルのアレイから成る 請求項１に記載のメモリ。 ４．前記アドレッシング回路が、前記アレイ内のセルの行を選択するための行デ コーダから成る請求項１に記載のメモリ。 ５．前記マスタ読取り／書込み回路が、複数のセンス増幅器から成る請求項１に 記載のメモリ。 ６．前記第一と第二のスレーブ読取り／書込み回路が、複数のセンス増幅器から 成る請求項１に記載のメモリ。 ７．行及び列に配置され、該行のそれぞれが導電性ワードラインと関連し、かつ 該列のそれぞれが導電性ビットラインと関連しているメモりセルのアレイと、前 記ワードラインに結合された行デコーダと、 前記ビットラインに結合されたマスタセンス増幅器のバンクと、 前記マスタセンス増幅器に結合されたスレーブセンス増幅器の複数のバンクと 、 複数のスレーブセンス増幅器のそれぞれに結合された列デコーダと、 前記行デコーダ、前記マスタセンス増幅器のバンク、及び前記スレーブセンス 増幅器のバンクに結合されたコントロール回路と、 から成るメモリシステム。 ８．前記コントロール回路が、 前記行デコーダ及び前記マスタセンス増幅器に結合されたモードコントロール 回路と、 前記モードコントロール回路及びスレーブセンス増幅器の前記第一と第二のバ ンクに結合されたマルチプレクサコントロール回路と、 から成る請求項７に記載のメモリシステム。 ９．前記コントロール回路が、読取り動作中、 前記行デコーダにより選択された前記アレイ内の第一の前記行からの第一のデ ータの前記マスタセンス増幅器による検知を制御し、 前記マスタセンス増幅器からスレーブセンス増幅器の前記バンクの第一のもの への前記第一のデータの転送を制御し、 前記行デコーダにより選択された前記アレイ内の第二の前記行からの第二のデ ータの前記マスタセンス増幅器による検知を制御し、そして、 前記マスタセンス増幅器からスレーブセンス増幅器の前記バンクの第二のもの への前記第二のデータの転送を制御するよう、 動作することのできる請求項７に記載のメモリシステム。 １０．前記列デコーダが、少なくとも１つの列アドレスに応答して読取り動作中 に、 スレーブ増幅器の前記バンクの前記第一のものにより与えられた前記第一のデ ータの選択されたものを出力し、そして、 前記第一のデータの出力に続いて、スレーブ増幅器の前記バンクの前記第二の ものにより与えられた前記第二のデータの選択されたものを出力するよう、 動作することのできる請求項９に記載のメモリシステム。 １１．前記コントロール回路が、書込み動作中に、 前記列デコーダからスレーブセンス増幅器の前記バンクの第一のものへの第一 のデータの転送を制御し、 前記マスタセンス増幅器を通して前記アレイ内の前記セルの第一の選択された ものへの前記第一のデータの書込みを制御し、 前記列デコーダからスレーブセンス増幅器の前記バンクの第二のものへの第二 のデータの転送を制御し、そして、前記マスタセンス増幅器を通して前記アレイ 内の前記セルの第二の選択されたものへの前記第二のデータの書込みを制御する よう、 動作することのできる請求項８に記載のメモリシステム。 １２．前記コントロール回路は、前記書込み動作中に、前記アレイ内への前記第 一のデータの書込みと同時に、前記列デコーダからスレーブセンス増幅器の前記 バンクの前記第二のものへ前記第二のデータを転送するよう動作することのでき る請求項１１に記載のメモリシステム。 １３．前記コントロール回路は、移動動作中に、 前記行デコーダにより選択された前記アレイ内の前記行からのデータの前記マ スタセンス増幅器による検知を制御し、 前記マスタセンス増幅器からスレーブセンス増幅器の前記バンクの選択された ものへの前記データの転送を制御し、 前記行デコーダにより選択された前記アレイ内の第二の前記行への前記マスタ センス増幅器を通しての前記データの書込みを制御するよう、 動作することのできる請求項８に記載のメモリシステム。 １４．前記コントロール回路が、ブロック移動動作中に、 前記行デコーダにより選択された前記アレイ内の前記行からのデータの前記マ スタセンス増幅器による検知を制御し、 前記マスタセンス増幅器からスレーブ増幅器の前記バンクの選択されたものへ の前記データの転送を制御し、 スレーブ増幅器の前記選択されたバンク内の第二の組のセンス増幅器に、第一 の組のセンス増幅器からの前記データのシフトを制御し、 前記第二の組のセンス増幅器に結合された前記ビットラインと関連した前記選 択された前記行に沿って前記セルのいくつかへの前記マスタセンス増幅器を通し ての前記データの書込みを制御するよう、 動作することのできる請求項８に記載のメモリシステム。 １５．行及び列に配列され、前記行のそれぞれが導電性ワードラインを含み、か つ前記列のそれぞれが導電性ビットラインを含むダイナミックランダムアクセス メモりセルのアレイと、 行アドレスに応答して前記行を選択するため前記ワードラインに結合された行 デコーダ回路と、 選択された前記行に沿って前記セルのいくつかのデータを読み取りかつ書き込 むため前記ビットラインに結合されたセンス増幅器回路と、 データバスに結合された列デコーダ回路と、 前記センス増幅器回路と前記列デコーダの間で交換されるデータをラッチする ため、第一のローカルバスによって前記センス増幅器回路に、そして第二のロー カルバスによって前記列デコーダに結合されている第一のラッチ回路と、 前記センス増幅器回路と前記列デコーダの間で交換されるデータをラッチする ため、前記第一のローカルバスによって前記センス増幅器回路に、そして前記第 二のローカルバスによって前記列デコーダに結合されている第二のラッチ回路と 、 前記第一と第二のラッチ回路を制御するためのコントロール回路であって、前 記第一のラッチ回路及び前記第二のラッチ回路において前記センス増幅器回路と 前記列デコーダの間で交換されるデータを交互にラッチする制御回路と、 から成るメモリ。 １６．前記第一と第二のラッチ回路が、センス増幅器回路から成る請求項１５に 記載のメモリ。 １７．さらに、アドレスバスによって前記行デコーダ及び前記列デコーダに結合 された入力／出力コントロール回路を備え、該入力／出力コントロール回路は前 記行及び列のいくつかを選択するため前記アドレスバス上の外部ソースから受信 した行及び列アドレスを与えるよう動作することのできる請求項１５に記載のメ モリ。 １８．前記入力／出力コントロール回路はさらに、前記アドレスバス上に提示す るための行アドレスを内部的に発生するよう動作することのできる請求項１７に 記載のメモリ。 １９．行及び列に配列されたメモりセルのアレイを含み、前記行のそれぞれが導 電性ワードラインと関連し、かつ前記列のそれぞれが導電性ビットラインと関連 しているメモリからデータを読み取るための方法において、 関連したワードラインを活性化することにより読み取られるべき第一の行を選 択するステップと、 第一の行のセル内に記憶されたデータを読み取るためマスタセンス増幅器のバ ンクによってビットラインを検知するステップと、 第一の行のセルから読み取られたデータを第一の組のスレーブセンス増幅器内 にラッチするステップと、 関連したワードラインを活性化することにより読み取られるべき第二の行を選 択するステップと、 第二の行のセル内に記憶されたデータを読み取るためマスタセンス増幅器によ ってビットラインを検知するステップと、 第二の行のセルから読み取られたデータを第二の組のスレーブセンス増幅器に ラッチするステップと、 から成る前記方法。 ２０．さらに、第二の行からデータを選択しかつ検知するステップと実質上同時 に前記第一の行からデータの選択されたものを出力するステップを備える請求項 １９に記載の方法。 ２１．行及び列に配列されたメモりセルのアレイを含み、前記行のそれぞれが導 電性ワードラインと関連し、かつ前記列のそれぞれが導電性ビットラインと関連 しているメモリにデータを書き込むための方法において、 スレーブセンス増幅器の第一のバンク内に第一のデータをラッチするステップ と、 前記アレイ内の第一の選択されたセル内に第一のデータを書き込むステップと 、 第一のデータを書き込む前記ステップと実質上同時に、スレーブセンス増幅器 の第二のバンク内に第二のデータをラッチするステップと、 第一のデータを書き込む前記ステップの完了時にアレイ内の第二の選択された セル内に第二のデータを書き込むステップと、 から成る前記方法。 ２２．行及び列に配列されたメモりセルのアレイを含み、前記行のそれぞれが導 電性ワードラインと関連し、かつ前記列のそれぞれが導電性ビットラインと関連 しているメモリ内のブロック転送を実行するための方法において、 アレイ内の１つの行を選択するステップと、 マスタセンス増幅器のバンクによって選択された行のセル内に記憶されたデー タを読み取るためアレイのビットラインを検知するステップと、 選択された行のセルから読み取られたデータをスレーブセンス増幅器のバンク 内にラッチするステップと、 アレイ内の他のセルにマスタセンス増幅器を通してデータを書き込むステップ と、 から成る前記方法。 ２３．前記書き込むステップが、アレイ内の選択された行内の他のセルにデータ を書き込むステップから成る請求項２２に記載の方法。 ２４．前記書き込むステップが、アレイ内の別の行のセルにデータを書き込む ステップから成る請求項２２に記載の方法。