JPS60100249A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS60100249A JPS60100249A JP20691583A JP20691583A JPS60100249A JP S60100249 A JPS60100249 A JP S60100249A JP 20691583 A JP20691583 A JP 20691583A JP 20691583 A JP20691583 A JP 20691583A JP S60100249 A JPS60100249 A JP S60100249A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- ram2
- address
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はメモリ制御回路、とぐにデータ処理装置におい
てメモリへのデータ書込みを制御するメモリ制御回路に
関する。
てメモリへのデータ書込みを制御するメモリ制御回路に
関する。
従来技術
たとえば画像表示装置で画面上に複数の画像を重ねて表
示する場合、処理装置は捷ず、重ね表示する部分の一方
の画像データを画像メモリから読み出し、これを演算回
路のレジスタに一時蓄積する。そして、この画像データ
と重ノコ表示する他方の画像データをビット毎に論理′
XI+演算し、その結果を再び画像メモリに転送し、元
の記憶位置に記憶する。
示する場合、処理装置は捷ず、重ね表示する部分の一方
の画像データを画像メモリから読み出し、これを演算回
路のレジスタに一時蓄積する。そして、この画像データ
と重ノコ表示する他方の画像データをビット毎に論理′
XI+演算し、その結果を再び画像メモリに転送し、元
の記憶位置に記憶する。
すなわち従来、このような画像データの重ね表示処理は
、画像表示装置の制御部を構成するマイクロプロセッサ
などの処理装置の演算部に画像メモリから一旦デークを
読み出して重ね県き演算を行なうことで実行していた。
、画像表示装置の制御部を構成するマイクロプロセッサ
などの処理装置の演算部に画像メモリから一旦デークを
読み出して重ね県き演算を行なうことで実行していた。
したがってマイクロプロセッサは、重ね表示の都度、メ
モリの読出し、重ね書き演算、同じ記憶位置への書込み
などの処理を行なわなければならず、大計の画像データ
の場合は、かなりの処理時間を要し、処理負荷が増大す
るという問題がちった。これは、マイクロプロ4.!7
サカ二画イ象表示装置に専用であるシステムの場合には
単にゾロセ7ザ規模の選捩という設剖上の問題に影響を
与えるにすぎないが、他のシステム全体の処理も平行し
て行なうシステムの場合には、(lj2の処理にまで影
響を与えかね外い。
モリの読出し、重ね書き演算、同じ記憶位置への書込み
などの処理を行なわなければならず、大計の画像データ
の場合は、かなりの処理時間を要し、処理負荷が増大す
るという問題がちった。これは、マイクロプロ4.!7
サカ二画イ象表示装置に専用であるシステムの場合には
単にゾロセ7ザ規模の選捩という設剖上の問題に影響を
与えるにすぎないが、他のシステム全体の処理も平行し
て行なうシステムの場合には、(lj2の処理にまで影
響を与えかね外い。
目 的
本発明はこのような従来技術の欠点を解消し、処理装置
に負担をかけることなく、メモ1)のデータに他のデー
タを1ね鳴きできるメモ’) m制御回路を提供するこ
とヲ[」的とする。
に負担をかけることなく、メモ1)のデータに他のデー
タを1ね鳴きできるメモ’) m制御回路を提供するこ
とヲ[」的とする。
構成
本発明の構成について以]−゛、一実施例に基づいて詳
細に説明する。
細に説明する。
第1図は、本発明に係るメーモリ制御回路を適用したデ
ータ処理装置゛の一実//ff1例を示したものである
。
ータ処理装置゛の一実//ff1例を示したものである
。
同図において、ブロック1はデータの書込・読出や演算
などの様々な処理を行なう弓コ央処理装置(cpU )
、2は8本のア1タレス線AO〜A7をもち1アドレス
すなわち記憶位置に1ビ+7 トのデータDIを記憶す
るランダム・アクセス・メモリ(RAM )である。し
たがってRAM 2は・、この例では1ビツトワードの
記憶位置を256有する。なお本発明の理解を容易にす
るために、1ビツトワードの例について説明するが、本
発明はこれに限定されるものではなく、たとえば1’7
−ドが8ピッl−、16ビツトなどの他の1ツト数のビ
ットからなるものであっても効果的に適用される。
などの様々な処理を行なう弓コ央処理装置(cpU )
、2は8本のア1タレス線AO〜A7をもち1アドレス
すなわち記憶位置に1ビ+7 トのデータDIを記憶す
るランダム・アクセス・メモリ(RAM )である。し
たがってRAM 2は・、この例では1ビツトワードの
記憶位置を256有する。なお本発明の理解を容易にす
るために、1ビツトワードの例について説明するが、本
発明はこれに限定されるものではなく、たとえば1’7
−ドが8ピッl−、16ビツトなどの他の1ツト数のビ
ットからなるものであっても効果的に適用される。
RAM 2への書込みデータDIは、CPU 1よりR
AM 2のデータ入力DINに供給される。また、RA
M 2からの読出しデータDOは、RAM 2 ノデー
タ出力DOUTからCPU 1に供給される。これらの
読出しおよび書込みのためのアドレスAO〜A7は、C
PU 1のアドレス制御線A I)から与えられる。
AM 2のデータ入力DINに供給される。また、RA
M 2からの読出しデータDOは、RAM 2 ノデー
タ出力DOUTからCPU 1に供給される。これらの
読出しおよび書込みのためのアドレスAO〜A7は、C
PU 1のアドレス制御線A I)から与えられる。
RAM 2のライト・イネーブル端子WEには2人カア
ンドグート3の出力SWが接続されている。信号WEが
高レベル「H」のとき信−号DIの状態がRAM 2に
書き込まする。アンドダート3の一方の入力はインバー
タ8を介してCPU 1の読出し/l込み制御信号端7
′−IζWに接続され、他方の入力は2人カオアケ゛−
16の出力に接続されている。信号RWはRAM ?、
への書込みか、これからの読出しかを制御支る信号であ
る。オアケ8−トロの一方の入力は゛アンドダート5の
出力に、他方の入力はアンドダ−ドアの出力にそれぞれ
接続されている。アンドグ8−ドアの一方の入力にはC
PU 1からのデータ出力DIが入力される。またアン
ドケ゛−ト5の一方の入力は高レベルrHJにフランジ
されている。アンドケ゛−ト5の他方の入力はインパー
ク4を介してアンドグ8−ドアの他方の入力とともにC
PU 1の重ね相き制御信号端子OWに接続されている
。信号OWは、RAM 2への通常の−21(込みか、
重ね書きかを制御する信号であり、l’LJのときは通
常の書込み、「H」のときは重ね)Iトきを示す。
ンドグート3の出力SWが接続されている。信号WEが
高レベル「H」のとき信−号DIの状態がRAM 2に
書き込まする。アンドダート3の一方の入力はインバー
タ8を介してCPU 1の読出し/l込み制御信号端7
′−IζWに接続され、他方の入力は2人カオアケ゛−
16の出力に接続されている。信号RWはRAM ?、
への書込みか、これからの読出しかを制御支る信号であ
る。オアケ8−トロの一方の入力は゛アンドダート5の
出力に、他方の入力はアンドダ−ドアの出力にそれぞれ
接続されている。アンドグ8−ドアの一方の入力にはC
PU 1からのデータ出力DIが入力される。またアン
ドケ゛−ト5の一方の入力は高レベルrHJにフランジ
されている。アンドケ゛−ト5の他方の入力はインパー
ク4を介してアンドグ8−ドアの他方の入力とともにC
PU 1の重ね相き制御信号端子OWに接続されている
。信号OWは、RAM 2への通常の−21(込みか、
重ね書きかを制御する信号であり、l’LJのときは通
常の書込み、「H」のときは重ね)Iトきを示す。
なお本明細書の説明において、信号の名称はその信号の
現われる信号線の名称を使用し、これらの信号の波形の
例を第2図のタイムチャートに示す。
現われる信号線の名称を使用し、これらの信号の波形の
例を第2図のタイムチャートに示す。
CPU 1はRAM 2にデータDI(第2図(b)参
照)を書き込むとき制御信号RW(第2図(C)参照)
の論理レベルを「L」にする。書き込むデータDIがR
AM 2のデータに重ね書きする部分のデータであると
きは、この他に制御信号OW(第2図(、)参照)の論
理レベルを「H」にする。
照)を書き込むとき制御信号RW(第2図(C)参照)
の論理レベルを「L」にする。書き込むデータDIがR
AM 2のデータに重ね書きする部分のデータであると
きは、この他に制御信号OW(第2図(、)参照)の論
理レベルを「H」にする。
また、RAM 2はライト・イネーブル端子WEに加わ
るアンド回路3の出力信号SW(第2図(d)参照)が
論理レベル「H」のとき、CPU 1より加えられるア
ドレスデータADに対応した記憶領域にデータDIの値
を記憶する。
るアンド回路3の出力信号SW(第2図(d)参照)が
論理レベル「H」のとき、CPU 1より加えられるア
ドレスデータADに対応した記憶領域にデータDIの値
を記憶する。
さて、RAM 2に書き込むデータDIが重ねlきをし
ない部分のデータである場合、CPU 1はまずこのデ
ータDIに対応したアドレスデータADを出力するとと
もに制御信号OWの論理レベルを「L」にする。これに
より、インバ〜り4の出力が論理レベル「H」になシ、
したがってアンド回路5の出力が論理レベル「1月にな
る。そこでオア回路6の出力が論J’l!レベルrJに
なシ、アンド回路3が動作可能に4:る。−また、信号
OWの「L」レベルによりアンド回路7が不動作状態に
なるので、データDIの状態はオア回路6に伝達されな
い。
ない部分のデータである場合、CPU 1はまずこのデ
ータDIに対応したアドレスデータADを出力するとと
もに制御信号OWの論理レベルを「L」にする。これに
より、インバ〜り4の出力が論理レベル「H」になシ、
したがってアンド回路5の出力が論理レベル「1月にな
る。そこでオア回路6の出力が論J’l!レベルrJに
なシ、アンド回路3が動作可能に4:る。−また、信号
OWの「L」レベルによりアンド回路7が不動作状態に
なるので、データDIの状態はオア回路6に伝達されな
い。
そこで、CPU1はアドレスが確定したタイミングでデ
ータDIを出力し、このデータDIが確定したタイミン
グで制御化−弓RWを論理レベル「L」にする(時刻t
1またはL2 )。これにより、インバータ8の出力が
駈ii :T甲しベルrHJになる。オア回路6の出力
Cよ「H」レベルであるので信号SWの論理レベルが「
H」になる。その結果、データDIがその値の何如にか
かわらず、アドレスデータADに対応したRAM2の記
憶領域に記憶される。
ータDIを出力し、このデータDIが確定したタイミン
グで制御化−弓RWを論理レベル「L」にする(時刻t
1またはL2 )。これにより、インバータ8の出力が
駈ii :T甲しベルrHJになる。オア回路6の出力
Cよ「H」レベルであるので信号SWの論理レベルが「
H」になる。その結果、データDIがその値の何如にか
かわらず、アドレスデータADに対応したRAM2の記
憶領域に記憶される。
ところで、RAM 2に書き込むデータDIがRAM
2のあるアドレスのデータに重ね書きをする部分のデー
タである場合、CPU LはアドレスデータADを出力
するとともに制御信号OWの論理レベルを「H」にする
。これにより、インノぐ一タ4の出力が論理レベル「L
」に、したがってアンド回路5の出力が論理レベル「L
」になるとともに、アンド回路7が動作可能状態になる
。
2のあるアドレスのデータに重ね書きをする部分のデー
タである場合、CPU LはアドレスデータADを出力
するとともに制御信号OWの論理レベルを「H」にする
。これにより、インノぐ一タ4の出力が論理レベル「L
」に、したがってアンド回路5の出力が論理レベル「L
」になるとともに、アンド回路7が動作可能状態になる
。
そこで、CPU 1がデータDIを出力して1間御信号
RWの論理レベルをrL」にすると、インバータ8の出
力が「H」レベルとなる。したがってデータDIの値が
有意のとき、すなわち、たとえば「1」(すなわち論理
レベル「H」)のときはアンド回路7の出力が「H」
レベルとなり、これによって信号SWの論理レベルが「
■(」となシ、データDIの値すなわち「1」がRAM
2のアドレスAO〜A7で指定された記憶領域に記憶
される(時刻14)。また、データDIの値が有意でな
いとき、すなわち、たとえば「0」(すなわち論理レベ
ル「L」)のときは、アン1゛回路7の出力が「L」レ
ベルの1まであるので、オア回路6の出力は「L」レベ
ルを維持する。したがって信号SWの論理レベルが「L
」のままなので、RAM2の記憶動作は行なわれず、そ
の記憶状態が保持される(時刻t3)。その結果、RA
M 2の指定されたアドレスの記惰内容とデータDIの
論理和をとったことになシ、すなわち重ね書きが行なわ
れたことになる。
RWの論理レベルをrL」にすると、インバータ8の出
力が「H」レベルとなる。したがってデータDIの値が
有意のとき、すなわち、たとえば「1」(すなわち論理
レベル「H」)のときはアンド回路7の出力が「H」
レベルとなり、これによって信号SWの論理レベルが「
■(」となシ、データDIの値すなわち「1」がRAM
2のアドレスAO〜A7で指定された記憶領域に記憶
される(時刻14)。また、データDIの値が有意でな
いとき、すなわち、たとえば「0」(すなわち論理レベ
ル「L」)のときは、アン1゛回路7の出力が「L」レ
ベルの1まであるので、オア回路6の出力は「L」レベ
ルを維持する。したがって信号SWの論理レベルが「L
」のままなので、RAM2の記憶動作は行なわれず、そ
の記憶状態が保持される(時刻t3)。その結果、RA
M 2の指定されたアドレスの記惰内容とデータDIの
論理和をとったことになシ、すなわち重ね書きが行なわ
れたことになる。
なお、以上述べた実施例ではCPU 1のデータ線DI
が1本である場合について説明した。しかし、複数本の
データ線がある場合も同様の回路を複数本の各データ線
ごとに設けて対応するライトイネーブル信号を出力丈る
ように構成すれば、同じ重ね書き機能が実現される。
が1本である場合について説明した。しかし、複数本の
データ線がある場合も同様の回路を複数本の各データ線
ごとに設けて対応するライトイネーブル信号を出力丈る
ように構成すれば、同じ重ね書き機能が実現される。
本装置はこのように構成したことによシ、重ね書きする
部分のデータの論理和処理をCPU 1で実行する必要
がないから、たとえばビットマツプディスプレイ等のマ
ルチウィンドウ表示制御をする際、CPU1の処理デー
タのスルーフ0ットを低下させることがない。
部分のデータの論理和処理をCPU 1で実行する必要
がないから、たとえばビットマツプディスプレイ等のマ
ルチウィンドウ表示制御をする際、CPU1の処理デー
タのスルーフ0ットを低下させることがない。
効果
本発明によれば、重ね幡きする部分の画像データの論理
和処理を処理装置にて行なわないので、重ね書きによる
処理装置の負荷の増大がな
和処理を処理装置にて行なわないので、重ね書きによる
処理装置の負荷の増大がな
第1図は、本発明に係るメモリ制御回路を適用したデー
タ処理装置の一実施例を示したブロック図、 第2図は、第1図に示す装置の各部の動作を示す波形図
である。 1・・・中央処理装置(CPU) 2・・・ランダム・アク七ス・メモリ(RAM)3.5
.7・・・アンド回路 4.8・・・インバータ 6・・・オア回路 特許出願人 株式会社 リ コ −
タ処理装置の一実施例を示したブロック図、 第2図は、第1図に示す装置の各部の動作を示す波形図
である。 1・・・中央処理装置(CPU) 2・・・ランダム・アク七ス・メモリ(RAM)3.5
.7・・・アンド回路 4.8・・・インバータ 6・・・オア回路 特許出願人 株式会社 リ コ −
Claims (1)
- 【特許請求の範囲】 第1の制御信号が入力される制御端子を有し、第1の制
御信号に応動して入力データを指定されたアドレスの記
憶位置へ記憶するメモリの書込み制御を行なうメモリ制
陶回路において、該回路は、 前記メモリへの書込みを指;J:する第2の制御信号を
受ける第1の手段と、 前記入力データを受け、第1の手段が第2の制御信号を
受けると、該入力データに含捷れるビットのうち有意の
ビットにλ・1応する前記制御端子に第1の制御信号を
与える第2の手段とを含むことを特徴とするメモリ制御
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20691583A JPS60100249A (ja) | 1983-11-05 | 1983-11-05 | メモリ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20691583A JPS60100249A (ja) | 1983-11-05 | 1983-11-05 | メモリ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60100249A true JPS60100249A (ja) | 1985-06-04 |
Family
ID=16531181
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20691583A Pending JPS60100249A (ja) | 1983-11-05 | 1983-11-05 | メモリ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60100249A (ja) |
-
1983
- 1983-11-05 JP JP20691583A patent/JPS60100249A/ja active Pending
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