JPH07211063A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPH07211063A JPH07211063A JP6001099A JP109994A JPH07211063A JP H07211063 A JPH07211063 A JP H07211063A JP 6001099 A JP6001099 A JP 6001099A JP 109994 A JP109994 A JP 109994A JP H07211063 A JPH07211063 A JP H07211063A
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- Japan
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- register
- serial access
- data
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【目的】本発明は、ランダムアクセス用の入出力ポート
と、シリアルアクセス用の入出力ポートを持つメモリに
おいて、各ポートからのアクセスに対して、データの整
合を保証することを目的としている。 【構成】ランダムアクセスが行われたときに、その行ア
ドレスを、シリアルアクセス行アドレスレジスタ４３に
格納されているアドレスと比較する。両者が一致してい
る場合には、ランダムアクセス用の入出力ポート２０か
らのアクセスの内容を、メモリセルアレイ１０に対して
ではなく、シリアルアクセス用レジスタ３２に対して反
映させる。
と、シリアルアクセス用の入出力ポートを持つメモリに
おいて、各ポートからのアクセスに対して、データの整
合を保証することを目的としている。 【構成】ランダムアクセスが行われたときに、その行ア
ドレスを、シリアルアクセス行アドレスレジスタ４３に
格納されているアドレスと比較する。両者が一致してい
る場合には、ランダムアクセス用の入出力ポート２０か
らのアクセスの内容を、メモリセルアレイ１０に対して
ではなく、シリアルアクセス用レジスタ３２に対して反
映させる。
Description
【０００１】
【産業上の利用分野】本発明は、複数のデータ入出力ポ
ートを持つメモリにおいて、それぞれの入出力ポートか
ら書き込まれたデータ間の整合をとるための、メモリ制
御方式に関する。
ートを持つメモリにおいて、それぞれの入出力ポートか
ら書き込まれたデータ間の整合をとるための、メモリ制
御方式に関する。
【０００２】
【従来の技術】一般に、パーソナルコンピュータなどの
情報機器では、画面に表示する内容を表示用メモリに記
録する。表示用メモリには、図形描画などのアクセスの
他に、表示読み出しアクセスが行われる。表示読み出し
は、多量のデータ転送を必要とする。このため、図形描
画と表示読み出しを、同一の入出力ポートで行った場
合、ポートが長時間、表示読み出しに占有され、図形描
画を高速に実行できない。
情報機器では、画面に表示する内容を表示用メモリに記
録する。表示用メモリには、図形描画などのアクセスの
他に、表示読み出しアクセスが行われる。表示読み出し
は、多量のデータ転送を必要とする。このため、図形描
画と表示読み出しを、同一の入出力ポートで行った場
合、ポートが長時間、表示読み出しに占有され、図形描
画を高速に実行できない。
【０００３】これを解決するために、アクセス対象のア
ドレスをランダムに指定できるランダムアクセス用のデ
ータ入出力ポートと、シーケンシャルなアドレス指定を
行うシリアルアクセス用のデータ入出力ポートの両方を
備えたマルチポートメモリが使用される場合がある。一
般に、表示読み出しは、シーケンシャルなアドレスに対
するアクセスであるため、シリアルアクセス用の入出力
ポートを使って実行される。一方、図形描画はランダム
なアドレスに対するアクセスであるため、ランダムアク
セス用の入出力ポートを使って実行される。このよう
に、図形描画と表示読み出しを別々のポートで行うこと
により、表示読み出しに長時間、ポートを占有されるこ
となく、図形描画を高速に実行することが可能となる。
ドレスをランダムに指定できるランダムアクセス用のデ
ータ入出力ポートと、シーケンシャルなアドレス指定を
行うシリアルアクセス用のデータ入出力ポートの両方を
備えたマルチポートメモリが使用される場合がある。一
般に、表示読み出しは、シーケンシャルなアドレスに対
するアクセスであるため、シリアルアクセス用の入出力
ポートを使って実行される。一方、図形描画はランダム
なアドレスに対するアクセスであるため、ランダムアク
セス用の入出力ポートを使って実行される。このよう
に、図形描画と表示読み出しを別々のポートで行うこと
により、表示読み出しに長時間、ポートを占有されるこ
となく、図形描画を高速に実行することが可能となる。
【０００４】上記の例では、シリアルポートからは、読
み出ししか行っていないが、シリアルポートを書き込み
に使用することで、画像の合成を行うことができる。表
示用メモリの内部で、画面の特定の領域に、他で生成し
た画像を表示する場合、この領域のデータを外部から表
示用メモリに書き込む必要がある。一般に、画像のデー
タは連続しており、表示用メモリに対する書き込みはシ
ーケンシャルなアクセスとなる。このため、画像データ
の書き込みには、シリアルアクセス用のデータ入出力ポ
ートを使用することが可能である。
み出ししか行っていないが、シリアルポートを書き込み
に使用することで、画像の合成を行うことができる。表
示用メモリの内部で、画面の特定の領域に、他で生成し
た画像を表示する場合、この領域のデータを外部から表
示用メモリに書き込む必要がある。一般に、画像のデー
タは連続しており、表示用メモリに対する書き込みはシ
ーケンシャルなアクセスとなる。このため、画像データ
の書き込みには、シリアルアクセス用のデータ入出力ポ
ートを使用することが可能である。
【０００５】この場合、周囲の表示画面に影響を及ぼす
ことなく、画像を部分を重ね合わせる必要がある。これ
を実現する方法としては、現在製品化されているマルチ
ポートメモリにおいて、ＳＡＭへのアクセスにリード転
送サイクルとライト転送サイクルの両方を使用して、リ
ードモディファイライトを行う方法がある。また、特開
昭６２−７１３８６号公報記載の方法では、シリアルア
クセス用レジスタの各アドレスに対応させたマスクフラ
グを用意し、このフラグの内容によって、メモリセルア
レイへデータの転送を行うかを判定することにより画像
の重ね合わせを実現している。マスクフラグの内容は、
シリアルアクセス時に外部から、データと共に入力され
る。
ことなく、画像を部分を重ね合わせる必要がある。これ
を実現する方法としては、現在製品化されているマルチ
ポートメモリにおいて、ＳＡＭへのアクセスにリード転
送サイクルとライト転送サイクルの両方を使用して、リ
ードモディファイライトを行う方法がある。また、特開
昭６２−７１３８６号公報記載の方法では、シリアルア
クセス用レジスタの各アドレスに対応させたマスクフラ
グを用意し、このフラグの内容によって、メモリセルア
レイへデータの転送を行うかを判定することにより画像
の重ね合わせを実現している。マスクフラグの内容は、
シリアルアクセス時に外部から、データと共に入力され
る。
【０００６】
【発明が解決しようとする課題】デュアルポートメモリ
を用いて、画像の合成と同時に図形の描画を行う場合、
データの整合性に関して、次のような問題が発生する可
能性がある。
を用いて、画像の合成と同時に図形の描画を行う場合、
データの整合性に関して、次のような問題が発生する可
能性がある。
【０００７】図８に示すように、シリアルアクセス用の
ポートから、表示画面５００の一部に画像データ５０１
を書き込み、ランダムアクセス用のポートから図形５０
２を描く場合を考える。マルチポートメモリでＳＡＭへ
のリードモディファイライトを行う場合、メモリ内部の
動作は次のようになる。
ポートから、表示画面５００の一部に画像データ５０１
を書き込み、ランダムアクセス用のポートから図形５０
２を描く場合を考える。マルチポートメモリでＳＡＭへ
のリードモディファイライトを行う場合、メモリ内部の
動作は次のようになる。
【０００８】１．画像のデータと、周囲の表示画面のデ
ータとの重ね合わせを行うために、メモリセルアレイに
格納されている背景のデータを１行分、シリアルアクセ
ス用レジスタに転送する。
ータとの重ね合わせを行うために、メモリセルアレイに
格納されている背景のデータを１行分、シリアルアクセ
ス用レジスタに転送する。
【０００９】２．合成する画像のデータを、シリアルア
クセス用のデータ入出力ポートから、シリアルアクセス
用レジスタに書き込む。
クセス用のデータ入出力ポートから、シリアルアクセス
用レジスタに書き込む。
【００１０】３．ランダムアクセス用のデータ入出力ポ
ートから、メモリセルアレイに対して図形の描画を行
う。
ートから、メモリセルアレイに対して図形の描画を行
う。
【００１１】４．シリアルアクセス用レジスタに対し
て、１行分の画像データの書き込みが終了したら、シリ
アルアクセス用レジスタの内容をメモリセルアレイに転
送する。
て、１行分の画像データの書き込みが終了したら、シリ
アルアクセス用レジスタの内容をメモリセルアレイに転
送する。
【００１２】これらの処理の中で、２と３の処理は同時
に実行される。画像の合成を誤りなく行うためには、こ
の２つのアクセスの対象が、異なるメモリセルであった
場合、アクセスの結果は、どちらも表示画面に反映され
なければならない。
に実行される。画像の合成を誤りなく行うためには、こ
の２つのアクセスの対象が、異なるメモリセルであった
場合、アクセスの結果は、どちらも表示画面に反映され
なければならない。
【００１３】しかし、実際には、ランダムアクセス用の
入出力ポートからメモリセルアレイに対してデータの書
き込みが行われた後に、シリアルアクセス用レジスタか
らメモリセルアレイへデータの書き込みが行われること
がある。この場合、両者が同じ行に対するアクセスであ
った場合には、ランダムアクセス用の入出力ポートから
書き込んだ図形データに、シリアルアクセス用レジスタ
の内容が上書きされてしまう。このため、図形描画の結
果が表示画面に反映されないという問題が発生する。
入出力ポートからメモリセルアレイに対してデータの書
き込みが行われた後に、シリアルアクセス用レジスタか
らメモリセルアレイへデータの書き込みが行われること
がある。この場合、両者が同じ行に対するアクセスであ
った場合には、ランダムアクセス用の入出力ポートから
書き込んだ図形データに、シリアルアクセス用レジスタ
の内容が上書きされてしまう。このため、図形描画の結
果が表示画面に反映されないという問題が発生する。
【００１４】特開昭６２−７１３８６号公報記載の方法
でも、ランダムアクセス時にシリアルアクセス用レジス
タの、マスクフラグの内容を更新していないため、同様
の問題が発生する。
でも、ランダムアクセス時にシリアルアクセス用レジス
タの、マスクフラグの内容を更新していないため、同様
の問題が発生する。
【００１５】
【課題を解決するための手段】上記の問題を解決するた
めに、本発明では、ランダムアクセスが行われた時に、
その行アドレスを、シリアルアクセス用レジスタに格納
されているデータの、行アドレスと比較する。両者が一
致している場合には、ランダムアクセス用の入出力ポー
トからのアクセスを、メモリセルアレイに対してではな
く、シリアルアクセス用レジスタに対して行う。
めに、本発明では、ランダムアクセスが行われた時に、
その行アドレスを、シリアルアクセス用レジスタに格納
されているデータの、行アドレスと比較する。両者が一
致している場合には、ランダムアクセス用の入出力ポー
トからのアクセスを、メモリセルアレイに対してではな
く、シリアルアクセス用レジスタに対して行う。
【００１６】
【作用】本発明によれば、シリアルアクセス用レジスタ
には、その時点における最新のデータが格納されてい
る。このため、シリアルアクセス用レジスタの内容を、
メモリセルアレイに書き込んだ時に、最新のデータに、
古いデータを上書きしてしまう事がなく、データの整合
を保つことができる。
には、その時点における最新のデータが格納されてい
る。このため、シリアルアクセス用レジスタの内容を、
メモリセルアレイに書き込んだ時に、最新のデータに、
古いデータを上書きしてしまう事がなく、データの整合
を保つことができる。
【００１７】
【実施例】本発明の実施例を以下に示す。図１は、本発
明の方式を使用したメモリの内部構成の一例を示した図
である。この図において、１０はメモリセルアレイ、２
０はランダムアクセス用のデータ入出力ポート、３０は
シリアルアクセス用のデータ入出力ポート、４０はアド
レスの入力ポート、５０は行アドレスストローブなどの
タイミング信号の入力ポート、２２はセンスアンプ、２
３はランダムアクセス用の列アドレスデコーダ、３２は
メモリセルアレイ１０の１行分の容量を持つシリアルア
クセス用レジスタ、３３はシリアルアクセス用の列アド
レスデコーダ、２４はシリアルアクセス用レジスタ３２
とメモリセルアレイ１０の間のデータ転送を制御する転
送ゲート、２１はランダムアクセス用入出力バッファ、
３１はシリアルアクセス用入出力バッファ、４１はアド
レスバッファ、４２は行アドレスデコーダ、４３はシリ
アルアクセス用レジスタ３２に転送されているデータの
行アドレスを保持しておくシリアルアクセス行アドレス
レジスタ、４４はシリアルアクセス用レジスタ３２に列
アドレスを設定するためのシリアルアクセス列アドレス
カウンタ、４５はランダムアクセス時の行アドレスと、
シリアルアクセス行アドレスレジスタ４３の内容を比較
するアドレス比較器、５１は各部の制御タイミングを生
成するタイミング制御回路である。
明の方式を使用したメモリの内部構成の一例を示した図
である。この図において、１０はメモリセルアレイ、２
０はランダムアクセス用のデータ入出力ポート、３０は
シリアルアクセス用のデータ入出力ポート、４０はアド
レスの入力ポート、５０は行アドレスストローブなどの
タイミング信号の入力ポート、２２はセンスアンプ、２
３はランダムアクセス用の列アドレスデコーダ、３２は
メモリセルアレイ１０の１行分の容量を持つシリアルア
クセス用レジスタ、３３はシリアルアクセス用の列アド
レスデコーダ、２４はシリアルアクセス用レジスタ３２
とメモリセルアレイ１０の間のデータ転送を制御する転
送ゲート、２１はランダムアクセス用入出力バッファ、
３１はシリアルアクセス用入出力バッファ、４１はアド
レスバッファ、４２は行アドレスデコーダ、４３はシリ
アルアクセス用レジスタ３２に転送されているデータの
行アドレスを保持しておくシリアルアクセス行アドレス
レジスタ、４４はシリアルアクセス用レジスタ３２に列
アドレスを設定するためのシリアルアクセス列アドレス
カウンタ、４５はランダムアクセス時の行アドレスと、
シリアルアクセス行アドレスレジスタ４３の内容を比較
するアドレス比較器、５１は各部の制御タイミングを生
成するタイミング制御回路である。
【００１８】このメモリでは、メモリセルアレイ１０と
シリアルアクセス用レジスタ３２の間で、１行分のデー
タを相互に転送することができる。ランダムアクセスポ
ート２０からメモリセルアレイ１０を、シリアルアクセ
スポート３０からシリアルアクセス用レジスタ３２をア
クセスすることで、この２つのアクセスを同時に実行す
ることが可能となる。この場合、２つのアクセスが同一
の行に対するものであった場合には、それぞれのアクセ
スに対してデータの整合をとる必要がある。
シリアルアクセス用レジスタ３２の間で、１行分のデー
タを相互に転送することができる。ランダムアクセスポ
ート２０からメモリセルアレイ１０を、シリアルアクセ
スポート３０からシリアルアクセス用レジスタ３２をア
クセスすることで、この２つのアクセスを同時に実行す
ることが可能となる。この場合、２つのアクセスが同一
の行に対するものであった場合には、それぞれのアクセ
スに対してデータの整合をとる必要がある。
【００１９】本発明では、ランダムアクセスの行アドレ
スとシリアルアクセスの行アドレスを、アドレス比較器
４５により比較し、ランダムアクセスのアクセス対象の
データが、シリアルアクセス用メモリ３２の中にあるか
どうか調べる。シリアルアクセス用メモリ３２の中に、
アクセス対象のデータがあった場合には、ランダムアク
セスポート２０からのアクセスを、シリアルアクセス用
メモリ３２に対して行うことで、データの整合をとる。
スとシリアルアクセスの行アドレスを、アドレス比較器
４５により比較し、ランダムアクセスのアクセス対象の
データが、シリアルアクセス用メモリ３２の中にあるか
どうか調べる。シリアルアクセス用メモリ３２の中に、
アクセス対象のデータがあった場合には、ランダムアク
セスポート２０からのアクセスを、シリアルアクセス用
メモリ３２に対して行うことで、データの整合をとる。
【００２０】それぞれの場合について、アクセスの方法
を以下に示す。
を以下に示す。
【００２１】１．２つのアクセスが、異なる行に対する
ものである場合のランダムアクセス （１）アドレス入力ポート４０から入力された行アドレ
スを、行アドレスデコーダ４２でデコードし、メモリセ
ルアレイ１０の中から、アクセス対象のデータを含む１
行分のメモリセルを選択する。
ものである場合のランダムアクセス （１）アドレス入力ポート４０から入力された行アドレ
スを、行アドレスデコーダ４２でデコードし、メモリセ
ルアレイ１０の中から、アクセス対象のデータを含む１
行分のメモリセルを選択する。
【００２２】（２）選択された１行分のメモリセルの内
容を、センスアンプ２２で増幅する。
容を、センスアンプ２２で増幅する。
【００２３】（３）アドレス入力ポート４０から入力さ
れた列アドレスを用いて、列アドレスデコーダ２３によ
って、センスアンプ２２で増幅したデータの中から必要
な部分を選択し、ランダムアクセスポート２０からアク
セスを行う。
れた列アドレスを用いて、列アドレスデコーダ２３によ
って、センスアンプ２２で増幅したデータの中から必要
な部分を選択し、ランダムアクセスポート２０からアク
セスを行う。
【００２４】（４）（３）を必要な回数だけ行った後、
メモリセルアレイ１０をプリチャージする。
メモリセルアレイ１０をプリチャージする。
【００２５】２．２つのアクセスが、異なる行に対する
ものである場合のシリアルアクセス （１）アドレス入力ポート４０から入力された行アドレ
スを、行アドレスデコーダ４２でデコードし、メモリセ
ルアレイ１０の中から、アクセス対象のデータを含む１
行分のメモリセルを選択する。このときに、行アドレス
をシリアルアクセス行アドレスレジスタ４３へ書き込
む。
ものである場合のシリアルアクセス （１）アドレス入力ポート４０から入力された行アドレ
スを、行アドレスデコーダ４２でデコードし、メモリセ
ルアレイ１０の中から、アクセス対象のデータを含む１
行分のメモリセルを選択する。このときに、行アドレス
をシリアルアクセス行アドレスレジスタ４３へ書き込
む。
【００２６】（２）選択された１行分のメモリセルの内
容をセンスアンプ２２で増幅し、転送ゲート２４を介し
て、シリアルアクセス用レジスタ３２に転送する。
容をセンスアンプ２２で増幅し、転送ゲート２４を介し
て、シリアルアクセス用レジスタ３２に転送する。
【００２７】（３）アドレス入力ポート４０から入力さ
れた列アドレスを、シリアルアクセス列アドレスカウン
タ４４へ書き込む。
れた列アドレスを、シリアルアクセス列アドレスカウン
タ４４へ書き込む。
【００２８】（４）シリアルアクセス用レジスタ３２の
中で、シリアルアクセス列アドレスカウンタ４４によっ
て指示される部分のデータに対して、シリアルアクセス
ポート３０からアクセスを行う。
中で、シリアルアクセス列アドレスカウンタ４４によっ
て指示される部分のデータに対して、シリアルアクセス
ポート３０からアクセスを行う。
【００２９】（５）シリアルアクセス列アドレスカウン
タ４４の値を更新する。
タ４４の値を更新する。
【００３０】（６）（４）と（５）を必要な回数だけ行
った後、シリアルアクセス用レジスタ３２の内容をメモ
リセルアレイ１０へ転送する。
った後、シリアルアクセス用レジスタ３２の内容をメモ
リセルアレイ１０へ転送する。
【００３１】３．２つのアクセスが、同一の行に対する
ものである場合のランダムアクセス （１）アドレス入力ポート４０から入力された列アドレ
スによって指定される部分の転送ゲート２４を開いて、
ランダムアクセスポート２０からシリアルアクセス用レ
ジスタ３２に対してアクセスを行う。
ものである場合のランダムアクセス （１）アドレス入力ポート４０から入力された列アドレ
スによって指定される部分の転送ゲート２４を開いて、
ランダムアクセスポート２０からシリアルアクセス用レ
ジスタ３２に対してアクセスを行う。
【００３２】４．２つのアクセスが、同一の行に対する
ものである場合のシリアルアクセス ２．と同じアクセスを行う。
ものである場合のシリアルアクセス ２．と同じアクセスを行う。
【００３３】この方法では、ランダムアクセスとシリア
ルアクセスが、完全に同一のアドレスに対して行われた
場合には、２つのアクセスが衝突する可能性がある。そ
れぞれのアクセスに対して、優先順位を設けておき、優
先順位が低い方のアクセスを無効にすることで、これを
回避することができる。
ルアクセスが、完全に同一のアドレスに対して行われた
場合には、２つのアクセスが衝突する可能性がある。そ
れぞれのアクセスに対して、優先順位を設けておき、優
先順位が低い方のアクセスを無効にすることで、これを
回避することができる。
【００３４】次に、この実施例を実現するための、具体
的な回路を示す。
的な回路を示す。
【００３５】メモリセルアレイ１０の回路例を図２に示
す。メモリセルアレイ１０は、複数個のメモリセルを、
二次元的に配置したものである。図２において、１０１
〜１０６は行選択信号、１１１〜１１６はデータアクセ
ス信号、１２０はメモリセルである。メモリセル１２０
は、スイッチとして動作するトランジスタ１２１と、蓄
えられている電荷量により１ビットの状態を保持するコ
ンデンサ１２２から構成されている。メモリセル１２０
に対してアクセスを行うには、行選択信号１０１をＨレ
ベルにして、トランジスタ１２１を導通状態にする。こ
のとき、コンデンサ１２２は、データアクセス信号１１
１と電気的に接続され、この信号線を介して電荷の充放
電、すなわちデータの読み書きを行うことができる。実
際には、電荷量はセンスアンプ２２では、データアクセ
ス信号１１１と、その隣のデータアクセス信号１１２と
の電位差として扱われる。
す。メモリセルアレイ１０は、複数個のメモリセルを、
二次元的に配置したものである。図２において、１０１
〜１０６は行選択信号、１１１〜１１６はデータアクセ
ス信号、１２０はメモリセルである。メモリセル１２０
は、スイッチとして動作するトランジスタ１２１と、蓄
えられている電荷量により１ビットの状態を保持するコ
ンデンサ１２２から構成されている。メモリセル１２０
に対してアクセスを行うには、行選択信号１０１をＨレ
ベルにして、トランジスタ１２１を導通状態にする。こ
のとき、コンデンサ１２２は、データアクセス信号１１
１と電気的に接続され、この信号線を介して電荷の充放
電、すなわちデータの読み書きを行うことができる。実
際には、電荷量はセンスアンプ２２では、データアクセ
ス信号１１１と、その隣のデータアクセス信号１１２と
の電位差として扱われる。
【００３６】図３に、センスアンプ２２、列アドレスデ
コーダ２３、転送ゲート２４、シリアルアクセス用レジ
スタ３２、シリアルアクセス用の列アドレスデコーダ３
３について、１列分の回路例を示す。
コーダ２３、転送ゲート２４、シリアルアクセス用レジ
スタ３２、シリアルアクセス用の列アドレスデコーダ３
３について、１列分の回路例を示す。
【００３７】センスアンプは、インバータを２つ組み合
わせた回路２２２とトランジスタ２２３から構成され
る。回路２２２は、図４のような回路で実現することが
できる。回路２２２は、データアクセス信号１１１と１
１２の間の電位差を、増幅すると共に、その内容を記憶
することができる。信号線２２０をＬレベルにすること
で、この回路の動作を、停止させることができる。トラ
ンジスタ２２３は、信号線２２１をＨレベルにすること
で、導通状態にすることができる。これにより、データ
アクセス信号１１１と１１２の電位差を０にし、プリチ
ャージを行うことができる。
わせた回路２２２とトランジスタ２２３から構成され
る。回路２２２は、図４のような回路で実現することが
できる。回路２２２は、データアクセス信号１１１と１
１２の間の電位差を、増幅すると共に、その内容を記憶
することができる。信号線２２０をＬレベルにすること
で、この回路の動作を、停止させることができる。トラ
ンジスタ２２３は、信号線２２１をＨレベルにすること
で、導通状態にすることができる。これにより、データ
アクセス信号１１１と１１２の電位差を０にし、プリチ
ャージを行うことができる。
【００３８】列アドレスデコーダ２３は、トランジスタ
２３３、２３４から構成される。各トランジスタはスイ
ッチとして動作し、信号線２３０をＨレベルに設定する
と、共に導通状態となる。このとき、データアクセス信
号１１１、１１２は、それぞれ信号線２３１、２３２と
電気的に接続される。信号線２３１、２３２はランダム
アクセス用入出力バッファ２１に接続されている。信号
線２３０は、各列ごとに独立に制御することができる。
なお、図３には記載されていないが、複数の列の中から
アクセス対象の列を指定するための回路も、図１におけ
る行アドレスデコーダ２３に含まれる。この回路で指定
された行に対してのみ、信号線２３０がＨレベルに設定
される。
２３３、２３４から構成される。各トランジスタはスイ
ッチとして動作し、信号線２３０をＨレベルに設定する
と、共に導通状態となる。このとき、データアクセス信
号１１１、１１２は、それぞれ信号線２３１、２３２と
電気的に接続される。信号線２３１、２３２はランダム
アクセス用入出力バッファ２１に接続されている。信号
線２３０は、各列ごとに独立に制御することができる。
なお、図３には記載されていないが、複数の列の中から
アクセス対象の列を指定するための回路も、図１におけ
る行アドレスデコーダ２３に含まれる。この回路で指定
された行に対してのみ、信号線２３０がＨレベルに設定
される。
【００３９】転送ゲート２４は、トランジスタ２４１、
２４２から構成される。これらは信号線２４０をＨに設
定することで、導通状態にすることができる。このとき
には、データアクセス信号１１１、１１２は、それぞれ
信号線１２１、１２２と電気的に接続される。信号線２
４０は各列ごとに、独立に制御することができる。信号
線２４０は、メモリセルアレイ１０とシリアルアクセス
用レジスタ３２の間でデータ転送を行うときおよび、ラ
ンダムアクセスポート２０からシリアルアクセス用レジ
スタ３２に対してアクセスを行うときにＨレベルに設定
される。メモリセルアレイ１０とシリアルアクセス用レ
ジスタ３２の間でデータ転送を行うときには、信号線２
４０は１行分が全てＨレベルになる。ランダムアクセス
ポート２０からシリアルアクセス用レジスタ３２に対し
てアクセスを行うときには、アクセスする行に対応した
信号線２４０のみが、Ｈレベルになる。
２４２から構成される。これらは信号線２４０をＨに設
定することで、導通状態にすることができる。このとき
には、データアクセス信号１１１、１１２は、それぞれ
信号線１２１、１２２と電気的に接続される。信号線２
４０は各列ごとに、独立に制御することができる。信号
線２４０は、メモリセルアレイ１０とシリアルアクセス
用レジスタ３２の間でデータ転送を行うときおよび、ラ
ンダムアクセスポート２０からシリアルアクセス用レジ
スタ３２に対してアクセスを行うときにＨレベルに設定
される。メモリセルアレイ１０とシリアルアクセス用レ
ジスタ３２の間でデータ転送を行うときには、信号線２
４０は１行分が全てＨレベルになる。ランダムアクセス
ポート２０からシリアルアクセス用レジスタ３２に対し
てアクセスを行うときには、アクセスする行に対応した
信号線２４０のみが、Ｈレベルになる。
【００４０】シリアルアクセス用レジスタ３２は、イン
バータを２つ組み合わせた回路３２０により、構成され
る。回路３２０は、図５のような回路で実現することが
できる。この回路は、１ビットのデータを記憶すること
ができる。
バータを２つ組み合わせた回路３２０により、構成され
る。回路３２０は、図５のような回路で実現することが
できる。この回路は、１ビットのデータを記憶すること
ができる。
【００４１】シリアルアクセス用の列アドレスデコーダ
３３は、トランジスタ３３３、３３４から構成される。
各トランジスタはスイッチとして動作し、信号線３３０
をＨレベルに設定すると、共に導通状態になる。このと
き、信号線１２１、１２２は、それぞれ信号線３３１、
３３２と電気的に接続される。信号線３３１、３３２は
シリアルアクセス用入出力バッファ３１に接続されてい
る。信号線３３０は、各列ごとに独立に制御することが
できる。なお、図３には記載されていないが、複数の列
の中からアクセスを行う列を指定するための回路も、シ
リアルアクセス用の列アドレスデコーダ３３に含まれ
る。この回路で指定された行に対してのみ、信号線３３
０がＨレベルに設定される。
３３は、トランジスタ３３３、３３４から構成される。
各トランジスタはスイッチとして動作し、信号線３３０
をＨレベルに設定すると、共に導通状態になる。このと
き、信号線１２１、１２２は、それぞれ信号線３３１、
３３２と電気的に接続される。信号線３３１、３３２は
シリアルアクセス用入出力バッファ３１に接続されてい
る。信号線３３０は、各列ごとに独立に制御することが
できる。なお、図３には記載されていないが、複数の列
の中からアクセスを行う列を指定するための回路も、シ
リアルアクセス用の列アドレスデコーダ３３に含まれ
る。この回路で指定された行に対してのみ、信号線３３
０がＨレベルに設定される。
【００４２】本発明の他の実施例を、図６を用いて説明
する。この図において、３４はシリアルアクセス用レジ
スタ３２の、各アドレスに対応して設けられているフラ
グレジスタである。この実施例では、従来のマルチポー
トメモリと同様に、常に、ランダムアクセスポート２０
からのアクセスは、メモリセルアレイ１０に対して行わ
れ、シリアルアクセスポート３０からのアクセスは、シ
リアルアクセス用レジスタ３２に対して行われる。フラ
グレジスタ３４は、次の規則に従って設定される。
する。この図において、３４はシリアルアクセス用レジ
スタ３２の、各アドレスに対応して設けられているフラ
グレジスタである。この実施例では、従来のマルチポー
トメモリと同様に、常に、ランダムアクセスポート２０
からのアクセスは、メモリセルアレイ１０に対して行わ
れ、シリアルアクセスポート３０からのアクセスは、シ
リアルアクセス用レジスタ３２に対して行われる。フラ
グレジスタ３４は、次の規則に従って設定される。
【００４３】１．メモリセルアレイ１０からシリアルア
クセス用レジスタ３２へデータの転送を行った時には、
１行分のフラグレジスタ３４を、全てＨレベルに設定す
る。
クセス用レジスタ３２へデータの転送を行った時には、
１行分のフラグレジスタ３４を、全てＨレベルに設定す
る。
【００４４】２．ランダムアクセスポート２０からライ
トアクセスが実行された時には、対応する列のフラグレ
ジスタ３４をＬレベルにする。
トアクセスが実行された時には、対応する列のフラグレ
ジスタ３４をＬレベルにする。
【００４５】３．シリアルアクセスポート３０からライ
トアクセスが実行された時には、対応する列のフラグレ
ジスタ３４をＨレベルにする。
トアクセスが実行された時には、対応する列のフラグレ
ジスタ３４をＨレベルにする。
【００４６】以上のように設定することで、対応してい
るシリアルアクセス用レジスタ３２に最新のデータが格
納されている列のみ、フラグレジスタ３４がＨレベルに
設定される。そこで、シリアルアクセス用レジスタ３２
からメモリセルアレイ１０にデータを転送するときに、
フラグレジスタ３４がＨレベルである列のみ転送を実行
することで、メモリセルアレイ１０に最新のデータを、
格納することができる。これにより、ランダムアクセス
とシリアルアクセスの２つのアクセス間のデータの整合
を保証することができる。
るシリアルアクセス用レジスタ３２に最新のデータが格
納されている列のみ、フラグレジスタ３４がＨレベルに
設定される。そこで、シリアルアクセス用レジスタ３２
からメモリセルアレイ１０にデータを転送するときに、
フラグレジスタ３４がＨレベルである列のみ転送を実行
することで、メモリセルアレイ１０に最新のデータを、
格納することができる。これにより、ランダムアクセス
とシリアルアクセスの２つのアクセス間のデータの整合
を保証することができる。
【００４７】フラグレジスタ３４は、シリアルアクセス
用レジスタ３２の各列ごとに用意される。このため、メ
モリセルアレイ１０を多ビット構成としたときでも、フ
ラグレジスタ３４の構成を変更する必要がない。メモリ
セルアレイ１０を４ビット構成とした時の実施例を図７
に示す。
用レジスタ３２の各列ごとに用意される。このため、メ
モリセルアレイ１０を多ビット構成としたときでも、フ
ラグレジスタ３４の構成を変更する必要がない。メモリ
セルアレイ１０を４ビット構成とした時の実施例を図７
に示す。
【００４８】なお、図６、７に示す実施例では、各列ご
とに１ビットのフラグレジスタ３４を対応させたが、用
途によっては複数の列を１ビットのフラグレジスタ３４
に対応させることにより、必要とされるフラグレジスタ
３４の数を削減することが可能である。
とに１ビットのフラグレジスタ３４を対応させたが、用
途によっては複数の列を１ビットのフラグレジスタ３４
に対応させることにより、必要とされるフラグレジスタ
３４の数を削減することが可能である。
【００４９】また、以上の制御方式を採用したメモリ素
子を使用して画像処理装置を構成すれば、複数個の画面
構成要素を誤りなく合成することが可能である。本発明
の手法は、表示読み出し用に、シリアルアクセス用のデ
ータ入出力ポートを、１つ追加したトライポートメモリ
でも、利用可能である。
子を使用して画像処理装置を構成すれば、複数個の画面
構成要素を誤りなく合成することが可能である。本発明
の手法は、表示読み出し用に、シリアルアクセス用のデ
ータ入出力ポートを、１つ追加したトライポートメモリ
でも、利用可能である。
【００５０】
【発明の効果】本発明によれば、複数の入出力ポートを
持つメモリにおいて、それぞれのポートから書き込んだ
データの整合をとることができる。
持つメモリにおいて、それぞれのポートから書き込んだ
データの整合をとることができる。
【図１】本発明の実施例を示した図である。
【図２】メモリセルアレイを実現する回路の一例を示す
図である。
図である。
【図３】メモリセルアレイに接続される回路の一例を示
す図である。
す図である。
【図４】センスアンプの一部を実現する回路の一例を示
す図である。
す図である。
【図５】シリアルアクセス用レジスタの一部を実現する
回路の一例を示す図である。
回路の一例を示す図である。
【図６】本発明の別の実施例を示した図である。
【図７】多ビット構成時の本発明の実施例を示した図で
ある。
ある。
【図８】画像合成の一例を示した図である。
１０…メモリセルアレイ、 ２０…ランダムアクセス用データ入出力ポート、 ２１…ランダムアクセス用データ入出力バッファ、 ２２…センスアンプ、 ２３…ランダムアクセス用列アドレスデコーダ、 ２４…転送ゲート、 ３０…シリアルアクセス用データ入出力ポート、 ３１…シリアルアクセス用データ入出力バッファ、 ３２…シリアルアクセス用レジスタ、 ３３シリアルアクセス用列アドレスデコーダ、 ３４…フラグレジスタ、 ４０…アドレス入力ポート、 ４１…アドレスバッファ、 ４２…行アドレスデコーダ、 ４３…シリアルアクセス行アドレスレジスタ、 ４４…シリアルアクセス列アドレスカウンタ、 ４５…アドレス比較器、 ５０…タイミング信号入力ポート、 ５１…タイミング制御回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/00 ５５５ Ｋ 9471−5Ｇ 5/36 ５３０ Ｄ 9471−5Ｇ (72)発明者 木村 光一 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所システム開発研究所内
Claims (6)
- 【請求項１】少なくとも、メモリセルの集合であるメモ
リセルアレイと、これに対してランダムにアクセスを行
うためのランダムアクセス用のデータ入出力ポートと、
シーケンシャルにアクセスを行うためのシリアルアクセ
ス用のデータ入出力ポートと、メモリセルアレイの指定
した部分と相互にデータ転送が可能なシリアルアクセス
用レジスタから構成され、ランダムアクセスはメモリセ
ルアレイに対して行い、シリアルアクセスはシリアルア
クセス用レジスタに対して行うことで、前記２つのデー
タの入出力ポートに対して、同時にアクセスできるメモ
リにおいて、ランダムアクセスの対象となるデータが、
前記のシリアルアクセス用レジスタに転送されている時
には、シリアルアクセス用レジスタに対してランダムア
クセスを行うことによって、前記２つのポートに対して
行われるアクセスにおける、データの整合性を保証した
ことを特徴としたメモリ制御方式。 - 【請求項２】少なくとも、メモリセルの集合であるメモ
リセルアレイと、これに対してランダムにアクセスを行
うためのランダムアクセス用のデータ入出力ポートと、
シーケンシャルにアクセスを行うためのシリアルアクセ
ス用のデータ入出力ポートと、メモリセルアレイの指定
した部分と相互にデータ転送が可能なシリアルアクセス
用レジスタから構成され、ランダムアクセスはメモリセ
ルアレイに対して行い、シリアルアクセスはシリアルア
クセス用レジスタに対して行うことで、前記２つのデー
タの入出力ポートに対して、同時にアクセスできること
を特徴としたメモリにおいて、シリアルアクセス用レジ
スタの各アドレスに対応したフラグレジスタを設け、シ
リアルアクセス用のデータ入出力ポートからデータを書
き込んだときには、そのアドレスに対応したフラグレジ
スタを特定の状態に設定し、ランダムアクセス用のポー
トから同一の行に対して書き込みがあった時には、前記
の状態と別の状態に設定し、シリアルアクセス用レジス
タから、メモリセルアレイにデータを転送する際に、各
アドレスごとにフラグレジスタの内容を参照して、転送
を行うかどうかを決定することによって、前記２つのポ
ートに対して行われるアクセスにおける、データの整合
性を保証したことを特徴としたメモリ制御方式。 - 【請求項３】前記の各フラグレジスタを、シリアルアク
セス用レジスタの複数アドレスに対応させることによ
り、必要なフラグレジスタの数を削減した事を特徴とし
た、請求項２記載のメモリ制御方式。 - 【請求項４】少なくとも、メモリセルの集合であるメモ
リセルアレイと、これに対してランダムにアクセスを行
うためのランダムアクセス用のデータ入出力ポートと、
シーケンシャルにアクセスを行うためのシリアルアクセ
ス用のデータ入出力ポートと、メモリセルアレイの指定
した部分と相互にデータ転送が可能なシリアルアクセス
用レジスタから構成され、ランダムアクセス用のデータ
入出力ポートからシリアルアクセス用レジスタに対し
て、直接アクセスできることを特徴としたメモリ素子。 - 【請求項５】少なくとも、メモリセルの集合であるメモ
リセルアレイと、これに対してランダムにアクセスを行
うためのランダムアクセス用のデータ入出力ポートと、
シーケンシャルにアクセスを行うためのシリアルアクセ
ス用のデータ入出力ポートと、メモリセルアレイの指定
した部分と相互にデータ転送が可能なシリアルアクセス
用レジスタと、シリアルアクセス用レジスタの各アドレ
スに対応したフラグレジスタから構成され、シリアルア
クセス用のデータ入出力ポートからデータを書き込んだ
ときには、そのアドレスに対応したフラグレジスタを特
定の状態に設定し、ランダムアクセス用のポートから同
一の行に対して書き込みがあった時には、前記の状態と
別の状態に設定することを特徴としたメモリ素子。 - 【請求項６】請求項４または５記載のメモリ素子を用い
て、複数個の画面構成要素を誤りなく合成可能であるこ
とを特徴とした画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001099A JPH07211063A (ja) | 1994-01-11 | 1994-01-11 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6001099A JPH07211063A (ja) | 1994-01-11 | 1994-01-11 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211063A true JPH07211063A (ja) | 1995-08-11 |
Family
ID=11492044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6001099A Pending JPH07211063A (ja) | 1994-01-11 | 1994-01-11 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07211063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539120A (en) * | 1987-02-06 | 1996-07-23 | Griffith; Ronald C. | Arylalkyl-amines having anticonvulsant and neuroprotective properties |
-
1994
- 1994-01-11 JP JP6001099A patent/JPH07211063A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539120A (en) * | 1987-02-06 | 1996-07-23 | Griffith; Ronald C. | Arylalkyl-amines having anticonvulsant and neuroprotective properties |
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|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050314 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A521 | Written amendment |
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|
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| A521 | Written amendment |
Effective date: 20050926 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
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