KR20010050743A - 이중 판독 포트를 포함하는 내장 엠램 - Google Patents

이중 판독 포트를 포함하는 내장 엠램 Download PDF

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Abstract

본 발명은 반도체 칩 상에 하나 내지 모든 메모리를 형성시키기 위해서, 상기 칩 상에 제조된 엠램(이후 부터 MRAM) 셀을 갖는, 상기 칩(반도체 칩) 상에 제조된 데이터 처리 장치(10)를 포함하여, 내장된 MRAM(embedded MRAM)을 갖는 처리 장비 및 그 제조 방법에 관한 것이다. 또한 본 발명에는 상기 데이터 처리부(10)와 통신하는 이중 뱅크 메모리(31, 32), 및 상기 이중 뱅크 메모리로의 동시 판독 억세스를 제공하기 위해 상기 데이터 처리 장치 및 상기 이중 뱅크 메모리에 연결된 회로가 포함된다.

Description

이중 판독 포트를 포함하는 내장 엠램{EMBEDDED MRAMS INCLUDING DUAL READ PORTS}
본 발명은 데이터 처리 장비에서의 메모리에 관한 것이다.
마이크로프로세서, 마이크로 제어기, 디지털 신호 처리기(DSP) 등과 같은 많은 다른 유형의 데이터 처리 장비가 오늘날의 시장에서 제조되어 사용된다. 이러한 모든 유형의 데이터 처리 장비는 데이터 메모리, 프로그램 또는 명령 메모리, 부트 메모리, 캐시 메모리, 제어 시프트 레지스터 등과 같은 다양한 메모리를 사용한다. 현재, 이러한 다양한 모든 메모리는 DRAM, SRAM, 플래시 메모리, ROM, PROM 등과 같은 메모리 장치를 사용한다. 예컨대, 데이터 및 프로그램 메모리는 데이터 및 운영 프로그램의 저장을 위해 SRAM, ROM, 또는 플래시 메모리를 사용하는 것이 일반적이다. SRAM은 상당히 고속인 반면 휘발성인데, 이는 전원이 제거되면 SRAM은 데이터를 손실하므로 그 사용이 제한적이라는 것을 의미한다. 다른 유형의 메모리는 더 느린 것이 일반적이고, 그들 중 다수는 많은 추가적 회로를 필요로 하는데 이는 그러한 메모리의 값이 비싸지고 상대적으로 크기가 커지게 한다.
그러므로, 이러한 단점을 극복하는 데이터 처리 장비를 제공하는 것이 바람직할 것이다.
본 발명의 목적은, 데이터 처리 장비에 새롭고 개선된 메모리를 제공하는 것이다.
본 발명의 다른 목적은, SRAM만큼 고속이지만 비휘발성인 새롭고 개선된 메모리를 데이터 처리 장비에 제공하는 것이다.
본 발명의 또 다른 목적은, 장비의 속도를 더욱 향상시키기 위해서 이중 판독 포트를 갖는 데이터 처리 장비에 새롭고 개선된 메모리를 제공하는 것이다.
도 1은 본 발명에 따른 내장 엠램(이후부터 MRAM)(embedded MRAM)을 포함하는 데이터 처리 장비의 블록도.
도 2는 본 발명과 관련된 이중 포트 MRAM 메모리의 블록도.
도 3, 도 4 및 도 5는 도 2의 블록 부분에 대한 개략도.
〈도면 주요 부분에 대한 부호의 설명〉
10: 데이터 프로세서 11: 프로그램 제어기
13: 외부 버스 인터페이스 유닛 15:데이터 MRAM
16: 프로그램 MRAM 17:부트스트랩 MRAM
내장 엠램(이후 부터 MRAM)을 갖는 처리 장비 및 그러한 장비를 제조하는 방법을 통해, 상술한 문제 및 다른 문제는 적어도 부분적으로는 해결되고 상술한 목적 및 다른 목적도 실현된다. 데이터 처리 장비는, 데이터 처리 장치와 통신하는 데이터 메모리, 프로그램 또는 명령 메모리, 부트 메모리, 캐시 메모리, 및 제어 시프트 레지스터를 포함하여, 하나 내지 모든 메모리를 칩 상에 형성시키기 위해서, 상기 칩 상에 제조된 MRAM 셀을 갖는, 상기 칩(반도체 칩) 상에 제조된 상기 데이터 처리 장치를 포함한다.
또한, 특정 실시예에서는, 데이터 처리 장비는, 데이터 처리 장치와 통신하는 이중 뱅크 메모리, 및 상기 이중 뱅크 메모리에의 즉각적인 판독 억세스를 제공하기 위해 상기 데이터 처리 장치 및 상기 이중 뱅크 메모리에 연결된 회로를 포함한다.
(실시예)
도 1을 참조하면, 도 1은 본 발명에 따른 내장 MRAM 메모리를 포함하는 데이터 프로세서(10)의 개략적인 블록도이다. 이러한 개시 목적을 위해, "MRAM"이라는 용어는 자기 임의 접근 메모리(Magnetic Random Access Memory)의 첫 글자를 나타내고, 본 명세서에서는 자기 터널링 접합(MTJ), 자이언트 자기 공진 셀(GMR), 및 전기적 도체 또는 전기적 절연체에 의해 분리되는 얇은 자기 막 접합 등을 포함하여 상대적으로 최근에 개발된 박막 자기 메모리 중 어떤 것이든지를 포함하는 것으로써 정의된다. 이러한 각 유형의 MRAM의 예들은 아래에서 기술된 특허 출원에서 설명되고, 그러한 특허 출원 모두는 여기서는 참고로써 통합된다. 1997년 12월 30일에 허여된 "강자성의 GMR 물질"이라는 제목의 미국 특허(번호 5,702,831). 1998년 3월 24일에 허여된 "자기 임의 접근 메모리 내의 메모리 셀 구조 및 그 구조를 제조하는 방법"이라는 제목의 미국 특허(번호 5,732,016). 1998년 3월 31일에 허여된 "다중-층의 자기 터널링 접합 메모리 셀"이라는 제목의 미국 특허(번호 5,734,605).
데이터 프로세서(10)는 예컨대, 마이크로프로세서, 마이크로 제어기, 디지털 신호 프로세서(DSP) 등과 같은, 반도체 칩 상에 제조된 다양한 처리 장치 중 어느것이든 가능하다. 데이터 프로세서(10)는 그 중 특히, 전원(VDD, VSS), 클록 입력(CLK), 및 운용 프로그램(working program)의 다양한 "인터럽트"를 포함하는 다양한 입력 신호를 수신하는 프로그램 제어기(11)를 포함한다. 해당 분야에 공지된 바와 같이, 상기 데이터 프로세서(10)는 또한 다양한 동작을 수행하기 위해 데이터를 이용하는 데이터 논리 유닛(ALU)(12)을 포함한다.
외부 버스 인터페이스 유닛(EBIU)(13)은 외부 장비(미도시)에 연결된 버스(14)를 통해 외부 소스로부터 데이터 및 다른 명령(예컨대, '판독' 또는 '기록' 명령)을 수신한다. 상기 인터페이스 유닛(13)은 다양한 내부 버스를 통해서 데이터 MRAM(15), 프로그램 MRAM(16) 및 부트스트랩 MRAM(17)에 연결된다. 이러한 유닛 각각은 해당 분야에 잘 공지된 태스크를 수행하는데, 예컨대 데이터 MRAM(15)은 인터페이스 버스(13)를 통해 전달된 데이터를 저장하고, 프로그램 MRAM(16)은 데이터 프로세서(10)의 동작을 명령하거나 제어하는 프로그램을 포함하며, 부트스트랩 MRAM(17)은 데이터 프로세서(10)의 기동을 제어한다. 인터페이스 버스(13)는 또한 프로그램 제어기(11) 및 내부 버스 인터페이스 유닛(IBIU)(18)에 연결된다. 주소 생성 유닛(AGU)(19), I/O(입력/출력) 인터페이스 및 포트(20)와 같은, 다른 다양한 유닛은 다양한 태스크를 수행하기 위해서 버스 및 네트워크에 연결된다.
설명된 모든 유닛 및 인터페이스는 몇몇 다른 특정 데이터 프로세서의 추가 메모리와 함께, 설명된 다양한 메모리를 포함하여, (비록 몇몇 중요하지 않은 소자는 칩 오프로 연결될 수 있을지라도) 단일 반도체 칩 상에 제조되는 것이 일반적이다. 데이터 프로세서(10)에서, 다양한 모든 메모리는 언급된 참고 특허 출원에서 설명된 바와 같이 제조된, 일종의 MRAM이다. 모든 내장 메모리{예컨대 데이터 MRAM(15), 프로그램 MRAM(16), 및 부트스트랩 MRAM(17)}은 동일한 유형이기 때문에, 공정 또는 제조 과정은 상당히 간단하다. 더욱이, 상기 MRAM의 속도는 SRAM 만큼 빠르지만 비휘발성이기 때문에, 데이터 프로세서(10)의 속도가 실질적으로 향상된다. SRAM은 휘발성이기 때문에 영구 또는 반영구적인 저장이 요구되는 곳(예컨대 프로그램 메모리)에서는 사용될 수 없고, 따라서 많은 다양한 위치에 더 느린 메모리가 사용되어야 하고 이는 실질적으로 동작 속도를 느리게 한다. 또한, MRAM은, 개발 및 생산 시에 동일한 프로세서 사용을 가능하게 하여 준다. 그렇지 않으면, 플래시 기반 또는 ROM 기반의 프로세서가 개발 시에 사용되어, 나중에는 생산을 위해 상기 플래시/ROM이 SRAM으로 전환된다.
도 2를 참조하면, 이중 포트 MRAM(30)이 간략화된 블록의 형태가 도시된다. 상기 MRAM(30)은 MRAM 셀의 좌측 뱅크(31)(낮은 주소 공간으로도 지칭됨) 및 우측 뱅크(32)(높은 주소 공간으로도 지칭됨)를 포함한다. 뱅크(31 및 32) 각각은 MRAM 셀의 어레이를 포함하고, 상기 MRAM 셀 각각은 행(row) 및 열(column)로써 개별적 주소 지정이 가능하다. 행 소스(35)는, 행 멀티플렉서(36)를 통해서는 좌측 뱅크(31)내 MRAM 셀의 행의 한쪽 종단과 연결되고, 행 멀티플렉서(37)를 통해서는 우측 뱅크(32) 내 MRAM 셀의 행의 한쪽 종단에 연결된다. 좌측 뱅크(31)는 MRAM 셀의 행의 다른쪽 종단에 연결된 행 싱크(40)를 구비하며, 우측 뱅크(32)는 MRAM 셀의 행의 다른쪽 종단에 연결된 행 싱크(41)를 구비한다. 행 멀티플렉서(36)는 행 디코더(44)를 통해 주소 입력을 수신하는데, 상기 디코더는 주소 공간 선택기(45)로부터 병렬 라인 상의 주소(a1j)를 수신한다. 유사하게, 행 멀티플렉서(37)는 행 디코더(46)를 통해 주소 입력을 수신하는데, 상기 디코더는 주소 공간 선택기(45)로부터 병렬 라인 상의 주소(a2j)를 수신한다.
열 또는 비트 라인 소스/싱크(51)는 열 멀티플렉서(52)를 통해 좌측 뱅크(31) 내 MRAM 셀의 열의 한쪽 종단(도 2에서의 아래쪽 종단)에 연결되고, 좌측 뱅크(31) 내 셀의 열의 다른쪽 종단은 제 2 열 또는 비트 라인 소스/싱크(53)에 연결된다. 유사하게, 열 또는 비트 라인 소스/싱크(54)는 열 멀티플렉서(55)를 통해 우측 뱅크(32) 내 MRAM 셀의 열의 한쪽 종단(도 2에서의 아래쪽 종단)에 연결되고, 우측 뱅크(32) 내 셀의 열의 다른쪽 종단은 제 2 열 또는 비트 라인 소스/싱크(56)에 연결된다. 열 멀티플렉서(52)는 열 디코더(57)를 통해 주소 입력을 수신하는데, 상기 디코더는 주소 공간 선택기(45)로부터 병렬 라인 상의 주소{a1(i-j)}를 수신한다. 유사하게, 열 멀티플렉서(55)는 열 디코더(58)를 통해 주소 입력을 수신하는데, 상기 디코더는 주소 공간 선택기(45)로부터 병렬 라인 상의 주소{a2(i-j)}를 수신한다.
MRAM(30)으로부터의 데이터 출력은 이중 포트 또는 라인(XDb1및 XDb2)에서 이용 가능하다. 좌측 뱅크(31)로부터의 데이터는 열 멀티플렉서(52)를 통과하고 다수의 증폭기(60)를 거쳐 제 1 및/또는 제 2 제어된 출력 버퍼(61 및 62)에 병렬로 제공된다. 제어된 출력 버퍼(61)는 출력 데이터를 출력 라인(XDb1)에 제공하고, 제어된 출력 버퍼(62)는 출력 데이터를 출력 라인(XDb2)에 제공한다. 유사한 방식으로, 우측 뱅크(32)로부터의 데이터는 열 멀티플렉서(55)를 통과하고 다수의 증폭기(63)를 거쳐 제 1 및/또는 제 2 제어된 출력 버퍼(64 및 65)에 연결된다. 제어된 출력 버퍼(64)는 출력 데이터를 출력 라인(XDb1)에 제공하고, 제어된 출력 버퍼(65)는 출력 데이터를 출력 라인(XDb2)에 제공한다. 제어된 출력 버퍼(61 및 64)는 리드(71) 상의 유닛(70)에 의해 제공된 인에이블 신호에 의해 턴 온 되거나 활성화된다. 제어된 출력 버퍼(62 및 65)는 리드(72) 상의 유닛(70)에 의해 제공된 인에이블 신호에 의해 턴 온 되거나 활성화된다.
유닛(70)은 도 2에서는 별도의 블록으로 도시되었지만 모든 실제 용도에서는 주소 공간 선택기(45)의 일부로 간주될 수 있다. 설명의 편의를 위해서, MRAM(30)은 디지털 신호 프로세서(DSP) 내에 통합되고 유닛(70)은 DSP 코어(미도시)로부터 두 개의 처리 신호(XR1P 및 XR2P) 및 R/W(판독/기록) 신호를 수신하는 것으로 가정한다. 또한, 주소 공간 선택기(45)는 두 개의 입력 신호(XAb1및 XAb2)를 수신하고, 신호(a1i 및 a2i)를 행 디코더(44 및 46) 및 열 디코더(57 및 58)에 제공한다. 더욱이, 유닛(70)은, 상기 유닛이 내부적으로 주소 공간 선택기(45)에 제공하는 신호인 처리 신호(XR1P 및 XR2P) 및 "판독" 신호로부터 6개의 신호(XR1, XR2, XR3a, XR3b, XR4a, XR4b)를 발생시킨다. 그 후, 주소 공간 선택기(45)는 입력 신호(XAb1, XAb2)로부터 주소 신호(a1i 및 a2i)를 발생시키기 위해서 상기 6개의 신호를 이용한다.
도 3을 참조하면, 유닛(70)의 논리 회로(75)의 개략도가 도시된다. 논리 회로(75)는 입력 신호(XR1P 및 XR2P)로부터 4개의 다른 타이밍 신호(A,B,C 및 D)를 발생시킨다. "판독" 신호와 함께 타이밍 신호(A,B,C 및 D)는 도 4에 도시된 논리 회로(76)에서 이용되는데, 이는 주소 공간 선택기(45)에 제공되는 타이밍 신호(XR1, XR2, XR3a, XR3b, XR4a 및 XR4b)를 발생시키기 위해서이다. 그 후, 도 5의 개략도에서 알 수 있는 바와 같이, 상기 6개의 타이밍 신호는 FET 스위치를 동작시키기 위해서 사용되고, 이러한 동작은 입력 신호(XAb1및 XAb2)를 래치를 거쳐 주소 신호(a1i 및 a2i)로써 주소 라인에 제공된다.
이러한 타이밍의 결과치는 아래의 표에서 표시된다.
판독 표
XAb1XAb2XR1P XR2P
뱅크 31 뱅크 31 0 0 -〉 C
뱅크 31 뱅크 32 1 0 -〉 A
뱅크 32 뱅크 31 0 0 -〉 B
뱅크 32 뱅크 32 1 0 -〉 D
프로그램 표
XAb1XAb2XR1P XR2P
뱅크 31 뱅크 31 0 0 -〉 C
뱅크 31 뱅크 32 0 0 -〉 A
뱅크 32 뱅크 31 0 0 -〉 B
뱅크 32 뱅크 32 0 1 -〉 D
그러므로, "판독" 모드에서는, XAb1으로 표시된 주소가 메모리 뱅크(31)에 존재하고 XAb2로 표시된 주소가 메모리 뱅크(32)에 존재할 때, 메모리 뱅크(31) 내의 지정된 주소 또는 장소가 판독되거나 처리됨과 동시에 메모리 뱅크(32) 내의 지정된 주소 또는 장소도 판독되거나 처리될 것이라는 것이 이해될 수 있을 것이다. 유사하게, 반대의 경우도 마찬가지이다. 즉, XAb1으로 표시된 주소가 메모리 뱅크(32)에 존재하고 XAb2로 표시된 주소가 메모리 뱅크(31)에 존재할 때, 메모리 뱅크(32) 내의 지정된 주소 또는 장소가 판독되거나 처리됨과 동시에 메모리 뱅크(31) 내의 지정된 주소 또는 장소도 판독되거나 처리될 것이다. XAb1및 XAb2모두가 메모리 뱅크(31) 또는 메모리 뱅크(32)에서 주소를 표시할 때, 이것은 두 개의 주소 입력 모두가 동일한 메모리 뱅크에 억세스 중이라는 것을 의미한다. 단일 메모리 코어 내에서는 두 개의 주소가 동시에 처리될 수 없기 때문에, DSP 코어는 자동으로 대기 상태를 삽입하여 먼저 XAb1판독을 수행하고 두 번째로 XAb2판독을 수행한다. XMRAM 내부에서는, 두 개의 억세스 모두가 뱅크(31) 내에 존재할 때, C는 액티브 하이가 되고 결과적으로 XR3a 및 XR3b가 액티브 하이가 되며, 이때 XR3b는 XR3a에 대해 1 명령 주기만큼 지연된다. 이것은, XAb1억세스가 먼저 판독되고 두 번째로 XAb2억세스가 판독되는 것을 허용한다. 두 개의 억세스 모두가 뱅크(32) 내에 존재할 때에도 유사한 과정이 발생한다. 반면, 프로그래밍은 한 번에 하나의 메모리 뱅크에서만 수행된다. 그러나, 프로그래밍 시퀀스에서 시간이라는 것은 그리 중요하지 않기 때문에, 프로그래밍에서 정상적인 시간이 사용된다는 사실은 사용자에게 영향을 끼치지는 않는다.
그러므로 최소한, 예컨대 명령 및 데이터에 동시에 억세스 할 능력을 갖는 DSP, 마이크로 제어기, 또는 마이크로프로세서에서는, 상당한 속도 이점이 실현될 수 있다. 더욱이, SRAM만큼 빠르지만 비휘발성이고, 데이터 처리 장비와 관련된 임의의 메모리를 형성하기 위해 반도체 칩 내에 내장될 수 있는, 데이터 처리 장비 내의 새롭고 개선된 메모리가 개시된다.
비록 본 발명이 특정 실시예로써 설명되고 도시되었을지라도, 다른 변형 및 개선이 당업자에게는 이루어질 것이다. 그러므로, 본 발명은 나타낸 특정 형태로만 제한되는 것이 아니며, 첨부된 청구항에서는 본 발명의 사상과 범주를 벗어나지 않는 모든 변형을 포함시키려고 했다는 것이 이해되어야겠다.

Claims (3)

  1. 내장된 MRAM(embedded MRAM)을 갖는 처리 장비에 있어서,
    반도체 칩 상에 제조된 데이터 처리 장치(10)와;
    상기 데이터 처리 장치와 통신하는 데이터 메모리(15), 프로그램 또는 명령 메모리(16), 부트 메모리(17), 캐시 메모리, 제어 시프트 레지스터(11) 중 적어도 하나의 메모리로써 칩 상에 제조된 MRAM 셀을 포함하는, 내장된 MRAM을 갖는 처리 장비.
  2. 내장된 MRAM을 갖는 처리 장비에 있어서,
    반도체 칩 상에 제조된 데이터 처리 장치(10)와;
    상기 데이터 처리 장비와 통신하는 이중 뱅크 메모리를 형성하기 위해서 칩 상에 제조된 MRAM 셀(31, 32)과;
    상기 이중 뱅크 메모리로의 동시 판독 억세스를 제공하기 위해서 상기 데이터 처리 장치 및 상기 이중 뱅크 메모리에 연결된 회로를 포함하는, 내장된 MRAM을 갖는 처리 장비.
  3. 데이터 처리 장비를 제조하는 방법에 있어서,
    반도체 칩 상에 데이터 처리 장치(10)를 제조하는 단계와;
    상기 데이터 처리 장치와 통신하는 데이터 메모리(15), 프로그램 또는 명령 메모리(16), 부트 메모리(17), 캐시 메모리, 제어 시프트 레지스터(11) 중 적어도 하나의 메모리로써 칩 상에 MRAM 셀을 제조하는 단계를 포함하는, 데이터 처리 장비를 제조하는 방법.
KR1020000057288A 1999-10-19 2000-09-29 내장된 ｍｒａｍ을 갖는 처리 장비와 데이터 처리 장비를 제조하는 방법 KR100751841B1 (ko)

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