CN101350003A - 多路径可存取半导体存储器器件及操作其的方法 - Google Patents

Abstract

可以提供一种在多处理器系统中使用的半导体存储器器件。可以控制芯片大小，并且可以相对简化电路的设计。在多处理器系统中使用的半导体存储器器件可以包括：至少两个共享存储区域，其可以通过不同端口被多处理器系统的处理器共同存取，并且被分配以存储单元阵列一部分的预定存储容量单元；被适配在存储单元阵列之外的单个共享寄存器，其对应于在共享存储区域内形成的禁用区域；和/或切换电路，其用于响应于所施加的控制信号，将选定的共享存储区域的解码器连接到共享寄存器，以将共享寄存器与选定的共享存储区域的禁用区域进行匹配。共享寄存器可以对应于多个共享存储区域而被共用，由此减少或防止芯片大小的增加，并简化电路的设计。

Description

多路径可存取半导体存储器器件及操作其的方法

优先权声明

本申请要求于2007年7月18日提交的韩国专利申请号10-2007-0071513的优先权，特此通过引用将其全部内容并入。

技术领域

本发明涉及一种半导体存储器器件。具体来说，涉及一种具有共享寄存器的多路径可存取半导体存储器器件及操作其的方法。

背景技术

通常，具有多个存取端口的半导体存储器器件可以被称为多端口存储器，更具体地说，具有两个存取端口的存储器器件可以被称为双端口存储器。本领域对典型的双端口存储器可能是熟知的，如图像处理视频存储器，其具有以随机顺序进行存取的随机存取存储器(RAM)和仅以串行顺序进行存取的顺序存取存储器(SAM)。

与上述多端口存储器相反，动态随机存取存储器(DRAM)可以被称为多路径可存取半导体存储器器件，多个处理器可以通过在由DRAM单元构成的存储单元阵列中的、具有多个存取端口的共享存储区域对该DRAM进行存取。

在新近的移动通信系统中，例如，手持多媒体播放器、手持电话、或PDA等，已经实现了适用于一个系统的、采用多个处理器的多处理器系统，以便获得更高的速度和更流畅的功能操作。

在传统的多处理器系统中，对存储区域的存取可以被多个处理器共享。在该传统系统中，存储阵列可以包括第一、第二和第三部分。第一部分可以只被第一处理器存取，第二部分可以只被第二处理器存取，而第三部分可以是共享存储区域，可以被第一和第二处理器二者存取。

在普通的多处理器系统中，存储处理器的引导代码的非易失性存储器，如闪存，可以适用于任何处理器，而易失性存储器，如DRAM，也可以连接到任何对应的处理器。即，DRAM和闪存的结构二者均可以适用于每个处理器。于是，多处理器系统的配置变得愈加复杂，因此增加系统开销。

如图1所示，提供了适用于移动通信设备的传统多处理器系统。图1是示意性地说明具有多路径可存取DRAM的多处理器系统的框图。

如图1所示，在包括两个或更多个处理器100和200的多处理器系统中，DRAM 400和闪存300可以被共享，并且可以通过多路径可存取DRAM 400获得处理器100和200之间的数据接口。在图1中，虽然没有被直接连接到闪存300，但是第一处理器100可以通过多路径可存取DRAM 400间接存取闪存300。

第一处理器100可以作为执行确定任务的基带处理器运行，确定任务例如通信信号的调制和解调，而第二处理器200可以作为执行用户便利功能(user convenience function)的应用处理器运行，用户便利功能例如处理通信数据或游戏等，或者反之亦然。可替换地，处理器可以执行其它功能。

闪存300可以是具有NOR结构的NOR闪存，或者是具有NAND结构的NAND闪存，用于单元阵列配置。NOR闪存或NAND闪存可以是包括存储单元阵列的非易失性存储器，该存储单元阵列由多个存储单元构成。多个存储单元中的每一个包括具有浮置栅的MOS晶体管。这种非易失性存储器可以适配用于保持所存储的数据，即使电源被切断，并且可以用于存储例如手持装置的引导代码和存储数据。

此外，多路径可存取DRAM 400可以作为主存储器运行，该主存储器用于处理器100和200的数据处理。如图1和图2所示，多路径可存取DRAM400可以通过不同端口，如连接到相应系统总线B1和B2的端口60和61，被第一和第二处理器100和200存取。这种具有多个端口的配置不同于只有一个端口的普通DRAM。

图2是提供图1所示的DRAM 400的工作特性的电路的示意性视图。

参考图2，在多路径可存取DRAM 400中，四个存储区域10、11、12和13可以构成存储单元阵列。例如，存储库(bank)A10可以通过第一端口60被第一处理器100专门存取，而存储库C12和D13，可以通过第二端口61被第二处理器200专门存取。存储库B11可以通过端口60和61被第一和第二处理器100和200二者存取。结果，在存储单元阵列中，存储库B11可以被分配为共享存储区域，而存储库A10、C12和D13可以被分配为专用存储区域，其只能各自被相应的处理器存取。四个存储区域10-13可以各自由DRAM的存储库单元构成。存储库单元在存储量上有所不同，如64兆位(Mb)、128Mb、256Mb、512Mb、1024Mb等。

在图2中，内部寄存器50可以作为用于提供在处理器100和200之间接口的接口单元运行，以使得内部寄存器50可以被第一和第二处理器100和200二者存取。内部寄存器50可以由例如触发器、数据锁存器、SRAM单元或本领域内已知的其它存储单元构成。内部寄存器50可以包括信号量(semaphore)区域51、第一信箱区域52(信箱A到B)、第二信箱区域53(信箱B到A)、校验位区域54、保留区域55。区域51-55可以通过其特定行地址被共同启用、和/或通过所施加的列地址被分别存取。例如，当表示共享存储区域11的特定行区域121的行地址1FFF800h-1FFFFFFh被施加时，共享存储区域的部分区域121可以被禁用，且内部寄存器50可以被启用。

在信号量区域51中，一个本领域所熟知的术语，可以写入用于共享存储区域11的控制授权，并且在第一和第二信箱区域52和53中，可以根据预定的传输方向写入给对应处理器(counterpart processor)的消息。消息可以包括、但不限于授权请求、诸如闪存的逻辑/物理地址这样的传输数据、数据大小或存储数据的共享存储器的地址、诸如预充电命令这样的命令等等。

控制单元30可以控制路径，以便操作性地将共享存储区域11连接到第一和第二处理器100和200中的一个。连接在第一端口60和控制单元30之间的信号线R1可以传输来自第一处理器100的、通过总线B 1施加的第一外部信号。连接在第二端口61和控制单元30之间的信号线R2可以传输从第二处理器200的、通过总线B2施加的第二外部信号。第一和第二外部信号可以包括通过第一和第二端口60和61被分别施加的行地址选通脉冲信号RASB、写使能信号WEB和/或存储库选择地址BA。利用每一个传输路径判决信号MA、MB，信号线C1和C2可以被分别连接在控制单元30和多路复用器40和41之间，以便操作性地将共享存储区域11连接到第一或第二端口60或61。

图3是说明存取图2中的存储库10-13和内部寄存器50的地址分配的视图。例如，每个存储库可以具有16兆字节(MB)的容量，而作为共享存储区域的、存储库B11的2千字节(KB)可以被确定为禁用区域。也就是说，可以将使能DRAM中的共享存储区域11的一个可选行的特定行地址(1FFF800h-1FFFFFFh，2KB大小＝1行大小)可变地分配给内部寄存器50作为接口单元。然后，当施加特定行地址(1FFF800h-1FFFFFFh)时，可以禁用共享存储区域11的相应的特定字线121，但是可以启用内部寄存器50。结果，从系统的角度，可以通过使用直接地址映射方法来存取信号量区域51以及信箱区域52和53，而从DRAM内部角度，可以解码对应于禁用地址的命令，由此执行到DRAM内部的寄存器的映射。因此，芯片组的存储控制器可以通过与其它存储单元相同的方法生成用于该区域的命令。在图3中，信号量区域51、第一信箱区域52和第二信箱区域53可以，例如，各自被分配16位，而校验位区域54可以被分配4位。

在图1中的包括具有共享存储区域的DRAM 400的多处理器系统中，如以上图2和图3所述，DRAM和/或闪存可以被共用，而不用必须分配给每个处理器，从而可以降低系统的规模和复杂度以及存储器的数量。

在图1中所示的传统多路径可存取DRAM 400可以是，例如，作为

销售的DRAM。DRAM 400可以是fusion memory(融合式存储器)芯片，其可以提高移动设备中通信处理器和媒体处理器之间的数据处理速度。通常，两个处理器需要两个存储器缓存器。但是DRAM 400可以通过单个芯片在处理器之间路由(route)数据，由此降低或消除对两个存储器缓存器的需求。DRAM 400可以通过采用双端口的方法来缩短在处理器之间传输数据所需的时间。DRAM 400可以替换高性能智能手机和其它多媒体手机中的至少两个移动存储器芯片。随着处理器之间的数据处理速度的提高，DRAM 400可以降低功耗(达百分之30)和所需芯片的数量，同时，与本领域已知的其它存储器芯片相比，可以减少总芯片面积(die area)覆盖率(达百分之50)。结果，蜂窝电话的速度可以提高(最大到五倍)，电池寿命可以被延长，并且手机设计可以变得简单。

在图1的共享多路径可存取DRAM 400和闪存300的多处理器系统中，可以采用附加的共享存储区域，如图4所示。

图4是说明在传统多共享存储库结构中对应于各个存储库的多个寄存器的布局。参考图4，可以布置多个共享存储区域10和11及其相应的寄存器50a和50b。更具体地说，当施加用于存取存储库A10的禁用区域121a的行地址时，行解码器RD1可以使禁用区域121a禁用，并启用第一寄存器50a。第一寄存器50a可以是包括信号量/信箱的数据锁存器件。另一方面，当选定存储库B11并且施加用于存取存储库B11的禁用区域121b的行地址时，行解码器RD2可以使禁用区域121b禁用并且启用第二寄存器50b。

结果，作为例子，图4提供了两个或更多个存储库，其被设计为共享存储区域以增加存储容量，不同于仅示出了一个共享存储区域11的图2。在这样的多共享存储库结构中，存取授权传输和预充电所需的寄存器可以对应于共享存储区域的数量来布置。因此，通过使用与具有共享存储区域的存储库的数量相同数量的寄存器，芯片大小和复杂度会增加，并且会导致电路设计的复杂化。

发明内容

根据示例性实施例，半导体存储器器件可以具有一个共享寄存器，其对应于多个共享存储区域。

示例性实施例可以提供在多处理器系统中使用的半导体存储器器件，以减少寄存器的数量。

示例性实施例可以提供半导体存储器器件和/或其共享寄存器操作方法，其可以使用普通共享寄存器而不论共享存储区域中的存储库的数量，以便在处理器之间执行接口。

示例性实施例可以利用在芯片内布置的单个寄存器，提供多路径可存取半导体存储器器件和/或其共享寄存器的操作方法，由此限制芯片大小的增加和/或简化电路设计。

根据示例性实施例，在多处理器系统中使用的半导体存储器器件可以具有至少两个共享存储区域、在与该至少两个共享存储区域的每一个中形成的禁用区域对应的共享寄存器、和/或切换单元，该切换单元用于响应于所施加的控制信号，将选定的共享存储区域的解码器连接到共享寄存器，以将共享寄存器与选定的共享存储区域的禁用区域匹配。所述至少两个共享存储区域可以通过不同端口被至少两个处理器共同存取，该至少两个存储区域各自具有从存储单元阵列的一部分分配的存储容量单元。共享寄存器可以被适配在存储单元阵列之外。

控制信号可以是模式寄存器组信号或扩展模式寄存器组信号。

共享寄存器可以包括信号量区域和/或被列地址分别存取的多个信箱区域。共享存储区域可以包括DRAM单元和/或共享寄存器可以包括触发电路。

共享寄存器可以对应于共享存储区域的特定行地址而被存取，和/或存储单元阵列还可以包括被对应处理器中的一个专门存取的专用存储区域。存储容量单元可以是存储库单元。

切换电路可以包括多路复用器，和/或扩展模式寄存器组信号可以是由两位确定的信号，通常位于所施加的地址的中间位置。

根据示例性实施例，在多处理器系统中使用的半导体存储器器件可以包括：多个共享存储区域；对应于在多个共享存储区域中的每一个内形成的禁用区域的共享寄存器；和/或多路复用器，其用于响应于所施加的外部控制信号，将选定的共享存储区域的行解码器连接到共享寄存器，以将共享寄存器和从多个共享存储区域中选择的共享存储区域的禁用区域进行匹配。多个共享存储区域可以通过不同端口被至少两个处理器共同存取，该多个共享存储区域各自具有从存储单元阵列的一部分分配的存储容量单元。多个共享存储区域还可以包括第一、第二、第三和第四共享存储区域。

根据示例性实施例，多处理器系统还可以包括：至少两个处理器，每个执行一项任务；连接到该至少两个处理器中的一个的非易失性半导体存储器；和/或半导体存储器器件，该半导体存储器器件包括至少两个共享存储区域、对应于在该至少两个共享存储区域中形成的禁用区域的共享寄存器、和/或切换电路，该切换电路用于响应于所施加的控制信号，将选定的共享存储区域的解码器连接到共享寄存器，以将共享寄存器和选定的共享存储区域的禁用区域进行匹配。该至少两个共享存储区域可以通过不同端口被至少两个处理器共同存取，该至少两个共享存储区域各自具有从存储单元阵列的一部分分配的存储容量单元。共享寄存器可以被适配在存储单元阵列之外。非易失性半导体存储器可以是NAND闪存和/或存储所述至少两个处理器的引导代码。系统可以是便携式多媒体设备。

根据示例性实施例，一种用于操作在半导体存储器器件中执行两个处理器之间的数据接口的寄存器的方法包括：提供对应于在所述至少两个共享存储区域中形成的禁用区域的共享寄存器、和/或接收外部控制信号和/或将选定的共享存储区域的解码器切换到共享寄存器，以便在表明选定的共享存储区域的禁用区域的地址被施加时，启用该共享寄存器替代相应的选定的共享存储器。所述至少两个共享存储区域可以通过不同端口被至少两个处理器共同存取，该至少两个共享存储区域各自具有从存储单元阵列的一部分分配的存储容量单元。共享寄存器可以被适配在存储单元阵列之外。外部控制信号可以是模式寄存器组信号或扩展模式寄存器组信号。

在根据示例性实施例的器件和/或方法中，共享寄存器对应于多个共享存储区域被共用，由此控制芯片大小的增加并简化电路的设计。

附图说明

以上和其它特性和优点将通过参考附图具体描述其示例性实施例而变得更清晰，附图中：

图1是示意性地说明传统多处理器系统的框图；

图2是提供图1的DRAM的工作特性的示意图；

图3是说明用于存取图2的存储库和寄存器的地址分配的视图；

图4是说明传统多共享存储库结构中对应于各个存储库布置的多个寄存器的布局；

图5是根据示例性实施例的、在多共享存储库结构中包括共享寄存器的电路的框图；

图6是说明施加到图5的扩展模式寄存器组(extended mode register set)的地址信号的放大视图；

图7是说明通过图6中所参考的扩展模式寄存器组信号的共享寄存器与存储库之间的连接的表格；

图8是根据示例性实施例的半导体存储器器件的框图，说明对共享存储区域的多路径存取。

具体实施方法

以下将参考图5到图8更完整地描述示例性实施例。但是，示例性实施例可以用许多其它形式实现，而不应被理解为限于这里要说明的示例性实施例。反而是，提供示例性实施例以使得本公开将变得全面和完整，并向本领域技术人员传达示例性实施例的范围。

但是，应当理解，没有意图将示例性实施例限于公开的特殊形式，而相反，示例性实施例将覆盖示例性实施例的范围内的所有修改、等价物和替代物。贯穿附图的说明，相似的标号指代相似的元素。

应当理解，虽然可以在这里使用术语第一、第二等以描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与其它元件区分开。例如，第一元件可以被称为第二元件，相似地，第二元件可以被称为第一元件，而不偏离示例性示例的范围。如这里所用，术语“和/或”包括一个或更多个相关联的列出项的任意一个和所有组合。

应当理解，当提到一个元件“连接”到另一个元件时，它可以直接连接或耦接到另一个元件，或者可能存在中间的元件。与此相对，当提到一个元件“直接连接”或“直接耦接”到另一个元件时，不存在中间的元件。描述元件之间的关系的其它文字应该以相同的方式来理解(例如，“位于…之间”对“直接位于…之间”、“相邻”对“直接相邻”，等)。

这里使用的术语仅用于描述特定实施例的目的，而非意在对示例性实施例的限制。如这里所使用的那样，单数形式“一个”和“该”也包括复数形式，除非上下文明确进行了另外说明。还应当理解，当术语“包括”、“包含”和/或“具有”在这里使用时，表明所述特性、整体、步骤、操作、元件和/或组件的存在，而不排除一个或更多个其它特性、整体、步骤、操作、元件、组件和/或其组的存在或添加。

还应当注意的是，在一些可替换实施方式中，提到的功能/动作可能不按附图中说明的顺序发生。例如，连续示出的两个图实际上可以被并行执行或者有时以相反顺序执行，这取决于相关的功能/动作。

除非另外定义，这里使用的所有术语(包括技术术语和科学术语)具有和示例性实施例所属领域的普通技术人员的一般理解相同的含义。还应当理解，这里使用的术语应该被理解为具有和本说明书的上下文及相关领域的含义一致的含义，而不应以理想或过分正式的意义来理解，除非在这里明白地定义。为清楚起见，略去了对如本领域所熟知的其它例子、公开方法、过程、通用动态随机存取存储器和电路的详细描述。

以下将根据示例性实施例描述具有共享寄存器的多路径可存取半导体存储器器件及其共享寄存器的操作方法。

根据示例性实施例，用于具有多个共享存储区域的DRAM，例如，作为销售的DRAM的信号量/信箱寄存器可以通过切换操作被共用，由此获得对芯片大小的更好控制和设计的简化。

图5是根据示例性实施例的、在多共享存储库结构中包括共享寄存器的电路的框图。

参考图5，至少两个共享存储区域可以被分配以存储单元阵列的一部分的预定的存储容量单元。即，在六个存储库中，四个存储库可以是共享存储区域10、11、12和13，而两个存储库可以是专用存储区域14和15。专用存储区域14的容量可以是共享存储区域10的容量的两倍，但其它存储容量大小也是可能的。

六个存储库10-15可以被布置以分别对应于各个行解码器。六个行解码器75a-75f可以对应于六个存储库10-15分别适用。禁用区域(或数据传输区域)121a-121d，可以在共享存储区域10、11、12和13内形成。

当地址输入到地址缓存器410时，行地址可以被施加到行解码器75a-75d，而列地址可以被输入到列解码器74。

通常，共享存储区域10-13可以采用偶数个存储库。共享寄存器50可以通过切换电路430与四个行解码器75a-75d共同连接。共享寄存器50可以位于存储单元阵列之外，从而在处理器之间提供数据接口功能，并可以由数据存储电路构造，如锁存器。

当选定存储库A10并且施加存取数据传输区域121a的行地址时，可以禁用数据传输区域121a而可以启用共享寄存器50。当选定存储库B11并且施加存取数据传输区域121b的地址时，可以禁用数据传输区域121b而可以启用共享寄存器50。当选定存储库C12并且施加存取数据传输区域121c的行地址时，可以禁用数据传输区域121c而可以启用共享寄存器50。当选定存储库D13并且施加存取数据传输区域121d的地址时，可以禁用数据传输区域121d而可以启用共享寄存器50。

共享寄存器50可以被四个共享存储区域10-13共享，由此允许芯片大小的降低及设计的简化。

响应于扩展模式寄存器组(EMRS)电路420的EMRS信号，切换电路430可以将共享寄存器50连接到从四个行解码器75a-75d中选择的行解码器。

图5中的存储库可以具有512Mb的存储容量，其中，六个存储库中的四个可以是共享存储库，而剩下两个存储库可以是第二处理器200的专用存取区域。但是，各种其它存储容量大小也是可能的。

相应地，对应于共享存储区域的禁用区域，可以采用单个共享寄存器50，其可以被适配在存储单元阵列之外；和/或切换电路430，其用于响应于所施加的控制信号EMRS，将选定的共享存储区域的禁用区域连接到共享寄存器50，以将共享寄存器与所选定的共享存储区域的禁用区域匹配，由此减少所需的共享寄存器的数量。

图6是说明施加到图5的EMRS的地址信号的放大视图，并且举例来说，提供被格式化并施加为具有两位的存储库地址和十三位的行地址的行信号。EMRS信号可以在被提供为保留区域的第八和第九地址位A7和A8上被载入，从而可以选定四个存储库中的一个，并且可以切换到对应于该存储库的行解码器。在图6中，参考符号RA可以表示寄存器分配。参考符号DS和TCSR是通用EMRS中所熟知的标号。

图7是说明通过图6中所参考的EMRS信号的共享寄存器和存储库之间的连接的表格。利用不具有禁用区域的未选定存储库，参考符号7A和7B可以各自表示第九和第八地址位A8和A7的逻辑状态，而7C和7D可以各自表示存储库和共享寄存器之间的连接状态。

在图7中，例如，当在多处理器系统中执行加电操作并且第九和第八地址位A8和A7被施加为“00”时，图5中的存储库A10的第一行解码器75a可以通过线路L10耦接到共享寄存器50。在这种情况下，存储库B11、C12和D13的数据传输区域121b、121c和121d可以被用作普通存储区域而无需被禁用。

当第九和第八地址位A8和A7被施加为“01”时，图5中的存储库B11的第二行解码器75b可以通过线路L11耦接到共享寄存器50。在这种情况下，存储库A10、C12和D13的数据传输区域121a、121c和121d可以被用作普通存储区域而无需被禁用。

当第九和第八地址位A8和A7被施加为“10”时，图5中的存储库C12的第三行解码器75c可以通过线路L12耦接到共享寄存器50。在这种情况下，存储库A10、B11和D13的数据传输区域121a、121b和121d可以被用作普通存储区域而无需被禁用。

当第九和第八地址位A8和A7被施加为“11”时，图5中的存储库D13的第四行解码器75d可以通过线路L13耦接到共享寄存器50。在这种情况下，存储库A10、B11和C12的数据传输区域121a、121b和121c可以被用作普通存储区域而无需被禁用。

图8是半导体存储器器件的框图，说明对共享存储区域10的多路径存取。

参考图8，行地址多路复用器71可以选择并输出从端口A的地址缓存器施加的输出地址A_ADD和从端口B的地址缓存器施加的输出地址B_ADD。第一行解码器75a可以相应地连接到图5的存储库A10，并且可以响应于行地址多路复用器71的输出行地址，在存储库A10上执行行解码。第二行解码器75b可以相应地连接到图5的存储库B11，并且可以响应于行地址多路复用器71的输出行地址，在存储库B11上执行行解码。第三行解码器75c可以相应地连接到图5的存储库C12，并且可以响应于行地址多路复用器71的输出行地址，在存储库C12上执行行解码。第四行解码器75d可以相应地连接到图5的存储库D13，并且可以响应于行地址多路复用器71的输出行地址，在存储库D13上执行行解码。

参考图8，下面将详细说明将共享存储区域连接到两个选定的端口中的一个的方法。

参考图8，寄存器50可以对应于图5所示的布置在存储单元阵列之外的共享寄存器50。图8所示的半导体存储器器件可以包括两个独立的端口。作为接口单元运行以在处理器之间提供接口的内部寄存器50可以被第一和第二处理器100和200二者存取，并且可以，例如，由触发器、数据锁存器或SRAM单元构成。内部寄存器50可以包括信号量区域51、第一信箱区域(信箱A到B)52、第二信箱区域(信箱B到A)53、校验位区域54和保留区域55。

用于端口A的第二多路复用器40和用于端口B的第二多路复用器41可以对称地布置在共享存储区域10上，并且输入/输出感应放大器和驱动器22及输入/输出感应放大器和驱动器23可以对称地布置在共享存储区域10上。在共享存储区域10内，由晶体管AT和存储电容C构成的DRAM单元4可以形成单元存储器器件。DRAM单元4可以与多条字线和多条位线的交叉点相连。图8中所示的字线WL可以被布置在DRAM单元4的存取晶体管AT的栅极和第一行解码器75a之间。第一行解码器75a可以响应于行地址多路复用器71的输出行地址，生成行解码信号，并且可以将该信号施加到字线WL或寄存器50。组成位线对的位线BLi可以被耦接到存取晶体管AT的漏极和列选择晶体管T1。补充位线(complementary bit line)BLBi可以被耦接到列选择晶体管T2。PMOS晶体管P1和P2及NMOS晶体管N1和N2可以被耦接到组成位线感应放大器5的位线对BLi和BLBi。感应放大器驱动晶体管PM1和NM1可以各自接收驱动信号LAPG、LANG，并且驱动位线感应放大器5。由列选择晶体管T1和T2组成的列选择栅极6可以被耦接到列选择线CSL，该CSL传输列解码器74a的列解码信号。列解码器74a可以响应于列地址多路复用器的选择列地址(SCADD)，将列解码信号施加到列选择线和寄存器50。

在图8中，本地输入/输出线对LIO、LIOB可以连接到第一多路复用器7。当响应于本地输入/输出线控制信号LIOC而导通组成第一多路复用器7、F-MUX的晶体管T10和T11时，本地输入/输出线对LIO、LIOB可以被耦接到全局输入/输出线对GIO、GIOB。然后，在数据的读操作模式中，本地输入/输出线对LIO、LIOB的数据可以被传输到全局输入/输出线对GIO、GIOB。另一方面，在数据的写操作模式中，施加到全局输入/输出线对GIO、GIOB的写数据可以被传输到本地输入/输出线对LIO、LIOB。本地输入/输出线控制信号LIOC可以是响应于从行解码器75a输出的解码信号而产生的信号。

当从控制单元30输出的路径判决信号MA为激活状态时，传输到全局输入/输出线对GIO、GIOB的数据可以通过第二多路复用器40传输到输入/输出感应放大器和驱动器22。输入/输出感应放大器22可以放大具有削弱电平的数据，以免通过数据路径被传输。从输入/输出感应放大器22输出的读数据可以通过多路复用器和驱动器26被传输到第一端口60-1。同时，路径判决信号MB可以处于非激活状态，于是可以禁用第二多路复用器41。而且，可以中断第二处理器200对共享存储区域10的存取操作。但是，在这种情况下，第二处理器200可以通过第二端口61-1存取专用存储区域12和13，而不是共享存储区域11。

当从控制单元30输出的路径判决信号MA处于激活状态时，通过第一端口60-2施加的写数据可以被传输到全局输入/输出线对GIO、GIOB，顺序通过多路复用器和驱动器26、输入/输出感应放大器和驱动器22及第二多路复用器40。当第一多路复用器7、F-MUX被激活时，写数据可以被传输到本地输入/输出线对LIO、LIOB，并被存储在选定的存储单元4中。

图8中的输出缓存器和驱动器60-1及输入缓存器60-2可以对应于或包含于图2的第一端口60。可以相应地采用两个输入/输出感应放大器和驱动器22和23。第二多路复用器40和41可以具有相互补充的操作，以防止两个处理器同时存取共享存储区域的数据。

第一和第二处理器100和200可以在存取操作中共用被适配在全局输入/输出线对GIO、GIOB和存储单元4之间的电路设备和线路，并分别使用每个端口和第一多路复用器40、41之间的输入/输出相关电路设备和线路。

更具体地说，第一和第二处理器100和200可以通过第一和第二端口60和61分别共享以下各项：共享存储区域11的全局输入/输出线对GIO、GIOB；操作性地连接到全局输入/输出线对的本地输入/输出线对LIO、LIOB；通过列选择信号CSL操作性地连接到本地输入/输出线对的位线对BL、BLB；在位线对BL、BLB上适用的位线感应放大器5，用以感测和放大位线上的数据；以及具有连接到位线BL的存取晶体管AT的存储单元4。

如上所述，在具有如图8所示的具体配置的示例性实施例的半导体存储器器件中，可以实现处理器100和200之间的接口功能。通过使用作为接口单元运行的内部寄存器50，处理器100和200可以通过公共可存取的共享存储区域来执行数据通信，并且还可以解决在存取授权传输中的预充电跳跃问题。

在示例性实施例中，通过作为切换单元运行的多路复用器430的多路复用操作，共享寄存器50可以被布置并且选择性地连接到四个行解码器75a-75d中的一个。多路复用器430可以响应于EMRS电路420的输出信号S0、S1而被控制。输出信号S0、S1可以是由扩展模式寄存器电路420生成的信号，该电路接收所施加的地址的两个通常位于中间的位A8和A7然后生成该信号。多路复用器430可以如上所描述为四输入多路复用器，但也可以变化为具有更多或更少个输入或输出。

在具有至少两个或更多个共享存储区域的半导体存储器器件中，以下将描述操作寄存器以在处理器之间执行数据接口的方法，所述共享存储区域可以被多处理器系统的处理器通过不同端口共同存取，并可以被分配以存储单元阵列的一部分的预定存储容量单元。

首先，对应于共享存储区域的禁用区域，共享寄存器可以被适配在存储单元阵列之外。然后，为了在表示共享存储区域中被选定的共享存储区域的禁用区域的地址被施加时启用与之相应的共享寄存器，可以接收外部控制信号如模式寄存器组或EMRS等，以将选定的共享存储区域的解码器切换到共享寄存器。相应地，在多共享存储库结构中，即使具有共享寄存器，也可以实现DRAM的操作。

在应用于示例性实施例的多处理器系统中，处理器的数量可以增加到三个或更多个。在多处理器系统中，处理器可以是微处理器、CPU、数字信号处理器、微控制器、精简指令集计算机、复杂指令集计算机之类。但是可以理解，示例性实施例的范围可以不限于系统中的处理器的数量。此外，在如上所述的实施例中适用相同或不同的处理器时，示例性实施例的范围可以不限于处理器的任何特殊组合。

例如，在六个存储区域中，两个可以被指定为共享存储区域，而剩下的四个可以被指定为专用存储区域。可替换地，各三个存储区域可以分别被确定为共享存储区域和专用存储区域。此外，虽然使用两个处理器的系统可以如上作为示例描述，但是在系统中使用三个或更多个处理器时，三个或更多个端口可以适配用于一个DRAM，且三个处理器中的一个可以在特定的时间存取预定的共享存储器。而且，虽然在以上示例性实施例中描述了DRAM，但是示例性实施例也可以扩展到各种类型的静态随机存取存储器或非易失性存储器等等。

如上所述，根据示例性实施例，一个共享寄存器可以被多个共享存储区域共用，由此限制或减少芯片大小的增加并简化电路的设计。

本领域技术人员将明白，在不偏离示例性实施例的精神或范围的前提下，可以对示例性实施例进行修改和变化。因此，示例性实施例旨在覆盖任何这样的修改和变化，只要它们在所附权利要求书及其等价物的范围内。例如，切换单元的细节、或共享存储库或电路的配置、并且存取方法可以有所不同。相应地，这些和其它的变化和修改应当理解为在如所附权利要求书所定义的示例性实施例的精神和范围内。

在附图和说明书中，公开了示例性实施例，并且，虽然使用了特定的术语，但是它们仅在通用和描述性的意义下使用，而不是为了限制的目的，本发明的范围将在以下权利要求书中说明。

Claims (25)

1、一种用于多处理器系统的半导体存储器器件，该器件包括：

至少两个共享存储区域；

共享寄存器，对应于所述至少两个共享存储区域中每一个内的禁用区域；以及

切换单元，用于响应于所施加的控制信号，将选定的共享存储区域的解码器连接到所述共享寄存器，以将该共享寄存器与选定的共享存储区域的禁用区域进行匹配。

2、如权利要求1所述的器件，其中，所述至少两个共享存储区域可以通过不同的端口被至少两个处理器共同存取，该至少两个共享存储区域各自具有从存储单元阵列的一部分分配的存储容量单元。

3、如权利要求2所述的器件，还包括：

至少一个专用存储区域，其具有从所述存储单元阵列的一部分分配的存储容量单元，该至少一个专用存储器中的每一个被所述至少两个处理器中的每一个专门存取。

4、如权利要求2所述的器件，其中，所述共享寄存器被适配在所述存储单元阵列之外。

5、如权利要求2所述的器件，其中，所述存储容量单元是存储库单元。

6、如权利要求1所述的器件，其中，所述控制信号是模式寄存器组信号。

7、如权利要求1所述的器件，其中，所述控制信号是扩展模式寄存器组信号。

8、如权利要求7所述的器件，其中，所述扩展模式寄存器组信号由所施加的地址的至少一位确定。

9、如权利要求8所述的器件，其中，所述至少一位包括在所施加的地址中的两个居中的位。

10、如权利要求1所述的器件，其中，所述共享寄存器包括信号量区域和可以被列地址分别存取的多个信箱区域。

11、如权利要求1所述的器件，其中，所述至少两个共享存储区域包括DRAM单元，而所述共享寄存器包括触发器电路。

12、如权利要求1所述的器件，其中，所述共享寄存器对应于所述至少两个共享存储区域中每一个的特定行地址而被存取。

13、如权利要求1所述的器件，其中，所述切换单元包括多路复用器。

14、如权利要求1所述的器件，其中，所述解码器是行解码器，并且所述控制信号是外部控制信号。

15、如权利要求1所述的器件，其中，所述至少两个共享存储区域包括第一、第二、第三和第四共享存储区域。

16、如权利要求1所述的器件，其中，所述共享寄存器包括锁存器类型的数据存储电路。

17、一种多处理器系统，包括：

至少两个处理器，各自执行一项任务；

非易失性半导体存储器，连接到所述至少两个处理器中的一个；以及

如权利要求1所述的半导体存储器器件。

18、如权利要求17所述的系统，其中，所述至少两个共享存储区域通过不同的端口被所述至少两个处理器共同存取，该至少两个共享存储区域各自具有从存储单元阵列的一部分分配的存储容量单元。

19、如权利要求18所述的系统，其中，所述共享寄存器被适配在所述存储单元阵列之外。

20、如权利要求17所述的系统，其中，所述非易失性半导体存储器是NAND闪存，并且存储所述至少两个处理器的引导代码。

21、如权利要求17所述的系统，其中，所述系统是便携式多媒体设备。

22、一种操作寄存器的方法，用于在半导体存储器器件中执行处理器之间的数据接口，该方法包括：

提供对应于在至少两个共享存储区域中形成的禁用区域的共享寄存器；

接收外部控制信号并将选定的共享存储区域的解码器切换到所述共享寄存器，以便在表明选定的共享存储区域的禁用区域的地址被施加时，启用该共享寄存器替代相应的选定的共享存储器。

23、如权利要求22所述的方法，其中，所述至少两个共享存储区域通过不同的端口被至少两个处理器共同存取，该至少两个共享存储区域各自具有从存储单元阵列的一部分分配的存储容量单元。

24、如权利要求23所述的方法，其中，所述共享寄存器被适配在所述存储单元阵列之外。

25、如权利要求22所述的方法，其中，所述外部控制信号是模式寄存器组信号或扩展模式寄存器组信号。

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