KR20070066398A - 포트상태 시그날링 기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치 - Google Patents

포트상태 시그날링 기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치 Download PDF

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Abstract

디램 메모리 셀 어레이 내에서 복수의 프로세서들에 의해 랜덤 억세스될 수 있는 공유 메모리 영역을 갖는 멀티패쓰 억세스블 반도체 메모리 장치가 개시되어 있다. 그러한 멀티패쓰 억세스블 반도체 메모리 장치는, 복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들 모두에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들로부터 억세스 요구가 있을 때 상기 공유 메모리 영역의 억세스 가능상태를 나타내는 포트 점유상태 정보를 상기 포트들 중 억세스 요구된 포트를 통하여 출력하는 점유상태 시그날링부를 구비함에 의해, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 됨은 물론, 외부의 프로세서들이 공유 메모리 영역의 비지 상태를 억세스 요구와 동시에 즉각적으로 인지할 수 있게 된다.
멀티 프로세서, 멀티포트 메모리, 공유 영역, 멀티패쓰 억세스블 메모리

Description

포트상태 시그날링 기능을 갖는 멀티패쓰 억세스블 반도체 메모리 장치{Multi-path accessible semiconductor memory device having port states signaling function}
도 1은 휴대용 통신 디바이스에 채용된 통상적인 멀티 프로세서 시스템의 블록도
도 2는 본 발명에 적용되는 메모리를 채용한 멀티 프로세서 시스템의 블록도
도 3은 전형적인 DRAM 메모리의 메모리 셀 어레이의 내부 구조를 보여주는 블록도
도 4는 종래기술에 따른 멀티 프로세서 시스템의 메모리 어레이 포션들을 보여주는 블록도
도 5는 본 발명의 일 실시예에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 플로세서 시스템의 블록도
도 6 및 도 7은 도 5에서의 멀티패쓰 억세스블 DRAM의 포트 점유상태 정보의 출력들에 대한 타이밍도들
도 8은 도 5의 메모리에 채용되는 점유상태 시그날링부의 구체 블록도
도 9는 도 8중 선택부의 구체적 구현 예를 보인 회로도
도 10은 도 8의 동작에 관련된 상세 타이밍도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 휴대용 통신 시스템에 채용하기 적합한 멀티패쓰 억세스블 반도체 메모리 장치에 관한 것이다.
일반적으로, 복수의 억세스 포트를 가지는 반도체 메모리 소자는 멀티포트 메모리로 불려지고 특히 2개의 억세스 포트를 갖는 메모리 소자는 듀얼포트 메모리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 본 분야에 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다.
한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며 DRAM 셀로 구성된 메모리 셀 어레이중 공유 메모리 영역을 복수의 억세스 포트를 통하여 리드 또는 라이트 하기 위한 다이나믹 랜덤 억세스 메모리를 우리는 상기 멀티포트 메모리와 철저히 구별하기 위하여 본 발명에서 멀티패쓰 억세스블 반도체 메모리 장치라고 칭하기로 한다.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되어 지고 있다. 최근에 휴대용 전자 시스템 예를 들어 핸드 헬드 폰이나 PDA 등의 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 제조 메이커는 도 1에서 보여지는 바와 같이 복수의 프로세서를 채용한 멀티 프로세서 시스템을 구현해왔다.
도 1을 참조하면, 제1 프로세서(10)와 제2 프로세서(12)는 접속라인(L10)을 통해 서로 연결되어 있고, NOR 메모리(14)와 DRAM(16)은 설정된 버스들(B1-B3)을 통해 상기 제1 프로세서(10)에 버싱되고, DRAM(18)과 NAND 메모리(20)는 설정된 버스들(B4-B6)을 통해 상기 제2 프로세서(12)에 버싱되어 있다. 여기서, 상기 제1 프로세서(10)는 통신신호의 변조 및 복조를 수행하는 모뎀기능을 가질 수 있고, 상기 제2 프로세서(12)는 통신 데이터의 처리나 게임, 오락 등의 수행을 위한 어플리케이션 기능을 가질 수 있다. 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 메모리(14)와 셀 어레이의 구성이 NAND 구성을 갖게 되는 NAND 메모리(20) 모두는 플로팅 게이트를 갖는 트랜지스터 메모리 셀을 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위해 탑재되며, DRAM들(16,18)은 프로세서의 데이터 처리를 위한 메인 메모리로서 기능한다.
그러나, 도 1과 같은 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM이 각기 대응적으로 할당되고 상대적으로 저속의 UART,SPI,SRAM 인터페이스가 사용되기 때문에, 데이터 전송속도가 충분히 확보되기 어렵고 사이즈의 복잡성이 초래되며 메모리 구성 비용도 부담스럽다. 따라서, 점유 사이즈를 줄임은 물론 데이터 전송속도를 높이고 메모리의 채용 개수를 줄이기 위한 스킴(scheme)이 도 2에 도시되 어 있다.
도 2를 참조하면, 도 1의 시스템에 비해 하나의 DRAM(17)이 제1 및 제2 프로세서(10,12)에 버스들(B1,B2)을 통해 연결되어 있는 것이 특이하게 보여진다. 도 2의 멀티 프로세서 시스템의 구조와 같이 2개의 패쓰를 통하여 하나의 DRAM(17)을 각각의 프로세서가 억세스 하는 것이 가능하게 될려면, 2개의 포트가 상기 버스들(B1,B2)에 대응적으로 연결될 것이 요구된다. 그렇지만, 통상의 DRAM 은 도 3에서 보여지는 바와 같이 단일 입출력 패쓰(16) 및 단일 포트(PO)를 갖는 메모리(1)이다.
통상의 DRAM 구조를 보여주는 도 3을 참조하면, 메모리 셀 어레이는 로우 디코더(8)와 컬럼 디코더(7)를 각기 갖는 제1-4뱅크(3,4,5,6)로 구성된다. 상부 입출력 센스앰프 및 드라이버(13)는 멀티플렉서들(11,12)을 통해 상기 제1 뱅크(3) 또는 제3 뱅크(5)와 동작적으로 연결되고, 하부 입출력 센스앰프 및 드라이버(15)는 멀티플렉서들(13,14)을 통해 상기 제2 뱅크(4) 또는 제4 뱅크(6)와 동작적으로 연결된다. 예를 들어, 제1 뱅크(3)내의 메모리 셀이 선택되고 그 선택된 메모리 셀에 저장된 데이터가 리드되는 경우라고 하면 리드되는 데이터의 출력 과정은 다음과 같다. 먼저, 선택된 워드라인이 활성화 된 후 어레이 내부의 비트라인 센스앰프에 의해 감지 및 증폭되어진 메모리 셀의 데이터는 해당 컬럼 선택 라인(CSL)의 활성화에 따라 로컬 입출력 라인쌍(9)에 전달된다. 상기 로컬 입출력 라인쌍(9)에 전달된 데이터는 제1 멀티플렉서(21)의 스위칭 동작에 의해 글로벌 입출력 라인쌍(10)으로 전달되고, 글로벌 입출력 라인쌍(10)에 연결된 제2 멀티플렉서(11)는 상기 글 로벌 입출력 라인쌍(10)의 데이터를 상부 입출력 센스앰프 및 드라이버(13)로 전달한다. 상기 입출력 센스앰프 및 드라이버(13)에 의해 재차로 감지 및 증폭된 데이터는 패쓰부(16)를 통해 데이터 출력라인(L5)으로 출력된다. 한편, 제4 뱅크(6)내의 메모리 셀에 저장된 데이터가 리드되는 경우에 멀티플렉서(24)-멀티플렉서(14)-하부 입출력 센스앰프 및 드라이버(15)-패쓰부(16)-데이터 출력라인(L5)을 차례로 거쳐 데이터가 출력단(DQ)으로 출력된다. 이와 같이, 도 3의 DRAM(1)은 두 뱅크가 하나의 입출력 센스앰프 및 드라이버를 공유하는 구조를 가지며 데이터의 입출력이 하나의 포트(PO)를 통해 수행되는 단일 포트 메모리임을 알 수 있다. 결국, 도 3의 DRAM(1)은 도 1의 시스템에 적용이 가능할 뿐이고 도 2와 같은 멀티 프로세서 시스템에는 메모리 뱅크의 구조나 포트의 구조에 기인하여 적용이 어렵게 된다.
도 2와 같은 멀티 프로세서 시스템에 적합한 메모리를 구현하려는 본 발명자들의 의도와 유사하게, 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있는 도 4의 구성을 갖는 선행기술이 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다.
도 4를 참조하면, 메모리 어레이(35)는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이(35)의 제1 포션(33)은 포트(37)를 통해 제1 프로세서(70)에 의해서만 억세스되고 상기 제2 포션(31)은 포트(38)를 통해 제2 프로세서(80)에 의해서만 억세스되며, 제3 포션(32)은 상기 제1,2 프로세서(70,80)모두에 의해 억세스 되는 멀티 프로세서 시스템(50)이 보여진다. 여기서, 상기 메모리 어레이(35)의 제 1,2 포션(33,31)의 사이즈는 상기 제1,2 프로세서(70,80)의 동작 부하에 의존하여 유동적으로 변경될 수 있으며, 메모리 어레이(35)의 타입은 메모리 타입 또는 디스크 저장타입으로 구현되어지는 것이 나타나 있다.
DRAM 구조에서 제1,2 프로세서(70,80)에 의해 공유(shared)되는 제3 포션(32)을 메모리 어레이(35)내에 구현하기 위해서는 몇가지의 과제들이 해결되어져야 한다. 그러한 해결 과제들 중의 하나로서, 메모리 어레이(35)내의 메모리 영역들 및 입출력 센스앰프의 배치와 각 포트에 대한 적절한 리드/라이트 패쓰(경로)제어 테크닉은 매우 중요한 과제이다. 또한, 각 포트에 대응되어 있는 외부의 프로세서들이 공유 메모리 영역의 현재 사용상태(점유상태 또는 비지 상태)를 인지할 수 있게 하는 기술도 필요해지는 실정이다.
따라서, 따라서 둘 이상의 프로세서들을 가지는 멀티 프로세서 시스템에서 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 공유하기 위한 보다 적절한 해결책은 물론, 메모리 셀 어레이 내의 공유 메모리 영역이 한 프로세서에 의해 억세스되고 있는 지의 유무를 나타내는 포트 점유상태 정보를 또 다른 프로세서로 알릴 수 있는 개선된 방법이 요망된다.
따라서, 본 발명의 목적은 DRAM 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 원활히 억세스할 수 있는 멀티 프로세서 시스템을 제공함에 있다.
본 발명의 다른 목적은 복수의 프로세서들에 의해 공유되는 메모리 영역을 메모리 셀 어레이 내에 갖는 멀티패쓰 억세스블 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 메모리 셀을 행과 열의 매트릭스 형태로 구비한 메모리 셀 어레이 내의 메모리 영역이 서로 다른 패쓰를 통해 억세스되어질 수 있게 하는 멀티패쓰 억세스블 다이나믹 랜덤 억세스 메모리를 제공함에 있다.
본 발명의 또 다른 목적은 디램 메모리 셀 어레이 영역에서 선택된 메모리 셀의 데이터를 두 패쓰 이상의 패쓰들 중 원하는 패쓰를 통해 리드아웃 할 수 있는 디램의 리드 동작관련 패쓰 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 디램 메모리 셀 어레이 영역에서 선택된 메모리 셀의 데이터를 두 포트 이상의 포트들 중 점유 허락된 포트를 통해 리드아웃 할 수 있는 디램의 리드 동작관련 패쓰 제어회로를 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀 어레이 내에 할당된 공유 메모리 영역의 비지 상태를 외부의 프로세서들에게 억세스 요구와 동시에 즉각적으로 알릴 수 있는 반도체 메모리 장치 및 공유 메모리 영역 상태를 프로세서들로 시그날링 하는 방법을 제공함에 있다.
본 발명의 여전히 또 다른 목적은 데이터 전송 및 처리속도를 개선하고 시스템 사이즈를 콤팩트하게 하고 시스템에서 차지하는 메모리의 코스트를 줄일 수 있으며, 내부의 공유 메모리의 점유 상태를 타의 프로세서가 알 수 있게 하는 멀티패쓰 억세스블 다이나믹 랜덤 억세스 메모리를 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명의 일 구체화(embodiment)에 따른 반도체 메모리 장치는:
복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들 모두에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과; 상기 복수의 프로세서들로부터 억세스 요구가 있을 때 상기 공유 메모리 영역의 억세스 가능상태를 나타내는 포트 점유상태 정보를 상기 포트들 중 억세스 요구된 포트를 통하여 출력하는 점유상태 시그날링부를 구비한다.
바람직하기로, 상기 점유 상태 시그날링부는, 상기 포트들을 통해 인가되는 외부신호들을 디코딩하여 액티브 인에이블 신호들을 생성하는 복수의 디코딩 및 생성부와; 상기 액티브 인에이블 신호들을 수신하여 선택 제어신호를 크로싱 출력하는 포트 출력 선택부와; 상기 포트 출력 선택부로부터 인가되는 선택 제어신호에 응답하여 상기 포트 점유상태 정보를 포트별 데이터 출력패드를 통해 각기 출력하는 복수의 점유상태 정보 출력부를 구비한다.
여기서, 상기 외부신호들은, 상기 프로세서들로부터 인가되는 코멘드 신호들 또는 설정된 코멘드 세트 신호들일 수 있다.
본 발명의 다른 구체화에 따라, 휴대용 통신 시스템은,
제1 설정 타스크를 수행하는 제1 프로세서;
제2 설정 타스크를 수행하는 제2 프로세서; 및
상기 제1,2 프로세서 모두에 의해서 억세스되는 제1 메모리 영역과 상기 제2 프로세서에 의해서만 억세스되는 제2 메모리 영역을 가지는 메모리 셀 어레이와, 상기 제1,2 프로세서의 버스와 각기 대응적으로 연결되는 제1,2 포트와, 상기 제1,2 프로세서들로부터 상기 공유 메모리 영역에 대한 억세스 요구가 있을 때 상기 제1,2 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 공유 메모리 영역의 억세스 가능상태를 나타내는 제1 논리상태의 포트 점유상태 정보를 상기 포트들 중 먼저 억세스 요구된 포트를 통하여 출력하고, 나중에 억세스 요구된 포트를 통하여 제2 논리상태의 포트 점유상태 정보를 출력하는 점유상태 시그날링부를 포함하는 다이나믹 랜덤 억세스 메모리를 구비한다.
바람직하기로, 상기 제1,2 프로세서들은,
상기 제1 메모리 영역의 글로벌 입출력 라인쌍과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호에 의해 동작적으로 연결되는 비트라인 쌍과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀을 상기 포트들을 통하여 공유할 수 있다.
상기 제1,2 메모리 영역에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 각기, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀일 수 있다.
또한, 상기 포트들에 각기 대응적으로 연결되는 입출력 관련회로는,
상기 글로벌 제1 멀티플렉서와 동작적으로 연결된 입출력 센스앰프와, 상기 입출력 센스앰프와 동작적으로 연결된 데이터 멀티플렉서와, 상기 데이터 멀티플렉서와 연결된 데이터 출력버퍼와, 상기 데이터 출력버퍼와 연결되어 출력 데이터를 드라이빙하는 데이터 출력 드라이버로 이루어진 데이터 출력 패쓰 회로와;
상기 제1 포트에 연결된 데이터 입력버퍼와, 상기 데이터 입력버퍼에 연결되어 라이트 데이터를 1차적으로 드라이빙하는 제1 입력 드라이버와, 상기 제1 입력 드라이버에 연결되어 상기 라이트 데이터를 2차적으로 드라이빙하는 제2 입력 드라이버로 이루어진 데이터 입력 패쓰 회로를 포함할 수 있다.
바람직하기로, 상기 제1 프로세서가 상기 제1포트를 통하여 상기 제1 메모리 영역을 억세스할 때 상기 제2 프로세서는 실질적으로 동시에 상기 제2 포트를 통하여 상기 제2 메모리 영역을 억세스 하는 것이 가능하다.
본 발명의 또 다른 구체화에 따라, 반도체 메모리 장치의 공유 메모리 영역 상태를 포트들을 통해 프로세서들로 시그날링 하는 방법은:
상기 장치의 메모리 셀 어레이 내에 적어도 하나이상의 공유 메모리 영역과 서로 독립적인 적어도 2개 이상의 입출력 포트를 준비하는 단계와;
상기 프로세서들로부터 상기 공유 메모리 영역에 대한 억세스 요구가 있을 때 상기 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 공유 메모리 영역의 억세스 가능상태를 나타내는 제1 논리상태의 포트 점유상태 정보를 상기 포트들 중 먼저 억세스 요구된 포트를 통하여 출력하고, 나중에 억세스 요구된 포트를 통하여 제2 논리상태의 포트 점유상태 정보를 출력하는 단계를 구비한다.
상기한 바와 같은 본 발명의 실시예적 구성들에 따르면, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 되어, 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 됨은 물론, 공유 메모리 영역의 점유 상태(또는 비지상태)를 억세스를 시도하는 프로세서에게 즉각적으로 시그날링할 수 있는 효과가 있다. 그러므로 보다 개선되고 바람직한 멀티 프로세서 시스템이 제공된다.
이하에서는 본 발명에 따라, 멀티 프로세서 시스템에 채용하기 적합한 멀티패쓰 억세스블 반도체 메모리 장치에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 프로시져들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
도 5는 본 발명의 일 실시예에 따라 멀티패쓰 억세스블 DRAM을 갖는 멀티 플로세서 시스템의 블록도이다. 도 5를 참조하면, 휴대용 통신 시스템은, 제1 설정 타스크를 수행하는 제1 프로세서(100)와, 제2 설정 타스크를 수행하는 제2 프로세 서(200)와, 메모리 영역들(1-4)을 메모리 셀 어레이 내에 가지는 DRAM(300)을 구비한다. 또한, 상기 휴대용 통신 시스템은 도 2에서와 같이 버스(B4)를 통해 연결되는 플래시 메모리(20)를 포함할 수 있다.
도 5에서는 4개의 메모리 영역들(1-4)이 메모리 셀 어레이 내에 배치되고, 제3 메모리 영역(3)은 제1,2 포트들(10,20)을 각기 통하여 상기 제1,2 프로세서들(100,200) 모두에 의해 억세스 되어지는 구조가 나타나 있다. 결국, 상기 제1 메모리 영역(1)은 상기 제1 프로세서(100)에 의해서만 억세스되는 전용 메모리 영역이고, 상기 제2 및 제4 메모리 영역들(2,4)은 상기 제2 프로세서(200)에 의해서만 억세스되는 전용 메모리 영역들이다. 또한, 상기 제3 메모리 영역(3)은 상기 제1,2 프로세서들(100,200) 모두에 의해 억세스되는 공유 메모리 영역이다.
상기 4개의 메모리 영역들(1-4)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mbit, 128Mbit, 256Mbit, 512Mbit, 또는 1024Mbit 의 스토리지 용량을 가질 수 있다.
상기 공유 메모리 영역(2)에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 하나의 억세스 트랜지스터(AT)와 스토리지 커패시터(C)로 이루어진 디램 메모리 셀일 수 있다.
도 5에서 예를 들어, 상기 제1 프로세서(100)가 상기 제1 포트(10)를 통하여 상기 제1 메모리 영역(1)을 억세스할 때 상기 제2 프로세서(200)는 실질적으로 동시에 상기 제2 포트(20)를 통하여 상기 제2,3,4 메모리 영역들(2-4)중의 하나의 메모리 영역을 억세스할 수 있는데, 이러한 멀티패쓰 억세스 동작은 도 5에서는 나타 나 있지 않지만, 메모리 내부의 제어 회로가 억세스 패쓰를 적절히 제어함에 의해 구현된다.
한정되는 것은 아니지만, 도 5에서 보여지는 상기 DRAM(300)은 서로 독립적인 포트들(A,B)을 갖는다. 편의상 상기 포트(A)를 제1 포트(10)라고 하면 이는 도 2에서 보여지는 시스템 버스(B1)를 통하여 상기 제1 프로세서(100)와 연결된다. 상기 포트(B)를 제2 포트(20)라고 하면 이는 시스템 버스(B2)를 통하여 상기 제2 프로세서(200)와 연결된다. 여기서, 상기 제1 프로세서(100)는 통신신호의 변조 및 복조를 수행하는 모뎀기능이나 베이스 밴드 처리 기능을 프로세싱 타스크로서 가질 수 있고, 상기 제2 프로세서(200)는 통신 데이터의 처리나 게임, 동영상, 오락 등의 수행을 위한 어플리케이션 기능을 프로세싱 타스크로서 가질 수 있다. 또한, 상기 시스템 버스(B1)가 16비트일 경우에 상기 시스템 버스(B2)는 16비트 또는 32비트(x16,x32)로서 설정될 수 있다. 상기 플래시 메모리(20)는 셀 어레이의 구성이 NAND 구조로 되어 있고 메모리 셀이 플로팅 게이트를 갖는 모오스 트랜지스터로 되어 있는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 고유 코드 및 보존 데이터의 저장을 위한 메모리로서 탑재된다.
상기 도 5의 시스템은 이동통신 디바이스(예 셀룰러 폰), 양방향 라디오 통신 시스템, 단방향 페이저, 양방향 페이저, 개인용 통신 시스템, 또는 휴대용 컴퓨터, 등과 같은 휴대용 컴퓨팅 디바이스 또는 휴대용 통신 디바이스가 될 수 있다.본 발명의 스코프와 응용이 이들에 한정되는 것이 아님은 이해되어야 한다.
상기 도 5의 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 시스템에서의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어져야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
이제부터는 상기 도 5의 DRAM(300)이 각 프로세서로부터 공유 메모리 영역(3)에 대한 억세스 요구(리드 또는 라이트 동작을 위한 각종 코멘드 및 신호들의 수신)를 받았을 때 어떻게 포트 점유상태 정보를 억세스를 요청한 프로세서로 출력하는 가가 첨부 도면들을 참조로 본 발명의 이해를 돕기 위한 의도로서만 설명될 것이다.
도 6 및 도 7은 도 5에서의 멀티패쓰 억세스블 DRAM의 포트 점유상태 정보의 출력들에 대한 타이밍도 들이다.
도 6을 참조하면, 상기 프로세서들로부터 인가되는 코멘드 신호들을 외부신호들로서 받아 포트 점유상태 정보를 데이터 출력(DQ)패드(또는 핀)로 출력하는 것에 대한 동작 타이밍이 보여진다. 여기서, 상기 외부신호들은 로우 어드레스 스트로브 신호(RASB)와 라이트 인에이블 신호(WEB)및 뱅크 선택 어드레스(BA)를 포함할 수 있다. 결국, 포트 점유상태 정보는 액티브 코멘드에 의해 데이터 출력(DQ)패드로 출력된다.
또한, 도 7을 참조하면, 상기 프로세서들로부터 인가되는 설정된 코멘드 세트 신호들을 외부신호들로서 받아 포트 점유상태 정보를 데이터 출력(DQ)패드로 출력하는 것에 대한 동작 타이밍이 보여진다. 도 7의 경우에 포트 점유상태 정보는 프로세서에 의해 새롭게 정의된 코멘드에 의해 데이터 출력패드로 출력된다.
도 8은 도 5의 메모리에 채용되는 점유상태 시그날링부의 구체 블록도이다. 블록(310)내의 코멘드 버퍼 및 디코더(312)와 제어신호 생성부(314)는 제1 포트(10)를 통해 인가되는 외부신호들을 디코딩하여 액티브 인에이블 신호(ACTA_EN)을 생성하는 제1 디코딩 및 생성부를 구성한다. 유사하게 블록(320)내의 코멘드 버퍼 및 디코더(322)와 제어신호 생성부(324)는 제2 포트(20)를 통해 인가되는 외부신호들을 디코딩하여 액티브 인에이블 신호(ACTB_EN)을 생성하는 제2 디코딩 및 생성부를 구성한다. 선택부(330)는 상기 액티브 인에이블 신호들을 수신하여 제1,2 선택 제어신호(SG1,SG2)를 크로싱 출력하는 포트 출력 선택부를 구성한다. 출력버퍼(316)와 출력버퍼(326)는 상기 포트 출력 선택부(330)로부터 인가되는 상기 제1,2 선택 제어신호에 응답하여 상기 포트 점유상태 정보를 상기 제1,2 포트에 각기 대응되는 데이터 출력패드(DQ_A,DQ_B)를 통해 각기 출력하는 제1,2 점유상태 정보 출력부를 구성한다.
도 8과 같은 구성에 의해, 점유상태 시그날링부는 제1,2 프로세서들로부터 상기 공유 메모리 영역에 대한 억세스 요구가 있을 때 상기 제1,2 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 공유 메모리 영역의 억세스 가능상태를 나타내는 제1 논리상태의 포트 점유상태 정보를 상기 포트들 중 먼저 억세스 요구 된 포트를 통하여 출력하고, 나중에 억세스 요구된 포트를 통하여 제2 논리상태의 포트 점유상태 정보를 출력한다.
여기서, 상기 외부신호들은, 상기 제1,2 프로세서들로부터 인가되는 액티브 코멘드 신호들 또는 설정된 코멘드 세트 신호들일 수 있다.
도 9는 도 8중 선택부(330)의 구체적 구현 예를 보인 회로도이다. 도면을 참조하면, 선택부(330)는 인버터들(203,204,212,213)과 낸드 게이트들(205,206), 딜레이 소자들(207,208), 및 낸드 게이트들(209,211)을 포함하며, 도 9에서 보여지는 바와 같은 와이어링 구조를 갖는다. 상기 구성에 의해, 상기 제1,2 선택 제어신호(SG1,SG2)는 래치(LA)의 출력단의 출력신호들이 일정시간 지연된 형태로서 나타난다.
도 10은 도 8의 동작에 관련된 상세 타이밍도이다. 도면을 참조하면, 제1 포트(10)를 통해 먼저 액티브 코멘드가 인가되고, 제2 포트(20)를 통해 나중에 액티브 코멘드가 인가되는 경우에, 제1 포트(10)를 통해서는 억세스 가능을 알리는 제1 논리상태(예컨대 논리 하이)의 포트 점유상태 정보가 출력되고, 제2 포트(20)를 통해서는 억세스 불가능을 알리는 제2 논리상태(예컨대 논리 로우)의 포트 점유상태 정보가 출력되는 것이 타이밍도로서 나타나 있다.
만약, 로우 어드레스 스트로브 신호(RASB)등과 같은 액티브 코멘드가 두 포트에서 동시에 인가될 경우는 시스템의 스펙시피케이션으로써 차단하여 미리 우선권을 부여 받은 프로세서가 상기 공유 메모리 영역을 억세스할 수 있도록 하는 것이 바람직하다.
도 10과 같은 동작 타이밍이 도 5의 메모리(300)에서 가능해질 수 있도록 하기 위해, 상기 공유 메모리 영역(3)에는 입출력 센스앰프 및 라이트 드라이버가 셀 어레의 좌측 및 우측에 각기 하나씩 배치되고, 서로 반대의 스위칭 동작을 가지는 글로벌 제1,2 멀티 플렉서가 입출력 센스앰프 및 라이트 드라이버의 전단에 배치될 수 있다.
다시 5도로 돌아가서 제1,2 프로세서들(100,200)은, 억세스 동작 시에 통상의 글로벌 입출력 라인쌍(GIO,GIOB)과 메모리 셀간에 존재하는 회로 소자들 및 라인들을 공통으로 사용하고, 각각의 포트에서 상기 글로벌 멀티플렉서까지의 입출력 관련 회로 소자들 및 라인들을 독립적으로 사용한다.
보다 구체적으로, 상기 공유 메모리 영역(3)의 도 3에서 보여지는 글로벌 입출력 라인쌍(GIO,GIOB)과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍(LIO,LIOB)과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호(CSL)에 의해 동작적으로 연결되는 비트라인 쌍(BLi,BLBi)과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀 모두는 상기 제1,2 포트(10,20)를 통하여 각기 상기 제1,2 프로세서들(100,200)에 의해 공유됨을 주목하여야 한다.
한편, 도 5에서는 미설명 되었지만, 로우 디코더와 컬럼 디코의 앞단에 로우 어드레스 멀티플렉서 및 컬럼 어드레스 멀티 플렉서를 설치하고, 점유가 허여된 포트로부터 로우 및 컬럼 어드레스를 수신토록 하는 것이 필요해진다. 그러한 어드레 서 멀티플렉서의 구현은 피형 및 엔형 모오스 트랜지스터들로 이루어진 클럭드 씨모오스 인버터에 의해 달성될 수 있다.
여태까지는 도면들을 따라 발명의 구성 및 각 블록의 동작 관계가 설명되었다. 이하에서는 본 발명을 한정할 의도 없이 이해를 돕기 위한 설명만을 목적으로 도면들을 랜덤하게 참조로 하면서, 상기 도 5의 DRAM(300)이 프로세서들(100,200)로부터 공유 메모리 영역(3)에 대한 억세스 요구(리드 또는 라이트 동작을 위한 각종 코멘드 및 신호들의 수신)를 받았을 때 어떻게 포트 점유상태 정보를 억세스를 요청한 프로세서로 출력하는 가가 설명될 것이다.
먼저, 도 5로 돌아가서, 제1 프로세서(100)가 전용 메모리인 제1 메모리 영역(1)을 억세스하고, 제2 프로세서(200)가 전용 메모리인 제4 메모리 영역(4)을 억세스하는 동작은 통상적인 DRAM의 데이터 억세스 동작과 동일하다.
상기 제1 프로세서(100)가 공유 뱅크인 상기 제3 메모리 영역(3)을 억세하는 경우라고 가정하고, 그 때의 동작 모드를 리드동작이라고 가정하면, 제1 프로세서(100)가 연결되어 있는 제1 포트(10)를 통해 도 10에서 보여지는 바와 같이 액티브 코멘드가 상기 메모리(300)의 내부로 들어온다. 따라서, 도 8의 제1 포트 관련 블록(310)내의 코멘드 버퍼 및 디코더(312)는 상기 액티브 코멘드를 버퍼링 후 디코딩을 행하고 디코딩된 코멘드를 제어신호 생성부(314)로 인가한다. 상기 제어신호 생성부(314)는 상기 디코딩된 코멘드에 응답하여 제1 포트에 대한 액티브 인에이블 신호(ACTA_EN)를 생성한다. 상기 생성된 액티브 인에이블 신호(ACTA_EN)의 동작 타이밍은 도 10에서 보여진다. 도 9와 같이 구현된 도 8의 선택부(330)는 상기 액티 브 인에이블 신호(ACTA_EN)를 수신하고, 상기 제1 선택 제어신호(SG1)를 생성한 후 이를 출력버퍼(316)로 출력한다. 이에 따라, 블록(310)내의 출력버퍼(316)가 활성화되어 제1 포트(10)내의 복수의 출력패드들 중 설정된 패드(DQ_0)로 공유 메모리 영역에 대한 억세스 가능을 알리는 제1 논리상태(예컨대 논리 하이)의 포트 점유상태 정보가 출력된다.
따라서, 상기 제1 프로세서(100)는 상기 공유 메모리 영역(3)이 억세스 가능한 상태임을 인지하고, 리드 코멘드를 도 10에서와 같이 상기 액티브 코멘드에 이어서 인가한다. 이 경우에, 리드 패쓰의 결정은 제1 포트(10)로 이루어 져야 하므로, 상기 공유 메모리 영역(3)에 대응되어 있는 로우 어드레스 멀티플렉서는 제1 포트(10)를 통해 인가되는 로우(row) 어드레스를 선택하고 이를 선택 로우 어드레스로서 출력한다. 따라서, 상기 공유 메모리 영역(3)에 대응적으로 연결되고 상기 로우 어드레스 멀티플렉서의 출력을 수신하는 로우 디코더는 결국 상기 제1 프로세서(100)가 억세스하기를 원하는 상기 제3 메모리 영역(3)내의 워드라인(WLi)이 활성화되도록 한다. 상기 워드라인(WLi)이 활성화되면 동일 워드라인에 억세스 트랜지스터(AT)의 게이트가 연결된 메모리 셀들의 데이터는 대응되는 비트라인 쌍에 디벨롭된다. 예를 들어, 메모리 셀을 구성하는 억세스 트랜지스터(AT)의 게이트가 워드라인 부스팅 동작에 의해 동작전원 전압보다 높은 전압을 받게 되면, 스토리지 커패시터(C)에 저장된 전하의 상태(예컨대 충전상태인 경우 1.8 내지 3볼트, 비충전 상태인 경우 0볼트)에 따라 비트라인(BLi)에 디벨롭 되는 전위가 다르게 나타난다. 결국, 충전상태인 경우와 비충전 상태인 경우에 비트라인과의 차아지 셰어링 동작 상태는 다르게 나타나고, 그 차이는 어레이 내의 비트라인 센스앰프에 의해 감지 및 증폭된다. 예컨대 비트라인(BLi)의 전위가 하이 레벨로, 컴플리멘터리 비트라인인 비트라인 바아(BLBi)의 전위가 로우 레벨로 나타나는 경우에 상기 비트라인 쌍(BLi,BLBi)의 전위는, 컬럼 선택 신호(CSL)의 논리 레벨이 하이일 때 응답하는 컬럼 게이트가 턴온될 때, 대응되는 로컬 입출력라인쌍(LIO,LIOB)에 비로서 전달된다.
상기 워드라인(WLi)이 활성화되어 상기 비트라인 쌍(BLi,BLBi)에 메모리 셀의 데이터가 하이 또는 로우 레벨의 포텐셜로서 나타난 이후에, 컬럼 어드레스 멀티플렉서는 제1 포트(10)의 컬럼 어드레스(A_CADD)를 선택하고 이를 선택(셀렉티드) 컬럼 어드레스로서 출력한다. 상기 컬럼 어드레스 멀티플렉서의 출력에 연결된 컬럼 디코더(38)는 결국 상기 제1 프로세서(100)가 억세스하기를 원하는 상기 제1 메모리 영역(100)내의 비트라인쌍(BLi,BLBi)의 전위가 도 3에서 보여지는 바오 같은 로컬 입출력 라인쌍(LIO,LIOB)에 전달되도록 한다.
전위레벨로써 나타나는 상기 로컬 입출력 라인쌍(LIO,LIOB)의 데이터는, 도 3의 제1멀티플렉서(21:LIO MUX))를 구성하는 엔형 모오스 트랜지스터들이 턴온될 때, 도 3에서 보여지는 바와 같은 글로벌 입출력 라인쌍(GIO,GIOB)으로 전달된다. 여기서, 상기 엔형 모오스 트랜지스터들의 게이트에 공통으로 인가되는 스위칭 신호(LIOC)는 상기 로우 디코더에서 출력되는 디코딩 신호에 응답하여 생성되는 신호일 수 있다. 상기 글로벌 입출력 라인쌍(GIO,GIOB)으로 전달된 데이터는 상기 설명된 바와 같은 제2 멀티플렉서(11)를 통해 입출력 센스앰프 및 드라이버로 전달된 다. 도 3에서 보여지는 바와 같이 입출력 센스앰프(13)는 지금까지의 경로를 통해 전달됨에 따라 레벨 이 미약해진 데이터를 재차로 증폭하여 멀티플렉서 및 드라이버를 통해 도 8의 출력 버퍼(316)로 전달한다. 여기서, 상기 출력 버퍼(316)와 연결된 데이터 출력 패드(DQ0)를 통해 출력되던 상기 제1 논리상태(예컨대 논리 하이)의 포트 점유상태 정보는 이 시점에서는 이미 리셋되어진 이후이므로, 데이터의 리드 동작에는 영향을 미치지 않는다.
이와 같이 상기 제1 프로세서(100)는 상기 제1 포트(10)를 통해 상기 메모리 셀에 저장된 데이터를 리드하게 된다. 한편, 이 경우에 상기 제3 메모리 영역(3)에 대한 제2 프로세서(200)의 억세스 동작은 차단된다. 그렇지만, 이 경우에 도 5의 제2 프로세서(200)는 제2포트(20)를 통해 상기 제2,4 메모리 영역(2,4)을 억세스 할 수 있다. 여기서, 상기 공유 메모리 영역의 사이즈나 개수의 설정은 상기 제1,2 프로세들서의 동작 부하에 의존하여 변경될 수 있음은 물론이다.
한편, 상기한 바와 같은 제1 프로세서(100)의 리드 동작 도중에서, 상기 제2 프로세서(200)가 도 10의 파선으로 나타낸 부분의 타이밍과 같이 리드 동작을 위한 액티브 코멘드를 상기 제2 포트(20)를 통해 인가하였다고 하면, 도 8의 제2 포트 관련 블록(320)내의 코멘드 버퍼 및 디코더(322)는 상기 액티브 코멘드를 버퍼링 후 디코딩을 행하고 디코딩된 코멘드를 제어신호 생성부(324)로 인가한다. 상기 제어신호 생성부(324)는 상기 디코딩된 코멘드에 응답하여 제2 포트에 대한 액티브 인에이블 신호(ACTB_EN)를 도 10에서 보여지는 바와 같은 논리의 타이밍으로서 출력한다. 도 9와 같이 구현된 도 8의 선택부(330)는 상기 액티브 인에이블 신호 (ACTB_EN)를 수신하고, 상기 제2 선택 제어신호(SG2)를 생성한 후 이를 출력버퍼(326)로 출력한다. 이에 따라, 블록(320)내의 출력버퍼(326)가 활성화되어 제2 포트(20)내의 복수의 출력패드들 중 설정된 패드(DQ_0)로 공유 메모리 영역에 대한 억세스 불가능을 알리는 제2 논리상태(예컨대 논리 로우)의 포트 점유상태 정보가 출력된다. 따라서, 제2 프로세서(200)는 공유 메모리 영역이 현재 비지(busy) 상태라는 것을 억세스 요구와 동시에 즉각적으로 인지할 수 있게 된다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 메모리 내부의 뱅크 구성이나 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
예를 들어, 4개의 메모리 영역중 2개를 공유 메모리 영역으로 나머지 2개를 전용 메모리 영역으로 지정하거나, 4개의 메모리 영역 모두를 공유 메모리 영역으로 설정할 수 있을 것이다. 또한, 듀얼 프로세서인 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 디램에 3개 이상의 포트를 설치하고 특정한 타임에 3개 중의 하나의 프로세서가 설정된 공유 메모리를 억세스하도록 할 수 있을 것이다. 그리고, 디램의 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.
상술한 바와 같이, 상기한 바와 같은 본 발명의 메모리 및 시스템에 따르면, 메모리 셀 어레이 내에 할당된 공유 메모리 영역을 복수의 프로세서들이 원활히 억세스할 수 있게 되어, 데이터 전송 및 처리속도가 개선되고 시스템 사이즈가 콤팩트하게 됨은 물론, 공유 메모리 영역의 점유 상태(또는 비지상태)를 억세스를 시도하는 프로세서에게 즉각적으로 시그날링할 수 있는 효과가 있다. 그러므로 보다 개선되고 바람직한 멀티 프로세서 시스템이 제공된다.

Claims (21)

  1. 반도체 메모리 장치에 있어서:
    복수의 프로세서들의 수에 대응하여 서로 독립적으로 설치된 포트들과 동작적으로 연결되어 상기 복수의 프로세서들 모두에 의해 선택적으로 억세스 되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과;
    상기 복수의 프로세서들로부터 억세스 요구가 있을 때 상기 공유 메모리 영역의 억세스 가능상태를 나타내는 포트 점유상태 정보를 상기 포트들 중 억세스 요구된 포트를 통하여 출력하는 점유상태 시그날링부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 점유 상태 시그날링부는,
    상기 포트들을 통해 인가되는 외부신호들을 디코딩하여 액티브 인에이블 신호들을 생성하는 복수의 디코딩 및 생성부와;
    상기 액티브 인에이블 신호들을 수신하여 선택 제어신호를 크로싱 출력하는 포트 출력 선택부와;
    상기 포트 출력 선택부로부터 인가되는 선택 제어신호에 응답하여 상기 포트 점유상태 정보를 포트별 데이터 출력패드를 통해 각기 출력하는 복수의 점유상태 정보 출력부를 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 외부신호들은, 상기 프로세서들로부터 인가되는 코멘드 신호들임을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 외부신호들은, 상기 프로세서들로부터 인가되는 설정된 코멘드 세트 신호들임을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서:
    서로 독립적으로 설치된 제1,2 포트들과 동작적으로 연결되고 제1,2 프로세서들 모두에 의해 선택적으로 억세스되며, 메모리 셀 어레이 내에 적어도 하나이상 할당된 공유 메모리 영역과;
    상기 제1,2 프로세서들로부터 상기 공유 메모리 영역에 대한 억세스 요구가 있을 때 상기 제1,2 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 공유 메모리 영역의 억세스 가능상태를 나타내는 제1 논리상태의 포트 점유상태 정보를 상기 포트들 중 먼저 억세스 요구된 포트를 통하여 출력하고, 나중에 억세스 요구된 포트를 통하여 제2 논리상태의 포트 점유상태 정보를 출력하는 점유상태 시그날링부를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 점유 상태 시그날링부는,
    상기 제1,2 포트들을 통해 인가되는 외부신호들을 디코딩하여 액티브 인에이블 신호들을 생성하는 제1,2 디코딩 및 생성부와;
    상기 액티브 인에이블 신호들을 수신하여 제1,2 선택 제어신호를 크로싱 출력하는 포트 출력 선택부와;
    상기 포트 출력 선택부로부터 인가되는 상기 제1,2 선택 제어신호에 응답하여 상기 포트 점유상태 정보를 상기 제1,2 포트에 각기 대응되는 데이터 출력패드를 통해 각기 출력하는 제1,2 점유상태 정보 출력부를 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 외부신호들은, 상기 제1,2 프로세서들로부터 인가되는 액티브 코멘드 신호들임을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 외부신호들은, 상기 제1,2 프로세서들로부터 인가되는 설정된 코멘드 세트 신호들임을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 제1,2 점유상태 정보 출력부는 각 포트에 대응 설치된 데이터 출력버퍼임을 특징으로 하는 반도체 메모리 장치.
  10. 휴대용 통신 시스템에 있어서:
    제1 설정 타스크를 수행하는 제1 프로세서;
    제2 설정 타스크를 수행하는 제2 프로세서; 및
    상기 제1,2 프로세서 모두에 의해서 억세스되는 제1 메모리 영역과 상기 제2 프로세서에 의해서만 억세스되는 제2 메모리 영역을 가지는 메모리 셀 어레이와, 상기 제1,2 프로세서의 버스와 각기 대응적으로 연결되는 제1,2 포트와, 상기 제1,2 프로세서들로부터 상기 공유 메모리 영역에 대한 억세스 요구가 있을 때 상기 제1,2 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 공유 메모리 영역의 억세스 가능상태를 나타내는 제1 논리상태의 포트 점유상태 정보를 상기 포트들 중 먼저 억세스 요구된 포트를 통하여 출력하고, 나중에 억세스 요구된 포트를 통하여 제2 논리상태의 포트 점유상태 정보를 출력하는 점유상태 시그날링부를 포함하는 다이나믹 랜덤 억세스 메모리를 구비함을 특징으로 하는 휴대용 통신 시스템.
  11. 제10항에 있어서, 상기 제1,2 프로세서들은,
    상기 제1 메모리 영역의 글로벌 입출력 라인쌍과, 상기 글로벌 입출력 라인쌍과 동작적으로 연결되는 로컬 입출력 라인쌍과, 상기 로컬 입출력 라인쌍과는 컬럼 선택신호에 의해 동작적으로 연결되는 비트라인 쌍과, 상기 비트라인 쌍에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프와, 상기 비트라인 쌍에 메모리 셀을 형성하는 억세스 트랜지스터가 연결된 메모리 셀을 상기 포트들을 통하여 공유함을 특징으로 하는 휴대용 통신 시스템.
  12. 제11항에 있어서, 상기 제1,2 메모리 영역에 행과 열의 매트릭스 형태로 배치되는 복수의 메모리 셀은, 각기, 하나의 억세스 트랜지스터와 스토리지 커패시터로 이루어진 디램 메모리 셀임을 특징으로 하는 휴대용 통신 시스템.
  13. 제10항에 있어서, 상기 포트들에 각기 대응적으로 연결되는 입출력 관련회로는,
    상기 글로벌 제1 멀티플렉서와 동작적으로 연결된 입출력 센스앰프와, 상기 입출력 센스앰프와 동작적으로 연결된 데이터 멀티플렉서와, 상기 데이터 멀티플렉서와 연결된 데이터 출력버퍼와, 상기 데이터 출력버퍼와 연결되어 출력 데이터를 드라이빙하는 데이터 출력 드라이버로 이루어진 데이터 출력 패쓰 회로와;
    상기 제1 포트에 연결된 데이터 입력버퍼와, 상기 데이터 입력버퍼에 연결되 어 라이트 데이터를 1차적으로 드라이빙하는 제1 입력 드라이버와, 상기 제1 입력 드라이버에 연결되어 상기 라이트 데이터를 2차적으로 드라이빙하는 제2 입력 드라이버로 이루어진 데이터 입력 패쓰 회로를 더 포함함을 특징으로 하는 휴대용 통신 시스템.
  14. 제11항에 있어서,
    상기 제1 프로세서가 상기 제1포트를 통하여 상기 제1 메모리 영역을 억세스할 때 상기 제2 프로세서는 실질적으로 동시에 상기 제2 포트를 통하여 상기 제2 메모리 영역을 억세스 하는 것이 가능함을 특징으로 하는 휴대용 통신 시스템.
  15. 반도체 메모리 장치의 공유 메모리 영역 상태를 포트들을 통해 프로세서들로 시그날링 하는 방법에 있어서:
    상기 장치의 메모리 셀 어레이 내에 적어도 하나이상의 공유 메모리 영역과 서로 독립적인 적어도 2개 이상의 입출력 포트를 준비하는 단계와;
    상기 프로세서들로부터 상기 공유 메모리 영역에 대한 억세스 요구가 있을 때 상기 프로세서들로부터 인가되는 외부신호들에 응답하여 상기 공유 메모리 영역의 억세스 가능상태를 나타내는 제1 논리상태의 포트 점유상태 정보를 상기 포트들 중 먼저 억세스 요구된 포트를 통하여 출력하고, 나중에 억세스 요구된 포트를 통 하여 제2 논리상태의 포트 점유상태 정보를 출력하는 단계를 구비함을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 선택된 하나의 포트를 통해 임의의 프로세서가 상기 공유 메모리 영역을 억세스할 경우에 실질적으로 동시에 다른 프로세서가 또 다른 포트를 통하여 상기 공유 메모리 영역 이외의 영역을 억세스할 수 있음을 특징으로 하는 방법.
  17. 제15항에 있어서,
    상기 포트 점유상태 정보는 각 포트에 연결된 데이터 출력 패드를 통해 출력됨을 특징으로 하는 방법.
  18. 제15항에 있어서,
    상기 외부신호들은 프로세서들로부터 제공되는 뱅크 선택 정보 및 액티브 마스터 인터널 신호를 포함함을 특징으로 하는 방법.
  19. 메모리 어레이 셀을 활성화하기 위한 복수개의 제1 명령어 입출력 수단과, 이에 대응되는 메모리 영역을 구비하고, 제2 명령어 및 입출력 수단과 이에 대응되는 메모리 영역을 구비하고, 제1 및 제2 명령어 및 입출력 수단에 의해 활성화될 수 있는 공유 메모리 영역을 구비한 메모리 장치에 있어서:
    상기 공유 메모리 영역의 활성화 상태를 명령어 및 입출력 수단을 통하여 출력하는 출력수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 출력수단은 외부 코멘드에 의해 제어됨을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서, 상기 출력수단은 액티브 코멘드에 의해 제어됨을 특징으로 하는 반도체 메모리 장치.
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