KR20090022007A - 멀티포트 반도체 메모리 장치 - Google Patents

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KR20090022007A
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Abstract

메모리 영역들에 대한 메모리 용량을 데이터 저장의 수요에 따라 적절히 분할하고 데이터 버싱 및 회로 구성을 보다 줄이거나 최소화할 수 있는 멀티 프로세서 시스템에 적합한 멀티포트 반도체 메모리 장치가 개시된다. 그러한 멀티포트 반도체 메모리 장치는, 데이터 입출력을 위해 프로세서들에 각기 대응하여 설치된 복수의 포트들과; 상기 포트별로 각기 서로 다른 비트 수로 인가되는 어드레스에 의해 공유적으로 각기 억세스되며, 전체 메모리 셀 어레이의 일부로서 미리 설정된 메모리 덴시티를 동일하게 각기 가지는 복수의 공유 메모리 영역들과; 상기 복수의 공유 메모리 영역들 중 선택된 하나의 공유 메모리 영역을 억세스 요구된 포트에 동작적으로 연결하기 위한 패쓰 콘트롤 유닛을 구비한다. 본 발명에 따르면, 데이터 버싱 및 회로 구성이 보다 간단해져 칩 사이즈의 증가가 억제되고 회로 설계의 단순화가 보장됨은 물론, 각각의 포트별로 공유 메모리 영역들에 대한 억세스가 보다 원활히 되어지는 효과가 있다.
Figure P1020070086990
멀티 프로세서 시스템, 공유 메모리 영역, 멀티포트, 레지스터, 입출력라인

Description

멀티포트 반도체 메모리 장치{Multi-port semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 공유 메모리 영역들이 다중 경로를 통하여 포트별로 억세스 되어질 수 있는 멀티포트 반도체 메모리 장치에 관한 것이다.
오늘날 인간생활의 유비쿼터스 지향추세에 따라, 인간들이 취급하게 되는 전자 시스템도 그에 부응하여 눈부시게 발전되고 있다. 최근에 모바일 통신 시스템, 예를 들어 휴대용 멀티미디어 플레이어나 핸드 헬드 폰, 또는 PDA 등의 전자기기에서는 기능이나 동작 수행의 고속화 및 원활화를 도모하기 위하여 하나의 시스템 내에 복수의 프로세서를 채용한 멀티 프로세서 시스템이 구현되어 왔다.
그러한 멀티 프로세서 시스템에서 프로세싱 데이터를 저장하기 위해 채용되는 반도체 메모리는 동작이나 기능 면에서 다양하게 변화된다. 예컨대, 복수의 억세스 포트를 가지고서 그 억세스 포트들 각각을 통해 동시에 데이터를 입출력할 것이 요구될 수 있다.
일반적으로, 2개의 억세스 포트를 갖는 반도체 메모리 소자는 듀얼포트 메모 리로 칭해지고 있다. 전형적인 듀얼포트 메모리는 널리 공지된 것으로서, 랜덤 시퀀스로 억세스 가능한 RAM포트와 시리얼 시퀀스만으로 억세스 가능한 SAM 포트를 가지는 이미지 프로세싱용 비디오 메모리이다. 한편, 후술될 본 발명의 설명에서 보다 명확하게 구별될 것이지만, 그러한 비디오 메모리의 구성과는 달리, SAM 포트를 가지지 않으며, DRAM 셀로 구성된 메모리 셀 어레이 중 공유 메모리 영역을 복수의 억세스 포트를 통하여 각각의 프로세서들이 억세스 할 수 있도록 하는 다이나믹 랜덤 억세스 메모리를 우리는 상기 듀얼포트 메모리와 보다 철저히 구별하기 위하여 본 명세서 내에서 멀티포트 반도체 메모리 장치 또는 멀티패쓰 억세스블 반도체 메모리 장치라고 칭하기로 한다.
상기한 멀티 프로세서 시스템에 적합한 멀티포트 반도체 메모리를 개시하는 선행 기술의 일 예는, 에우지니 피.매터(Matter)외 다수에 의해 발명되어 2003년 5월 15일자로 미합중국에서 특허공개된 공개번호 US2003/0093628호에 개시되어 있다. 상기 선행기술은 공유 메모리 영역이 복수의 프로세서에 의해 억세스될 수 있게 하는 기술로서, 메모리 어레이는 제1,2,3 포션으로 이루어져 있고, 상기 메모리 어레이의 제1 포션은 제1 프로세서에 의해서만 억세스되고 상기 제2 포션은 제2 프로세서에 의해서만 억세스되며, 제3 포션은 공유 메모리 영역으로서 상기 제1,2 프로세서들 모두에 의해 억세스 된다.
상기한 선행기술과는 대조적으로, 전형적인 멀티 프로세서 시스템에서는 프로세서의 부트 코드가 저장되어 있는 불휘발성 메모리 예컨대 플래시 메모리가 프로세서 당 1개씩 구비되어 있으며, 휘발성 메모리로서의 디램도 각기 대응되는 프 로세서마다 연결되어 있다. 따라서, 각 프로세서마다 디램 및 플래시 메모리가 각기 채용되어 있는 구조이므로, 멀티 프로세서 시스템의 구성이 복잡하고 시스템 구현시 가격이 상승됨은 분명하다.
따라서, 본 분야에서의 컨벤셔날 기술로서, 모바일 통신 디바이스에 채용될 수 있는 멀티 프로세서 시스템이 도 1과 같이 제안되었다. 도 1은 컨벤셔날 기술에 따라 멀티포트 반도체 메모리 장치(원디램)을 갖는 멀티 프로세서 시스템의 개략적 블록도이다.
도 1에서 보여지는 바와 같이, 제1,2 프로세서들(100,200)을 가지는 멀티 프로세서 시스템에서, 하나의 멀티포트 DRAM(300)과 하나의 플래시 메모리(400)가 공유적으로 사용된다. 여기서, 상기 제1 프로세서(100)는 설정된 타스크(Task) 예컨대 통신신호의 변조 및 복조를 수행하는 모뎀(MODEM) 프로세서의 기능을 담당할 수 있으며, 상기 제2 프로세서(200)는 통신 데이터의 처리나 게임, 오락 등의 사용자 편의 기능을 수행하기 위한 어플리케이션 프로세서의 기능을 담당할 수 있다. 그러나, 사안이 다른 경우에 상기 프로세서들의 기능은 서로 반대로 되거나 추가될 수 있다.
상기 플래시 메모리(400)는, 셀 어레이의 구성이 NOR 구조를 갖게 되는 NOR 플래시 메모리나 셀 어레이의 구성이 NAND 구조를 갖게 되는 NAND 플래시 메모리일 수 있다. NOR 플래시 메모리나 NAND 플래시 메모리 모두는 플로팅 게이트를 갖는 모오스 트랜지스터로 이루어진 메모리 셀을 어레이 형태로서 갖는 불휘발성 메모리로서, 전원이 오프되더라도 지워져서는 아니되는 데이터 예컨대 휴대용 기기의 부 트 코드 및 보존용 데이터의 저장을 위해 탑재된다.
또한, 원디램(oneDRAM)으로 명명된 멀티포트 DRAM(300)은 프로세서들(100,200)의 데이터 처리를 위한 메인 메모리로서 기능한다. 도 1에서 보여지는 바와 같이, 하나의 멀티포트 DRAM(300)이 서로 다른 2개의 억세스 패쓰를 통하여 제1,2 프로세서들(100,200)에 의해 각기 억세스 될 수 있도록 하기 위해, 상기 멀티포트 DRAM(300)의 내부에는 시스템 버스들(B1,B2)에 각기 대응적으로 연결되는 포트들(30,32)과 메모리 뱅크들이 도 2에서 보여지는 바와 같이 마련된다. 그러한 복수의 포트 구성은 단일 포트를 갖는 통상의 DRAM과도 상이함을 알 수 있다.
도 1에서 제1,2 프로세서들(100,200)간에 연결된 라인(L1)은 상기 제1,2 프로세서들끼리 설정된 인터페이스를 통하여 데이터 통신이 이루어지는 것을 보여주고 있는 라인인데, 상기 라인(L1)을 제거하고 디램 인터페이스를 통하여 프로세서들간의 데이터 통신이 이루어지도록 한다면 이는 동작 속도 측면이나 단일 인터페이스 측면에서 매우 바람직한 일이다. 결국, 상기 제1,2 프로세서들(100,200)간의 데이터 인터페이스가 멀티포트 DRAM(300)을 통해 구현되는 경우라면 시스템 동작상의 이점이 기대되고, 플래시 메모리(400)와 직접적으로 연결되어 있지 아니한 제1 프로세서(100)가 상기 멀티포트 DRAM(300)을 통하여 플래시 메모리를(400) 간접적으로 억세스 하는 것이 가능하게 된다.
도 2는 도 1에 따른 원디램(300)의 메모리 코어의 구성을 보여주는 블록도이다. 도 2를 참조하면, 멀티포트 DRAM(300)내에서 4개의 메모리 영역들(310,312,314,316)이 메모리 셀 어레이를 구성하는 것이 보여진다. 예를 들어, 제1 뱅크(310)는 멀티플렉서(320)와 연결된 제1 포트(30)를 통하여 제1 프로세서(100)에 의해 전용으로 억세스 되고, 제3 뱅크 및 제4 뱅크(314,316)는 멀티플렉서(322)와 연결된 제2 포트(32)를 통하여 제2 프로세서(200)에 의해 전용으로 억세스 될 수 있다. 한편, 제2 뱅크(312)는 서로 다른 포트인 제1,2 포트(30,32)를 통하여 상기 제1,2프로세서들(100,200) 모두에 의해 억세스 될 수 있다. 결국, 메모리 셀 어레이 내에서 제2 뱅크(312)은 공유 메모리 영역으로서 할당되고, 제1,3, 및 4 뱅크들(310,314,316)은 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역으로서 할당되었음을 알 수 있다. 도면에서 미설명된 블록들(330,332,334,336)은 각기, 입출력 센스앰프(IOSA) 및 글로벌 입출력 드라이버(GIODRV)를 가리킨다.
상기 4개의 메모리 영역들(310,312,314,316)은 각기 DRAM의 뱅크 단위로 구성될 수 있으며, 하나의 뱅크는 예컨대 64Mb(메가비트), 128Mb, 256Mb, 512Mb, 또는 1024Mb 의 메모리 스토리지를 가질 수 있다.
도 2를 통해 설명한 바와 같이 공유 메모리 영역을 갖는 멀티포트 DRAM(300)을 구비한 도 1의 멀티 프로세서 시스템에서는 각 프로세서마다 DRAM 및 플래시 메모리가 각기 대응적으로 할당될 필요 없이 공유적으로 사용되므로, 시스템 사이즈의 복잡성이 제거되며 메모리들의 채용 개수가 줄어듬을 알 수 있다.
도 1 내에서 보여지는 멀티포트 DRAM(300)은 메모리 반도체 메이커로서 세계적으로 유명한 대한민국의 삼성전자에 의해 등록제품명 "원디램" 으로서 제조되는 디램 타입 메모리의 기능과 실질적으로 유사하다. 그러한 원디램은 모바일 디바이 스 내에서 통신 프로세서와 미디어 프로세서 간의 데이터 처리 속도를 현저히 증가시킬 수 있는 퓨전 메모리 칩이다. 일반적으로 두 프로세서들이 있는 경우에 두 개의 메모리 버퍼들이 통상적으로 요구된다. 그렇지만, 원디램 솔루션은, 프로세서들간의 데이터를 단일 칩을 통하여 라우팅할 수 있기 때문에, 두 개의 메모리 버퍼들에 대한 필요성을 제거할 수 있다. 듀얼 포트 어프로치를 취함에 의해, 원 디램은 프로세서들 간의 데이터 전송에 걸리는 시간을 상당히 감소시킨다. 단일 원디램 모듈은 고성능 스마트 폰 및 다른 멀티미디어 리치 핸드 셋(rich-handset)내에서 적어도 2개의 모바일 메모리 칩들을 대치할 수 있다. 프로세서들 간의 데이터 처리 속도가 보다 빨라짐에 따라 원디램은 전력 소모를 약 30퍼센트 정도 감소시키며, 필요해지는 칩 수를 줄이고, 토탈 다이 에리어 커버리지를 약 50퍼센트 축소시킬 수 있다. 이 결과는 셀룰러 폰의 속도를 약 5배 증가시키고 배터리 수명을 길게 하고 핸드셋 디자인을 슬림하게 하는 결과를 야기한다.
그러나, 도 1의 멀티 프로세서 시스템에서, 멀티포트 DRAM(300)내의 메모리 영역들의 메모리 용량(캐패시티)을 증가시키는 경우에 공유 메모리 영역이나 전용메모리 영역에 대한 메모리 용량 낭비가 어느 한 프로세서 측에서 초래될 수 있다. 보다 구체적으로, 상기 4개의 메모리 영역들(310,312,314,316)이 각기 뱅크당 128Mb의 메모리 용량으로 설정되어 있다가 상기 제2 프로세서(200)의 메모리 확장 수요에 의해 각기 뱅크당 256Mb의 메모리 용량으로 설계되는 경우에 제1 뱅크(310)와 제2 뱅크(312)측에서는 메모리 용량의 낭비가 생기게 된다. 결국, 모뎀 기능을 수행하는 제1 프로세서(100)는 상기 제1 뱅크(31))가 여전히 128Mb의 메모리 용량 을 갖더라도 충분한 메모리 용량을 확보하고 있는 것이나, 2배나 증가되어 버리는 메모리 용량에 의해 128Mb 만큼의 메모리 용량 낭비가 야기되는 것이다.
따라서, 보다 큰 뱅크 사이즈를 채용하는 경우에 전용 메모리 영역들 및 공유 메모리 영역들의 메모리 용량을 데이터 저장의 수요 특성에 따라 적절히 분할하는 개선된 스킴이 요구된다.
또한, 메모리 셀 어레이를 구성하는 메모리 영역들 및 공유 메모리 영역들을 포트별로 대응되는 프로세서에 따라 분할 또는 할당할 경우에 데이터 버싱 및 회로 구성을 보다 간단히 하여 칩 사이즈의 증가 문제를 해소하고, 각각의 포트별로 공유 메모리 영역들에 대한 억세스가 보다 원활히 되어지도록 할 수 있는 테크닉이 요구된다. 더구나, 그러한 경우에 공유 메모리 영역의 바람직한 억세스 라우팅 방법이 필요하게 된다.
그리고, 공유 메모리 영역들의 수가 증가하더라도 데이터 입출력 라인들의 버싱을 보다 콤팩트하게 하고 멀티플렉싱 회로들의 수를 줄이거나 최소화할 수 있는 스킴이 요망된다.
또한, 각각의 프로세서별 특성에 따라 포트별로 어드레스의 비트수가 각기 다르게 인가되더라도 공유 메모리 영역이 원활히 억세스 되도록 할 수 있는 멀티포트 반도체 메모리 장치가 필요하게 되며, 프로세서들 간의 통신 인터페이스를 제공하고 필요한 데이터가 공유 메모리 영역을 통해 전송되도록 할 수 있는 테크닉이 요망된다.
결국, 컨벤셔날 기술에서는 메모리 영역들에 대한 메모리 용량을 데이터 저장의 수요에 따라 적절히 분할하고 데이터 버싱 및 회로 구성을 보다 줄이거나 최소화할 수 있는 테크닉이 부족한 문제가 있어 왔다.
따라서, 본 발명의 목적은 보다 큰 뱅크 사이즈를 채용하는 경우에 전용 메모리 영역들 및 공유 메모리 영역들의 메모리 용량을 데이터 저장의 수요 특성에 따라 적절히 분할할 수 있는 멀티포트 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 메모리 셀 어레이를 구성하는 메모리 영역들 및 공유 메모리 영역들을 포트별로 대응되는 프로세서에 따라 분할 또는 할당할 경우에 데이터 버싱 및 회로 구성을 보다 간단히 하여 칩 사이즈의 증가 문제를 해소할 수 있는 멀티포트 반도체 메모리 장치 및 그에 따른 멀티패쓰 억세싱 방법을 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀 어레이를 구성하는 메모리 영역들 및 공유 메모리 영역들을 포트별로 대응되는 프로세서에 따라 분할 또는 할당할 경우에 각각의 포트별로 공유 메모리 영역들에 대한 억세스가 보다 원활히 되어지도록 할 수 있는 멀티포트 반도체 메모리 장치 및 그에 따른 공유 메모리 영역의 억세스 라우팅 방법을 제공함에 있다.
본 발명의 또 다른 목적은 공유 메모리 영역들의 수가 증가하더라도 데이터 입출력 라인들의 버싱을 보다 콤팩트하게 하고 멀티플렉싱 회로들의 수를 줄이거나 최소화할 수 있는 멀티포트 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 각각의 프로세서별 특성에 따라 포트별로 어드레스의 비트수가 각기 다르게 인가되더라도 공유 메모리 영역이 원활히 억세스 되도록 할 수 있는 멀티포트 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 프로세서들 간의 통신 인터페이스를 제공하고 필요한 데이터가 공유 메모리 영역을 통해 전송되도록 할 수 있는 멀티포트 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 칩 내의 멀티플렉서의 개수를 최소화로 배치함에 의해 칩 사이즈의 증가를 억제하고 회로 설계의 단순화를 도모할 수 있는 멀티패쓰 억세스블 반도체 메모리 장치 및 그에 따른 공유 레지스터 운영방법을 제공함에 있다.
본 발명의 또 다른 목적은 멀티포트 반도체 메모리 장치 내에서 프로세서들에 의해 메모리 코어를 어드레싱 하는데 있어서 보다 나은 플렉시빌리티를 제공할 수 있는 멀티 프로세서 시스템을 제공함에 있다.
본 발명의 또 다른 목적도 보다 최소화된 버스 영역을 가지고서 데이터 프로세서들에 의해 메모리 코어에 대한 억세스를 라우팅할 수 있는 개선된 방법을 제공함에 있다.
상기한 본 발명의 목적들 가운데 일부의 목적들을 달성하기 위하여 본 발명 의 일 양상에 따라, 멀티포트 반도체 메모리 장치는, 데이터 입출력을 위해 프로세서들에 각기 대응하여 설치된 복수의 포트들과; 상기 포트별로 각기 서로 다른 비트 수로 인가되는 어드레스에 의해 공유적으로 각기 억세스되며, 전체 메모리 셀 어레이의 일부로서 미리 설정된 메모리 덴시티를 동일하게 각기 가지는 복수의 공유 메모리 영역들과; 상기 복수의 공유 메모리 영역들 중 선택된 하나의 공유 메모리 영역을 억세스 요구된 포트에 동작적으로 연결하기 위한 패쓰 콘트롤 유닛을 포함한다.
바람직한 본 발명의 일 실시예에서, 상기 멀티포트 반도체 메모리 장치는 상기 포트별로 뱅크당 각기 서로 다른 메모리 사이즈를 갖는 전용 메모리 영역들을 더 구비할 수 있으며,
상기 포트들이 2개일 경우에 제2 포트를 통해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈는 제1 포트를 통해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈 보다 N (여기서 N은 2 이상의 자연수)배 이상일 수 있다.
또한, 상기 공유 메모리 영역들의 각 뱅크당 메모리 사이즈는 상기 제1 포트를 통해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈와 동일할 수 있다.
실시예의 사안에 따라, 상기 공유 메모리 영역들을 억세스 하기 위한 어드레스가 상기 제1 포트를 통해 인가될 경우에는 상기 제2 포트를 통해 인가될 경우에 비해 어드레스를 형성하는 비트 수가 상대적으로 작을 수 있다.
바람직한 실시예에서, 상기 패쓰 콘트롤 유닛은 상기 포트들을 통해 공통으로 억세스 가능하며 래치타입 회로소자를 갖는 내부 레지스터를 포함한다. 여기서, 상기 내부 레지스터는, 제어권한 정보가 저장되는 세맵퍼 영역과, 상대 프로세서를 향한 메시지가 저장되며 상기 세맵퍼 영역과는 컬럼 어드레스에 의해 구별적으로 억세스되는 메일박스 영역들을 포함한다. 상기 내부 레지스터는 또한 상기 공유 메모리 영역의 특정 영역을 가리키는 특정 로우 어드레스들이 인가될 때 상기 특정 영역 대신에 억세스된다.
본 발명의 실시예들에서, 상기 메모리 영역들을 구성하는 메모리 셀은 DRAM 셀이다. 또한, 상기 공유 메모리 영역들 내의 각각의 메모리 셀은 비트라인 센스앰프를 통하여 제1 입출력 라인에 연결되고, 상기 제1 입출력 라인은 선택제어신호에 따라 포트별 제2 입출력 라인에 연결되며, 상기 포트별 제2 입출력 라인은 포트별 입출력 센스앰프 및 입출력 라인 드라이버에 연결된다. 여기서, 상기 제1 입출력 라인은 로컬 입출력 라인 페어이고, 상기 제2 입출력 라인은 글로벌 입출력 라인 페어이다.
바람직하기로, 상기 선택제어신호는 상기 공유 메모리 영역들 각각에 대한 제어권한 및 로우 어드레스 정보를 사용하여 얻은 것일 수 있다.
다른 실시예에서, 상기 공유 메모리 영역들 내의 각각의 메모리 셀은 비트라인 센스앰프를 통하여 제1 입출력 라인에 연결되고, 상기 제1 입출력 라인은 제어신호에 따라 공유 메모리 영역별 제2 입출력 라인에 연결되며, 상기 공유 메모리 영역별 제2 입출력 라인은 멀티플렉싱 제어신호에 의해 포트별 패쓰를 제어하는 멀 티플렉서를 통하여 포트별 입출력 센스앰프 및 입출력 라인 드라이버에 연결된다.
특정한 실시예에서, 상기 프로세서들 중 상기 제1 포트에 대응되어 있는 프로세서가 상기 제1 포트를 통해 128Mb 뱅크 사이즈의 메모리 영역을 억세스하기 위한 어드레스를 제공할 경우에, 상기 제2 포트에 대응되어 있는 프로세서는 상기 제2 포트를 통해 256Mb 뱅크 사이즈의 메모리 영역을 억세스하기 위한 어드레스를 제공할 수 있다.
본 발명의 다른 양상에 따른 멀티 프로세서 시스템은,
각기 설정된 타스크를 수행하는 적어도 둘 이상의 프로세서들과;
상기 프로세서들 중 어느 하나에 연결되어 있으며 상기 프로세서들의 부트 코드를 불휘발적으로 저장하고 있는 불휘발성 반도체 메모리와;
상기 프로세서들에 의해 각기 다른 포트를 통해 각기 서로 다른 비트 수로 인가되는 어드레스에 의해 공유적으로 각기 억세스되며, 전체 메모리 셀 어레이의 일부로서 미리 설정된 메모리 덴시티를 동일하게 각기 가지는 복수의 공유 메모리 영역들과; 상기 복수의 공유 메모리 영역들 중 선택된 하나의 공유 메모리 영역을 억세스 요구된 포트에 동작적으로 연결하기 위한 패쓰 콘트롤 유닛을 구비하는 멀티포트 반도체 메모리 장치를 포함한다.
바람직하기로는 상기 포트들이 2개일 경우에 제2 프로세서에 의해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈는 제1 프로세서에 의해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈 보다 N (여기서 N은 상기 포트들의 개수)배 이상일 수 있다.
본 발명의 다른 양상에 따른 반도체 메모리 장치는,
복수의 포트들;
상기 포트들에 각기 대응적으로 적어도 하나 이상 할당된 복수의 전용 메모리 영역들;
상기 복수의 포트들에 공통적으로 할당되며, 서로 다른 비트 수로서 상기 각각의 포트들을 통해 인가되는 어드레스에 의해 각 메모리 영역들이 선택적으로 억세스 되어지는 복수의 공유 메모리 영역들; 및
상기 복수의 공유 메모리 영역들에 대한 각 억세스 패쓰가 상기 포트들 중 억세스 요구된 대응 포트로 연결되도록 하기 위한 패쓰 콘트롤 유닛을 구비할 수 있다.
본 발명의 다른 양상에 따라, 반도체 메모리 장치의 포트 및 셀 어레이 구조는,
복수의 포트들과;
상기 포트들에 각기 대응적으로 적어도 하나 이상 할당된 복수의 전용 메모리 영역들과, 상기 복수의 포트들에 공통적으로 할당되며 서로 다른 비트 수로서 상기 각각의 포트들을 통해 인가되는 어드레스에 의해 각 메모리 영역들이 선택적으로 억세스 되어지는 복수의 공유 메모리 영역들을 포함하는 메모리 셀 어레이를 구비한다.
본 발명의 다른 양상에 따라, 멀티포트 반도체 메모리 장치는,
제1 포트;
제2 포트;
상기 제1 포트에 할당되며 제1 뱅크 사이즈를 갖는 제1 전용 메모리 영역;
상기 제2 포트에 할당되며 상기 제1 뱅크 사이즈와 다른 제2 뱅크 사이즈를 갖는 제2 전용 메모리 영역; 및
상기 제1,2 포트를 통해 서로 다른 비트 수로서 인가되는 제1,2 어드레스에 의해 각 공유 메모리 영역들이 구별적으로 선택되며, 상기 각 공유 메모리 영역들이 상기 제1,2 뱅크 사이즈 중 하나를 갖는 복수의 공유 메모리 영역들을 구비한다.
상기한 바와 같은 본 발명의 장치적 방법적 구성들에 따르면, 데이터 버싱 및 회로 구성이 보다 간단해져 칩 사이즈의 증가가 억제되고 회로 설계의 단순화가 보장됨은 물론, 각각의 포트별로 공유 메모리 영역들에 대한 억세스가 보다 원활해 지는 효과가 있다.
이하에서는 본 발명에 따라, 멀티포트 반도체 메모리 장치에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 다른 예증, 공지 방법들, 프로시져들, 통상적인 다이나믹 랜덤 억세스 메모리 및 회로들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
먼저, 메모리 자원의 낭비를 막기 위해 도 5를 통하여 설명되는 본 발명의 일 실시예에서는 메모리 영역들의 뱅크 사이즈가 각 포트별로 서로 다르게 할당된다. 그러한 경우에, 각각의 포트에 인가되는 어드레스의 비트수도 다르게 된다. 또한, 각 포트에 공유적으로 접속되는 공유 메모리의 영역에 대한 뱅크 선택은 예를 들어 제1 프로세서의 경우에는 뱅크 선택 어드레스만에 의해 이루어지나, 제2 프로세서의 경우에는 뱅크 선택 어드레스와 최상위 로우 어드레스의 합성적 인가에 의해 이루어진다. 결국, 메모리 자원의 낭비의 방지는, 공유 메모리 영역의 억세스를 위한 어드레스 지정을 포트별로 상이하게 하는 것에 의해 달성될 수 있으며, 복수개로 할당된 공유 메모리 영역들 각각은 억세스 권한을 가진 프로세서에 의해 개별적으로 억세스된다.
또한, 전용 메모리 영역들 및 공유 메모리 영역들을 포트별로 대응되는 프로세서에 따라 분할 또는 할당할 경우에 데이터 버싱 및 회로 구성을 보다 간단히 하는 것은 대표적으로 도 7 및 도 8의 구성 설명을 통해 명확해질 것이다. 한편, 도 9 및 도 11에서는 공유 메모리 영역들의 수가 증가하더라도 데이터 입출력 라인들의 버싱을 보다 콤팩트하게 하고 멀티플렉싱 회로들의 수를 줄이거나 최소화할 수 있는 구체적 회로 구현기술이 나타나있다.
더구나, 프로세서들 간의 통신 인터페이스를 제공하고 필요한 데이터가 공유 메모리 영역을 통해 전송되도록 할 수 있는 내부 레지스터의 기능은 도 9를 통하여 보다 구체적으로 설명될 것이다. 본 실시예에서 나타나는 패쓰 콘트롤 유닛은 상기 내부 레지스터를 포함한다.
이제부터는 도면들을 참조하면서 본 발명의 다양한 실시예들이 순차적으로 설명될 것이다. 다소 성질 급한 독자들을 위해 특징적 기술에 따른 도면들을 우선적으로 요약 및 안내하면, 각 포트별로 메모리 영역들의 할당 예는 도 3을 참조하고, 포트별 서로 다른 어드레스의 인가 예는 도 5를 참조하고, 데이터 버싱 및 회로 구성을 보다 간단히 하는 레이아웃 예는 도 9와 도 11을 참조하라.
먼저, 도 3은 본 발명의 실시예들에 따른 메모리 용량 확장시 포트별 억세스 스킴을 다양하게 갖는 메모리 영역들의 할당구성도이다.
도 3에서 보여지는 참조부호들3A,3B,3C,3D,3E,3F,3G은 각기 메모리 영역들에 대한 다양한 할당 케이스를 가리킨다. 케이스 3A는 메모리 셀 어레이(302)를 4개의 뱅크(310,312,314,316)로 분할한 통상적인 경우를 보여준다. 여기서, 각 뱅크는 128Mb의 메모리 용량을 갖는다. 프로세서가 2개인 경우에 예를 들어, 뱅크(310)가 제1 포트를 통해 제1 프로세서에 할당되어 있다면, 뱅크들(314,316)은 제2 포트를 통해 제2 프로세서에 할당되고, 뱅크(312)는 제1,2포트를 통해 제1,2 프로세서 모두에 할당될 수 있다.
상기 제2 프로세서가 어플리케이션 프로세서의 기능을 할 경우에 멀티미디어 정보의 증가에 따라 256Mb의 전용 용량만으로는 메모리 용량이 부족할 수 있다. 따라서, 케이스 3B에서와 같이 512Mb로서 멀티포트 DRAM(300)내의 메모리 영역들의 메모리 용량(캐패시티)을 증가시키는 상황이 발생된다. 즉, 케이스 3B의 경우에 상기 제2 프로세서는 2개의 전용 메모리 영역들(314,316)을 전용으로 억세스하고, 하나의 공유 메모리 영역(312)을 상기 제1 프로세서와 공유적으로 억세스한다. 이 경우에, 256Mb의 메모리 뱅크(310)는 상기 제1 프로세서에 의해 전용으로 사용된다. 여기서, 상기 제1 프로세서는 베이스밴드 처리기능만을 할 경우에 128Mb의 메모리 용량만으로도 메모리 용량이 충분할 수 있다. 그러므로, 128Mb의 메모리 용량이 제1 뱅크(310)내에서 불필요하게 낭비된다.
또한, 공유 메모리 영역(312)의 뱅크 사이즈(뱅크 커패시티와 동일한 의미)도 2배만큼 증가된 경우이므로, 메모리 용량의 낭비가 초래될 수 있다. 따라서, 공유 메모리 영역도 적절히 분할 또는 할당을 하여 프로세서들에 대한 억세스 라우팅을 원활히 해야할 필요성이 대두된다.
보다 큰 뱅크 사이즈를 채용하는 경우에 전용 메모리 영역들 및 공유 메모리 영역들의 메모리 용량을 데이터 저장의 수요 특성에 따라 적절히 분할하는 개선된 스킴은 케이스 3C에서부터 보여진다.
도 3내의 케이스 3C를 참조하면, 제1 프로세서에 전용으로 억세스되는 전용 메모리 영역과 제1,2 프로세서 모두에 의해 공통으로 억세스되는 공유 메모리 영역은 각기 2개의 뱅크들로 분할된 것이 보여진다. 케이스 3C와 같은 메모리 할당의 경우에, 제1 포트를 통해 제1 프로세서에 의해 억세스되는 제1 전용 메모리 영 역(310)의 뱅크 사이즈는 뱅크당 128Mb이고, 상기 공유 메모리 영역(312)의 뱅크 사이즈는 뱅크당 128Mb이고, 상기 제2 포트를 통해 제2 프로세서에 의해 억세스 되는 상기 제2 전용 메모리 영역들(314,316)의 뱅크 사이즈는 뱅크당 256Mb이다. 케이스 3C,3D,3E의 경우에 각 포트별로 인가되는 어드레스 비트수는 서로 달라진다. 따라서, 제2 포트를 통해 공유 메모리 영역의 뱅크(342)를 선택하는 경우에 뱅크 선택어드레스와 최상위 로우 어드레스가 합성적으로 인가되어야 하고, 제2 포트를 통해 선택하는 경우에는 뱅크 선택 어드레스만 인가되면 된다.
케이스 3D를 참조하면, 제2 프로세서에 할당되는 메모리 용량을 충분히 보장하기 위해 제2 전용 메모리 영역들(312,314,316)을 3개의 뱅크로 할당한 것이 보여진다. 이 경우에 제1 전용 메모리 영역(353)과 공유 메모리 영역(352)은 각기 단일 뱅크로 할당되며, 한 뱅크는 128Mb의 메모리 용량을 갖는다. 상기 케이스 3D는 제2 프로세서의 메모리 수요 확장에 매우 유리한 할당 방법이 될 수 있다.
케이스 3E를 참조하면, 케이스 3C에서 공유 메모리 영역을 4개의 뱅크로 분할한 경우가 보여진다. 따라서, 상기 공유 메모리 영역(312)의 뱅크 사이즈는 뱅크당 64Mb이다. 상기 케이스 3E는 공유 메모리 영역의 사용을 보다 플렉시블하게 한다. 예를 들어, 임의의 공유 뱅크(345)를 제1 프로세서가 억세스하고 있는 중에, 공유 뱅크(342)는 제2 프로세서에 의해 억세스될 수 있다.
케이스 3F 및 3G를 참조하면, 케이스3B에 비해 공유 메모리 영역만을 2개 또는 4개의 뱅크로 분할한 경우가 나타나 있다. 여기서, 분할된 뱅크 사이즈는 각기 뱅크당 128MB 및 64Mb이다. 상기 케이스 3F 및 3G에서는 각 포트별로 인가되는 어 드레스 비트 수는 서로 동일하다.
상기한 바와 같은 할당 케이스들과 같이, 메모리 셀 어레이를 구성하는 메모리 영역들 및 공유 메모리 영역들을 포트별로 대응되는 프로세서에 따라 분할 또는 할당할 경우에 데이터 버싱 및 회로 구성을 보다 간단히 하는 것도 매우 큰 해결과제이다. 왜냐하면, 상기한 이슈는 칩 사이즈의 증가 문제를 해소하고, 각각의 포트별로 공유 메모리 영역들에 대한 억세스가 보다 원활해지도록 하기 때문이다.
이하에서는 메모리 영역들의 할당에 따른 바람직한 억세스 라우팅 방법과, 데이터 입출력 라인들의 버싱을 보다 콤팩트하게 하고 멀티플렉싱 회로들의 수를 줄이거나 최소화하는 기술과, 프로세서들 간의 통신 인터페이스를 제공하고 필요한 데이터가 공유 메모리 영역을 통해 전송되도록 할 수 있는 내부 레지스터의 운용이 첨부된 도면들을 참조하면서 예를 들어 설명될 것이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 코어와 프로세서들 간의 연결관계를 보여주는 블록 구성도이다.
도 4를 참조하면, 데이터 입출력을 위해 프로세서들(100,200)에 각기 대응하여 설치된 복수의 포트들(30,32)과, 상기 포트별로 각기 서로 다른 비트 수로 인가되는 어드레스에 의해 공유적으로 각기 억세스되며, 전체 메모리 셀 어레이의 일부로서 미리 설정된 메모리 덴시티를 동일하게 각기 가지는 복수의 공유 메모리 영역들(342,343)과, 상기 복수의 공유 메모리 영역들 중 선택된 하나의 공유 메모리 영역을 억세스 요구된 포트에 동작적으로 연결하기 위한 패쓰 콘트롤 유닛(360)을 포함하는 멀티포트 반도체 메모리 장치의 중요부의 블록구성이 보여진다. 도면에서, 제1 전용 메모리 영역(310)은 입출력 라인(L11)을 통해 제1 포트(30)와 연결되어 있으며, 제2 전용 메모리 영역들(314,316)은 입출력 라인들(L15,L14)중 대응되는 라인을 통해 제2 포트(32)와 연결되어 있다.
패쓰 콘트롤 유닛(360)은 라인들(L20,L22)을 통해 상기 제1,2 포트들(30,32)과 연결되어, 억세스 권한을 갖는 프로세서로 공유 메모리 영역을 동작적으로 연결하기 위한 패쓰 제어신호를 출력한다. 상기 패쓰 제어신호는 제어라인(C1)을 통해 스위칭부(370)에 인가된다. 상기 스위칭부(370)는 상기 패쓰 제어신호에 응답하여 공유 메모리 영역(312)을 제1 포트(30)와 연결되는 입출력 라인(L12) 또는 제2 포트(32)와 연결되는 입출력 라인(L13)에 스위칭한다. 상기 스위칭부(370)의 실제적 구현은 멀티플렉서의 채용에 의해 달성될 수 있다.
멀티 포트 억세싱의 이점으로서, 상기 제1 포트(30)를 통해 제1 프로세서(100)가 공유 메모리 영역(312)을 억세스하고 있는 경우에 상기 제2 프로세서(200)는 제2 포트(32)를 통하여 제2 전용 메모리 영역들(314,316) 중의 하나를 억세스할 수 있다.
도 4의 메모리 할당 구조에서, 도 3의 케이스 3C와 같이 되려면 제1 전용메모리 영역(310)은 분할 라인(DL)으로 구분된 바와 같이 2개의 뱅크들(352,353)로 분할되고, 공유 메모리 영역(312)도 마찬가지로 2 개의 뱅크들(342,343)로 분할되어야 한다. 그러한 경우에 제1 포트(30)를 통해 인가되는 어드레스의 비트수와 제2 포트(32)를 통해 인가되는 어드레스의 비트수는 서로 다르다. 또한, 제2 프로세서(200)가 공유 메모리 뱅크(343)를 선택하기 위해서는 뱅크 선택 어드레스와 최상 위 어드레스를 함께 인가해야 한다.
도 5는 도 4의 메모리 코어를 도 3의 3C 케이스와 같이 구성할 경우에 포트별로 다른 어드레싱 스킴을 보여주는 억세스 개념도이다. 도 5에서 6개의 메모리 뱅크들(353,352,343,342,314,316)이 보여진다. 4개의 뱅크들은 뱅크당 128Mb의 메모리 사이즈를 가지며, 2개의 뱅크들은 뱅크당 256Mb의 메모리 사이즈를 갖는다.
제1 포트를 편의상 A 포트라고 하면 A 포트를 통해서는 4개의 뱅크들(353,352,343,342)이 모두 억세스 될 수 있어야 하므로, 총 512Mb의 메모리 사이즈를 억세스할 수 있는 어드레스가 필요하다. 따라서, A 포트에서 화살 부호(AR1)까지 나타낸 억세스 구간에서는 13개의 어드레스 비트들(A0 through A12)이 사용된다. A 포트를 통한 데이터 어드레싱의 경우에 각각의 뱅크 어드레스(BA00,BA01,BA10,BA11)로써 상기 뱅크들(353,352,343,342)중 하나가 구별된다. 즉, 뱅크 어드레스 BA10이 인가되는 경우에 128 Mb의 메모리 용량을 갖는 공유 메모리 뱅크(343)가 선택된다. 또한, 최상위(most significant)로우 어드레스 비트 RA12/RA12B는 선택된 메모리 뱅크 중의 절반을 선택하기 위해 사용되고, 그 다음의 로우 어드레스 비트 RA11/RA11B는 그 선택된 절반 중에서 절반을 선택하기 위해 사용된다. 여기서, 로우 어드레스에 의해 선택되는 대상은 궁극적으로 워드라인이다. 한편, 제2 포트를 편의상 B 포트라고 하면 B 포트를 통해서는 특별한 경우까지 포함하여 모든 뱅크들(353,352,343,342,314,316)이 모두 억세스 될 수 있어야 하므로, 총 1.024 Gb의 메모리 사이즈를 억세스 할 수 있는 어드레스가 필요하다. 따라서, B 포트에서 화살 부호(AR4)까지 나타낸 억세스 구간에서는 14개의 어드레 스 비트들(A0 through A13)이 사용된다. B 포트를 통한 데이터 어드레싱의 경우에 각각의 뱅크 어드레스(BA00,BA01,BA10,BA11)와 최상위 로우 어드레스의 합성으로써 상기 뱅크들(353,352,343,342)중 하나가 구별된다. 즉, 뱅크 어드레스 BA01과 최상위 로우 어드레스 비트 RA13이 함께 인가되는 경우에 128 Mb의 메모리 용량을 갖는 공유 메모리 뱅크(342)가 선택된다. 또한, 상기 최상위 로우 어드레스 비트의 다음 로우 어드레스 비트 RA12/RA12B는 메모리 뱅크(314)를 선택하는 경우에는 메모리 뱅크(314)중의 1/4을 선택하기 위해 사용되고, 공유 메모리 뱅크(353)가 선택된 경우에는 공유 메모리 뱅크(353)중의 절반을 선택하기 위해 사용된다. 이와 같은 방식으로 RA11/RA11B, RA10/RA10B, ....,RA0/RAOB의 비트에 의해 프로세서가 억세스하고자 하는 워드라인이 선택된다. 여기서 첨두 문자 RA의 의미는 로우 어드레스를 의미한다.
상기 B 포트의 노말 억세스 구간은, 4개의 메모리 뱅크들(343,342,314,316)이 제2 프로세서에 할당되어 있기 때문에, 상기 B 포트에서 화살 부호(AR3)까지의 구간이다. 그러나, 병렬 비트 테스트 시 상기 B 포트에서 모든 메모리 뱅크들을 한꺼번에 억세스하여 테스트를 행하는 것이 유리하므로 상기 B 포트에서의 전체 억세스 구간은 상기 화살부호(AR3)에서 화살부호(AR4)가 지시하는 구간까지 확장된다. 하지만, 노말 억세스 동작에서 상기 제2 프로세서가 B 포트를 통하여 억세스할 수 있는 메모리 뱅크들은 4개의 메모리 뱅크들(343,342,314,316)임을 주목(note)하여야 한다.
상술한 바와 같이 도 5를 통하여 포트별로 다른 어드레싱 스킴(scheme)이 설 명되었다.
도 6은 2 레벨 멀티플렉싱으로써 도 5의 메모리 코어의 억세스 라우팅을 구현한 멀티포트 메모리 장치의 블록도이다. 도 6을 참조하면, 멀티포트 DRAM(300)내에서 6개의 메모리 영역들(352,353,342,343,314,316)이 메모리 셀 어레이(302)를 구성하는 것이 보여진다. 여기서, 제1a,1b 뱅크들(352,353)은 멀티플렉서(320b)와 연결된 제1 포트(30)를 통하여 제1 프로세서(100)에 의해 전용으로 억세스 되고, 제3 뱅크 및 제4 뱅크(314,316)는 멀티플렉서(322)와 연결된 제2 포트(32)를 통하여 제2 프로세서(200)에 의해 전용으로 억세스된다. 한편, 제2a,2b 뱅크(342,343)들은 서로 다른 포트인 제1,2 포트(30,32)를 통하여 상기 제1,2프로세서들(100,200) 모두에 의해 억세스 된다. 결국, 메모리 셀 어레이(302) 내에서 제2a,2b 뱅크(342,343)들은 공유 메모리 영역으로서 할당되고, 제1a,1b,3, 및 4 뱅크들(352,353,314,316)은 각기 대응되는 프로세서에 의해서만 억세스되는 전용 메모리 영역으로서 할당되었다. 도 5에서 설명된 바와 같이, 상기 6개의 메모리 뱅크들(353,352,343,342,314,316)중에서, 4개의 뱅크들(353,352,343,342)은 뱅크당 128Mb의 메모리 사이즈를 가지며, 2개의 뱅크들(314,316)은 뱅크당 256Mb의 메모리 사이즈를 가지므로, 상기 제1 포트(30)를 통해 인가되는 어드레스 비트수와 상기 제2 포트(32)를 통해 인가되는 어드레스 비트수는 서로 다르다. 도면 내에서 보여지는 멀티플렉서(320a)는 라인들(L2,L3)의 출력들 중 하나를 멀티플렉싱 하고, 멀티플렉서(320b)는 라인들(L4,L5)의 출력들과 상기 멀티플렉서(320a)의 출력 중에서 하나를 멀티플렉싱한다. 또한, 멀티플렉서(322)는 라인들(L6,L8,L9)의 출력들 중에 서 하나를 멀티플렉싱한다. 상기 멀티플렉서(320a)를 1차 멀티플렉서라고 하면, 라인들(L10,L11)을 통해 상기 제1,2 포트에 각기 대응적으로 연결된 멀티플렉서들(320b,322)은 2차 멀티플렉서라고 할 수 있다. 따라서, 메모리 뱅크의 억세스 시에 1차 및 2차에 걸친 멀티플렉싱이 구현되므로, 2 레벨(level) 멀티플렉싱이라고 편의상 명명되었다.
상기한 바와 같이 포트별 차별적 어드레싱 스킴이 구현되지만, 도 6에서와 같은 2레벨 멀티플렉싱은 칩 내에서 멀티플렉서의 개수를 증가시키므로 칩 사이즈 축소에 제한요인이 될 수 있다. 또한, 뱅크 분할에 따라 입출력 센스앰프 및 글로벌 입출력 드라이버(I/G)의 개수도 증가되며, 데이터 입출력 라인들의 버싱(busing)도 복잡한 편이다.
따라서, 도 6에서의 일부 문제들을 해결하기 위해 도 7에서와 같은 메모리 코어의 배치 및 연결구조가 강구되었다.
도 7은 1 레벨 멀티플렉싱으로써 도 5의 메모리 코어의 억세스 라우팅을 보다 콤팩트하게 구현한 멀티포트 메모리 장치의 블록도이다. 도 7을 참조하면, 도 6에서 보여지던 I/G들(331,333)이 제거됨을 알 수 있다. 또한, 1차 멀티플렉서가 제거되어 1레벨 멀티플렉싱이 구현됨을 알 수 있다.
도 7에서 공유 메모리 뱅크들(342,343)을 가로 지르는 라인들(410,420,411,421,412,422)은 각기 포트별 제2 입출력 라인을 나타낸다. 메모리 영역별 제2 입출력 라인과는 후술되는 설명에서 대조될 것이지만, 상기 포트별 제2 입출력 라인은 글로벌 입출력 라인 페어(pair)로 이루어져 있다. 상기 포트별 제2 입출력 라인(410)과 상기 포트별 제2 입출력 라인(420)은 서로 대향 배치된 I/G들(332,336)에 각기 대응적으로 연결되어 있다. 또한, 상기 포트별 제2 입출력 라인(411)과 상기 포트별 제2 입출력 라인(421)도 서로 대향 배치된 I/G들(332,336)에 각기 대응적으로 연결되어 있다. 마찬가지의 방식으로, 상기 포트별 제2 입출력 라인(412)과 상기 포트별 제2 입출력 라인(422)도 서로 대향 배치된 I/G들(332,336)에 각기 대응적으로 연결되어 있다.
상기 포트별 제2 입출력 라인들(410,420,411,421,412,422)에 마크 부호(450)로서 표시된 마크는 각기 제1 입출력 라인과의 전기적 연결점을 상징적으로 나타낸다. 즉, 임의의 제2 입출력 라인(410)은 공유 메모리 영역들(342,343)내에서 계층 구조상 하위에 있는 제1 입출력 라인과 콘택을 갖는 것이다. 도 9로 잠시 들어가면, 상기 하나의 마크 부호(450)는 접속점들(450a,450b)에 대응되는 것이다. 하나의 글로벌 입출력 라인 페어는 복수의 로컬 입출력 라인 페어와 연결된다. 도 9에서 보여지는 로컬 입출력 라인 페어(LIOi,LIOBi)는 로컬 멀티 플렉서(7-1)가 활성화되는 경우에 A 포트용 글로벌 입출력 라인 페어(410)와 연결되고, 로컬 멀티 플렉서(7-2)가 활성화되는 경우에 B 포트용 글로벌 입출력 라인 페어(420)와 연결된다. 도 9에서 보여지는 라인 부호들(410,420)을 참조하고 로컬 입출력 라인 페어(LIOi,LIOBi)와의 연결을 보면, 도 7에서 보여지는 상기 포트별 제2 입출력 라인들(410,420,411,421,412,422)의 배치구조와, 마크 부호(450)의 의미가 보다 철저히 이해될 것이다.
도 7에 대한 설명을 통하여 1 레벨 멀티플렉싱으로써 도 5의 메모리 코어의 억세스 라우팅이 보다 콤팩트하게 구현됨을 알 수 있다. 또한, 입출력 센스앰프 및 글로벌 입출력 드라이버(I/G)의 개수도 증가되지 않으며, 데이터 입출력 라인들의 버싱이 도 6의 경우에 비해 간단해짐을 알 수 있다.
도 8은 1 레벨 멀티플렉싱으로써 도 5의 메모리 코어의 억세스 라우팅을 보다 콤팩트하게 또 달리 구현한 멀티포트 메모리 장치의 블록도이다.
도 8을 참조하면, 메모리 뱅크들의 분할 및 할당 측면에서 도 7과 동일하지만, 글로벌 멀티플렉서들(470,471,480,481)이 채용되고 메모리 영역별 제2 입출력 라인들(415,425,416,426)이 배치된 구조가 특이하다. 도 8에서도 도 7과 마찬가지로 1 레벨 멀티플렉싱으로써 메모리 코어의 억세스 라우팅이 보다 콤팩트하게 구현된다.
도 8에서 공유 메모리 뱅크들(342,343)을 가로 지르는 라인들(415,425,416,426)은 각기 메모리 영역별 제2 입출력 라인을 나타낸다. 상기 메모리 영역별 제2 입출력 라인은 글로벌 입출력 라인 페어(pair)로 이루어져 있으며, 전술한 상기 포트별 제2 입출력 라인과는 상이한 구조를 갖는다. 즉, 상기 메모리 영역별 제2 입출력 라인(415)은 상기 공유 메모리 뱅크들(342,343)중 하나의 뱅크(343)의 상부에 배치될 뿐, 뱅크(343)내의 하위의 제1 입출력 라인과는 전기적 연결을 갖지 아니한다. 따라서, 상기 메모리 영역별 제2 입출력 라인(415)에는 상기 공유 메모리 뱅크들(342,343)중 뱅크(342) 내의 구간에서는 복수의 마크 부호(450)가 표시되어 있으나, 뱅크(343)내의 구간에서는 마크 부호가 나타나 있지 않다. 결국, 상기 메모리 영역별 제2 입출력 라인(415)은 상기 메모리 뱅크(342)와 연결되는 글로벌 입출력 라인 페어로써, 상기 글로벌 멀티플렉서(470,480)에 연결되기 위해 상기 뱅크(343)의 상부를 전기적 연결없이 지나며, 상기 뱅크(342)의 상부를 전기적 연결점들을 가지면서 지나간다. 도식적 이해를 위해 도 11을 잠시 참조하면, 상기 메모리 영역별 제2 입출력 라인(415)이 메모리 뱅크(342)내에서는 접속점들(450)을 가지나, 메모리 뱅크(343)내에서는 전기적 접속 없이 배치됨을 알 수 있다. 한편, 또 다른 메모리 영역별 제2 입출력 라인(425)은 메모리 뱅크(343)내에서는 접속점들(451)을 가지나, 메모리 뱅크(342)내에서는 전기적 접속 없이 배치됨을 알 수 있다.
도 8에 대한 설명을 통하여 1 레벨 멀티플렉싱으로써 도 5의 메모리 코어의 억세스 라우팅이 보다 콤팩트하게 구현됨을 알 수 있다. 또한, 입출력 센스앰프 및 글로벌 입출력 드라이버(I/G)의 개수도 증가되지 않으며, 데이터 입출력 라인들의 버싱이 도 6의 경우에 비해 간단해진다.
도 9는 도 7에 따른 멀티 포트 억세싱을 구현하기 위해 공유 메모리 영역의 메모리 셀과 접속되는 포트별 입출력 라인들의 연결관계를 보여주는 구체회로도이다.
도 9를 참조하면, 도 7의 임의의 공유 메모리 영역(342)에 속해 있는 하나의 로컬 입출력 라인 페어(LIOi,LIOBi)와 포트별 글로벌 입출력 라인 페어들(410,420)간의 연결관계가 도시의 편의상 나타나 있다. 또한, 도 4의 패쓰 콘트롤 유닛(360)의 구체가 보여지며, 워드라인과 컬럼라인의 선택에 관여하는 디코더들(74,75) 및 어드레스 멀티플렉서들(70,71)의 블록구성이 보여진다.
먼저, 도 4에서 보여지는 상기 패쓰 콘트롤 유닛(360)은 도 9에서 내부 레지스터(50),인버터(10),앤드 게이트(8,9)를 포함한다.
제1,2 프로세스들(100,200)간의 인터페이스를 제공하기 위해 인터페이스 부로서 또한, 기능하는 상기 내부 레지스터(50)는 상기 제1 및 제2 프로세서(100,200) 모두에 의해 억세스 되며, 플립플롭, 데이터 래치, 또는 SRAM 셀로 구성된다. 상기 내부 레지스터(50)는 세맵퍼(semaphore)영역(51), 제1 메일 박스 영역(mail box A to B :52), 제2 메일 박스 영역(mail box B to A:53), 체크 비트 영역(54), 및 예비 영역(55)으로 구별될 수 있다. 상기 영역들(51-55)은 상기 특정 로우 어드레스에 의해 공통적으로 인에이블 될 수 있으며, 인가되는 컬럼 어드레스에 따라 각기 개별적으로 억세스된다. 예를 들어, 상기 공유 메모리 영역(342)의 특정한 로우 영역을 가리키는 로우 어드레스가 인가될 때, 공유 메모리 영역(342) 내의 일부 로우 영역은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다.
프로세싱 시스템 개발자에게 익숙한 개념의 상기 세맵퍼 영역(51)에는 공유 메모리 뱅크(342)에 대한 억세스 권한이 라이트(Write)되고, 상기 제1,2 메일박스 영역들(52,53)에는 미리 설정된 전송방향에 따라 상대 프로세서에게 주는 메시지(권한 요청, 플래시 메모리의 논리/물리 어드레스나 데이터 사이즈 또는 데이터가 저장될 공유 메모리의 어드레스를 나타내는 전송 데이터, 또는 프리차아지 명령 등과 같은 명령어)가 쓰여질 수 있다.
도 4에서 보여지는 바와 같이, 패쓰 콘트롤 유닛(360)은, 상기 공유 메모리 영역(342)을 상기 제1 및 제2 프로세서(100,200) 중의 하나에 동작적으로 연결하는 패쓰를 제어한다. 상기 제1 포트(30)에서 패쓰 콘트롤 유닛(360)으로 연결된 신호라인(L20)은 상기 제1 프로세서(100)에서 버스(B1)를 통해 인가되는 제1 외부신호를 전달하고, 상기 제2 포트(32)에서 패쓰 콘트롤 유닛(360)으로 연결된 신호라인(L22)은 상기 제2 프로세서(200)에서 버스(B2)를 통해 인가되는 제2 외부신호를 전달하는 역할을 한다.
상기 제1,2 외부신호들에 의해 도 9에서 보여지는 상기 세맵퍼 영역(51)에는 억세스 권한이 라이트된다.
상기 세맵퍼 영역(51)을 갖는 내부 레지스터(50)를 포함하는 상기 패쓰 콘트롤 유닛(360)에 의해 출력되는 도 9에서의 패쓰 제어신호(MCON1)는 상보 패쓰 제어신호(MCON2)의 논리 출력에 비해 반대의 논리 출력을 갖는다. 예를 들어, 상기 패쓰 제어신호(MCON1)의 논리 출력이 "하이" 이면 상기 상보 패쓰 제어신호(MCON2)의 논리 출력은 "로우"이다. 이 경우에 로컬 멀티플렉서(7-1)가 인에이블 되고, 로컬 멀티 플렉서(7-2)는 디세이블 된다. 이에 따라, 로컬 입출력 라인 페어(LIOi,LIOBi)는 A 포트용 글로벌 입출력 라인 페어(GIO_A,GIOB_A ;410)와 연결되어, 리드 동작 모드에서는 로컬 입출력 라인 페어에 나타나는 데이터가 A 포트용 글로벌 입출력 라인 페어(410)에 전달되도록 한다. 한편, 이 경우에 로컬 멀티 플렉서(7-2)는 디세이블된 상태이므로, B 포트용 글로벌 입출력 라인 페어(420)에 데이터는 전달되지 못한다.
도 9에서 보여지는 메모리 블록들(10a,10b,..,10n)은 공유 메모리 영역(도 7 의 342)을 구성하며, 입출력 센스앰프 및 글로벌 입출력 드라이버들(332,336)은 서로 대칭적으로 배치된다. 임의의 메모리 블록(10a)내에서 보여지는 디램 셀(4)은 하나의 억세스 트랜지스터(AT)와 스토리지 커패시터(C)로 구성되어 단위 메모리 셀을 형성한다. 상기 디램 셀(4)은 복수의 워드라인들과 복수의 비트라인들의 교차점에 연결되어 매트릭스 형태의 뱅크 어레이를 이룬다.
도 9에서 보여지는 워드라인(WLi)은 상기 디램 셀(4)의 억세스 트랜지스터(AT)의 게이트와 로우 디코더(75)간에 배치된다. 상기 로우 디코더(75)는 로우 어드레스 멀티 플렉서(71)의 출력 로우 어드레스(SADD)에 응답하여 로우 디코딩 신호 생성하고, 이를 워드라인들(WLi,WLj,WLk) 또는 상기 내부 레지스터(50)로 제공한다. 비트라인 페어를 구성하는 비트라인(BLi)은 상기 억세스 트랜지스터(AT)의 드레인과 컬럼 선택 트랜지스터(T1)에 연결된다. 상보(컴플리멘터리)비트라인(BLBi)은 컬럼 선택 트랜지스터(T2)에 연결된다. 비트라인 센스앰프(5)는 상기 비트라인 페어(BLi,BLBi)에 연결된다. 상기 비트라인 센스앰프(BLSA)는 통상적으로 피형 모오스 트랜지스터들과 엔형 모오스 트랜지스터들로 구성되어 있다. 상기 비트라인 센스앰프(5)는 비트라인 센스앰프 구동용 트랜지스터들에 의해 구동된다. 상기 컬럼 선택 트랜지스터들(T1,T2)로 구성된 컬럼 선택 게이트(6)의 게이트는 컬럼 디코더(74)의 컬럼 디코딩 신호를 전달하는 컬럼 선택 라인(CSL)과 연결된다. 상기 컬럼 디코더(74)는 컬럼 어드레스 멀티 플렉서(70)의 선택 컬럼 어드레스(SCADD)에 응답하여 컬럼 디코딩 신호를 상기 컬럼 선택라인들(CSLi,CSLj,CSLk) 및 상기 레지스터(50)로 인가한다.
도 9에서 로컬 입출력 라인 페어(LIOi,LIOBi)는 로컬 멀티플렉서들(7-1,7-2)과 연결된다. 상기 로컬 멀티플렉서(7-1)를 트랜지스터들(T3,T4)이 상기 패쓰 제어신호(MCON1)에 의해 턴온될 때, 로컬 입출력 라인 페어(LIOi,LIOBi)는 A 포트용 글로벌 입출력 라인 페어(GIO_A,GIOB_A)에 전기적으로 연결된다. 이에 따라 데이터의 리드 동작 모드에서는 로컬 입출력 라인 페어(LIOi,LIOBi)에 나타나는 데이터가 상기 글로벌 입출력 라인 페어(GIO_A,GIOB_A)로 전달된다. 여기서, 상기 앤드 게이트(8)의 일측 입력으로 인가되는 신호(RBI)는 로우 디코더(75)의 출력에 응답하여 생성된 신호일 수 있다. 한편, 반대로 데이터의 라이트 동작 모드에서는 상기 글로벌 입출력 라인 페어(GIO_A,GIOB_A))에 인가된 라이트 데이터가 상기 로컬 입출력 라인 페어(LIOi,LIOBi)로 전달된다.
상기 패쓰 제어신호(MCON1)가 활성화 상태인 경우에, 상기 글로벌 입출력 라인 페어(GIO_A,GIOB_A)로 전달된 리드 데이터는 입출력 센스앰프 및 글로벌 입출력 라인 드라이버(332)로 전달된다. 입출력 센스앰프는, 지금까지의 데이터 경로를 통해 전달됨에 따라 레벨이 미약해진 데이터를 재차로 증폭한다. 상기 입출력 센스앰프로부터 출력된 리드 데이터는 도 7의 멀티플렉서(320)를 통해 제1 포트(30)로 전달된다. 한편, 이 경우에 패쓰 제어신호(MCON2)는 비활성화 상태이므로 상기 로컬 멀티플렉서(7-2)는 디세이블된다. 따라서, 상기 공유 메모리 영역(342)에 대한 제2 프로세서(200)의 억세스 동작은 차단된다. 한편, 이 때 제2 프로세서(200)는 제2 포트(32)를 통해 다른 메모리 뱅크들을 억세스 할 수 있다.
상기 패쓰 제어신호(MCON1)가 활성화 상태인 경우에, 제1 포트(30)를 통해 인가되는 라이트 데이터는 도 7의 멀티플렉서(320), 입출력 센스앰프 및 글로벌 입출력 라인 드라이버(332), 및 도 9의 로컬 멀티플렉서(7-1)를 차례로 거쳐서 상기 로컬 입출력 라인 페어(LIOi,LIOBi)로 전달되고, 상기 컬럼 선택신호(CSLi)가 활성화될 때 선택된 메모리 셀(4)에 저장된다. 도 7에서 보여지는 제1 포트(30)는 통상의 데이터 입출력 버퍼 및 드라이버를 포함할 수 있다.
도 9에서 보여지는 입출력 센스앰프 및 글로벌 입출력 라인 드라이버(336)는 공유 메모리 뱅크들(342,343)과 제4 뱅크(316)의 억세스 동작 시에 공유적으로 사용된다. 상기 제1,2 프로세서들(100,200)은, 억세스 동작 시에 로컬 입출력 라인 페어(LIO,LIOB)와 메모리 셀(4)간에 존재하는 회로 소자들 및 라인들을 공통으로 사용하고, 각 포트에서 상기 로컬 멀티플렉서(7-1,7-2)까지의 입출력 관련 회로 소자들 및 라인들을 독립적으로 사용함을 알 수 있다.
보다 구체적으로, 로컬 입출력 라인 페어(LIO,LIOB)와, 상기 로컬 입출력 라인 페어와는 컬럼 선택신호(CSL)에 의해 동작적으로 연결되는 비트라인 페어(BL,BLB)와, 상기 비트라인 페어(BL,BLB)에 설치되어 비트라인의 데이터를 감지 증폭하는 비트라인 센스앰프(5)와, 상기 비트라인(BL)에 억세스 트랜지스터(AT)가 연결된 메모리 셀(4)은, 각기 상기 제1,2 프로세서들(100,200)에 의해 공유됨을 알 수 있다.
도 9에서 도시된 바와 같은 세부 구성을 갖는 멀티포트 반도체 메모리 장치에 의해, 프로세서들(100,200)간의 데이터 인터페이싱 기능도 함께 달성된다. 즉, 인터페이스 부로서 기능하는 내부 레지스터(50)를 활용함으로써 상기 프로세서 들(100,200)은 공통으로 억세스 가능한 공유 메모리 영역을 통해 데이터 통신을 수행하며, 억세스 권한 이양시 프리차아지 스킵 문제도 해결할 수 있게 된다.
예를 들어, 뱅크(342)내의 2킬로 바이트(2KB)는 디세이블 영역으로 미리 설정된다. 그리고, 상기 뱅크(342)내의 임의의 1행을 인에이블 시키는 특정 로우 어드레스(1FFF800h ~ 1FFFFFFh, 2KB 사이즈 = 1 로우 사이즈)가 인가되면 상기 내부 레지스터(50)에 가변적으로 할당되도록 한다. 이에 따라, 상기 특정 로우 어드레스가 인가될 때, 상기 뱅크(342)내의 대응되는 특정 워드라인은 디세이블되며, 대신에 상기 내부 레지스터(50)가 인에이블된다.
결국, 시스템적으로는 다이렉트 어드레스 매핑 방법을 사용하여 상기 세맵퍼 영역(51)과 메일박스 영역들(52,53)이 억세스되도록 하고, 디램 내부적으로는 디세이블된 해당 어드레스로 접근하는 명령어를 해석하여 디램 내부의 레지스터로 매핑을 시킨다. 따라서, 칩셋의 메모리 콘트롤러는 이 영역을 다른 메모리의 셀과 동일한 방법으로 코멘드를 발생한다. 도 9에서, 상기 세맵퍼 영역(51), 제1 메일 박스 영역(52), 및 제2 메일 박스 영역(53)은 각기 16비트로 할당될 수 있으며, 체크 비트 영역(54)은 4비트로 할당될 수 있다.
도 10은 도 9중 어드레스 멀티플렉서의 일 구현예를 보인 구체회로도이다. 도 10에서 보여지는 어드레스 멀티플렉서는 도 9에서 보여지는 로우 어드레스 멀티플렉서(71) 또는 컬럼 어드레스 멀티 플렉서(70) 중의 하나를 예로써 보여준다. 결국, 동일한 회로소자들을 이용하여 각기 별개의 어드레스 멀티플렉서가 구현되고, 이는 입력되는 신호의 종류에 따라 로우 어드레스 멀티플렉서 또는 컬럼 어드레스 멀티플렉서로서 기능하게 된다.
컬럼 어드레스 멀티플렉서(70)는 두 포트들을 통해 두 개의 컬럼 어드레스 (A_CADD,B_CADD)를 두 입력단으로 각기 수신하고 상기 세맵퍼 영역(51)의 억세스 권한신호(SP,SPB)의 논리 상태에 따라 두 입력 중 하나를 선택하여 선택 컬럼 어드레스(SCADD)로서 출력하기 위해, 피형 및 엔형 모오스 트랜지스터들(P1-P4,N1-N4)로 이루어진 클럭드 씨모오스 인버터들과, 인버터들(INV1,INV2)로 구성된 인버터 래치(LA1)를 포함한다. 엔형 모오스 트랜지스터(N5)와 노아 게이트(NOR1)는 상기 인버터 래치(LA1)의 입력단과 접지 간에 방전경로를 형성하기 위해 마련된다. 또한, 인버터들(IN1,IN2)은 상기 억세스 권한신호(SP,SPB)의 논리 상태를 각기 반전하는 역할을 하기 위해 채용된 것이다.
예컨대, 도 10에서, 상기 억세스 권한신호(SP)가 논리 로우레벨로 인가되면, 제1 포트(30)를 통해 인가되는 컬럼 어드레스(A_CADD)가 피형 및 엔형 모오스 트랜지스터(P2,N1)로 구성된 인버터를 통해 반전되고 이는 인버터(INV1)에 의해 다시 인버팅되어 선택 컬럼 어드레스(SCADD)로서 출력된다. 한편, 이 경우에 상기 상보 억세스 권한신호(SPB)는 논리 하이레벨로 인가되기 때문에, 제2 포트(32)를 통해 인가될 수 있는 컬럼 어드레스(B_CADD)는 피형 및 엔형 모오스 트랜지스터(P4,N3)로 구성된 인버터가 비활성화 상태이므로 상기 래치(LA1)의 입력단에 제공되지 못한다. 결국, 제2 포트(32)를 통해 인가될 수 있는 컬럼 어드레스(B_CADD)는 선택 컬럼 어드레스(SCADD)로서 출력되지 못한다.
한편, 도 10에서, 상기 노아 게이트(NOR1)의 출력이 하이 레벨로 되면 상기 엔형 모오스 트랜지스터(N5)가 턴온되고 상기 래치(LA1)에 래치된 논리 레벨은 로우 레벨로 초기화된다.
도 11은 도 8에 따른 멀티 포트 억세싱을 구현하기 위해 공유 메모리 영역의 메모리 셀과 접속되는 메모리 영역별 입출력 라인들의 연결관계를 보여주는 구체회로도이다.
도 11을 참조하면, 도시의 편의상 2개의 공유 메모리 뱅크들(342,343)에 각기 하나의 로컬 입출력 라인 페어(LIOi,LIOBi)가 대표적으로 도시되어 있고, 패쓰 콘트롤 유닛(360)으로부터 출력되는 억세스 권한 신호 페어(SP,SPB)에 의해 제어되는 글로벌 멀티플렉서들(470,480)이 보여진다. 또한, 도 8에서 이미 설명된 바와 같이, 메모리 영역별 제2 입출력 라인들(415,425)이 하나의 뱅크 상부를 전기적 연결을 가짐이 없이 배치된 것을 확인 할 수 있다.
도 11의 경우에는 도 9에서 보여지는 추가되는 로컬 멀티플렉서와 앤드 게이트 및 인버터를 메모리 뱅크 내에서 구성할 필요를 배제하므로, 구성 및 회로 배치상의 이점을 제공한다.
도 11에서 보여지는 메모리 블록들(10a_L,10b_L,..,10n_L)은 공유 메모리 영역(342)을 구성하며, 메모리 블록들(10a_R,10b_R,..,10n_R)은 공유 메모리 영역(343)을 구성한다. 도 9에서와 마찬가지로, 입출력 센스앰프 및 글로벌 입출력 드라이버들(332,336)은 서로 대칭적으로 배치된다.
도 11에서는 도 9의 컬럼 디코더(74), 컬럼 어드레스 멀티 플렉서(70), 로우 디코더(75), 로우 어드레스 멀티 플렉서(71), 및 내부 레지스터(50)가 도시의 편의 상 생략되었다.
도 11에서 공유 메모리 뱅크(342)내에서 로컬 입출력 라인 페어(LIOi,LIOBi)는 로컬 멀티플렉서(7-3)와 연결되고, 공유 메모리 뱅크(343)내에서 로컬 입출력 라인 페어(LIOi,LIOBi)는 로컬 멀티플렉서(7-4)와 연결된다.
상기 로컬 멀티플렉서(7-3)내의 트랜지스터들(T3,T4)이 로컬 제어신호(RBI_1)에 의해 턴온될 때, 로컬 입출력 라인 페어(LIOi,LIOBi)는 좌측 메모리 영역용 글로벌 입출력 라인 페어(GIO_L,GIOB_L)에 전기적으로 연결된다. 이에 따라 데이터의 리드 동작 모드에서는 로컬 입출력 라인 페어(LIOi,LIOBi)에 나타나는 데이터가 상기 글로벌 입출력 라인 페어(GIO_L,GIOB_L)로 전달되어 글로벌 멀티플렉서들(470,480)에 모두 인가된다. 이 경우에 억세스 권한 신호(SP)의 논리 출력이 활성화되면 글로벌 멀티플렉서(470)는 상기 글로벌 입출력 라인 페어(GIO_L,GIOB_L)에 나타난 데이터를 라인들(L2,L3)을 통해 A 포트와 연결된 입출력 센스앰프 및 글로벌 입출력 라인 드라이버(332)로 전달한다. 이 경우에 글로벌 멀티플렉서(480)는 상보 억세스 권한 신호(SPB)에 의해 디세이블되므로 상기 좌측 메모리 영역용 글로벌 입출력 라인 페어(GIO_L,GIOB_L)에 나타난 데이터를 입출력 센스앰프 및 글로벌 입출력 라인 드라이버(336)로 전달하지 못한다. 상기 로컬 제어신호(RBI_1)는 로우 디코더(75)의 출력에 응답하여 생성된 신호일 수 있다.
한편, 데이터의 라이트 동작 모드에서는 입출력 센스앰프 및 글로벌 입출력 라인 드라이버(332)로 인가되는 데이터는 상기 글로벌 멀티플렉서(470)의 활성화시에 상기 공유 메모리 영역(342)내의 로컬 입출력 라인 페어(LIOi,LIOBi)로 제공된 다.
도 12는 도 11중 글로벌 멀티플렉서의 일 구현예를 보인 구체적 논리회로도이다.
도면을 참조하면, 인버터들(INV1,INV2), 앤드 게이트들(AND1-AND4), 및 오아 게이트들(OR1,OR2)로 이루어진 와이어링 구조가 보여진다. 상기 좌측 메모리 영역용 글로벌 입출력 라인 페어(GIO_L,GIOB_L)와 우측 메모리 영역용 글로벌 입출력 라인 페어(GIO_R,GIOB_R)에 나타나는 데이터는 상기 억세스 권한 신호(SP)의 논리 출력에 따라 멀티플렉싱 되어, 글로벌 입출력 라인 페어(GIO,GIOB)에 출력된다.
도 12에서 보여지는 글로벌 멀티플렉서는 하나의 예에 불과하며 타의 구성 및 회로소자들에 의해 변경가능함은 물론이다.
도 13은 도 4의 메모리 코어를 도 3의 3D 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도이다.
도 13의 경우에는 3개의 뱅크들이 제2 포트에 할당되므로 제2 프로세서(200)에 대하여 메모리 용량을 충분히 제공할 수 있는 구조이다. 도 13내의 제2 뱅크(352)는 공유 메모리 영역을 나타내고, 제2 입출력 라인들(410,420,421,422)에 대한 세부적 배치 구조는 전술한 도 9의 설명을 참조시 명확히 이해될 것이다.
도 14는 도 4의 메모리 코어를 도 3의 3E 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도이다.
도 14의 구조는 도 7의 구조에서 공유 메모리 영역을 4개의 뱅크들로 확장 분할한 것이다. 도 14에서 보여지는 뱅크들(342,343,344,345)을 가로 지르는 제2 입출력 라인들에 대한 세부적 배치 구조는 마찬가지로 도 9의 설명을 참조시 더욱 분명해질 것이다.
도 15는 도 4의 메모리 코어를 도 3의 3F 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도이다.
도 15의 경우에는 도 8에 비해 제1 뱅크(310)를 2배의 메모리 용량으로 배치한 것을 제외하면 도 8과 동일하다.
도 16은 도 4의 메모리 코어를 2레벨 멀티플렉싱으로써 도 3의 3G 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도이다.
도 16의 경우에는 도 7이나 도 8에서 적용된 입출력 라인 구조를 배제하고 일반적인 입출력 라인 구조로 구현한 것이다. 이에 따라, 제2 입출력 라인들(GIO)이 각각 분할된 4개의 뱅크마다 단절되어 있으며, 제2 뱅크내에서만 4개의 I/G가 필요하게 된다. 도 16에서는 공유 메모리 영역만을 4개의 뱅크들로 분할하고 통상적인 방법으로 멀티플렉서 및 입출력 라인들을 배치한 것이 특징이다.
도 17은 도 4의 메모리 코어를 1레벨 멀티플렉싱으로써 도 3의 3G 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도이다.
도 17의 경우에는 도 14와 비교할 경우에 제1 뱅크(310)를 제3 뱅크(314)나 제4 뱅크(316)와 같은 메모리 사이즈로 배치한 것이 특징이다. 또한, 도 16에 비해 입출력 라인의 배치를 콤팩트하게 하고 1 레벨 멀티플렉싱을 채용하였다. 따라서, 도 16과 같이 공유 메모리 영역을 4개의 뱅크들로 분할하면서도 회로 구성이 콤팩트한 이점이 있다.
본 발명의 실시예들에 따르면, 데이터 버싱 및 회로 구성이 보다 간단해져 칩 사이즈의 증가가 억제되고 회로 설계의 단순화가 보장됨은 물론, 각각의 포트별로 공유 메모리 영역들에 대한 억세스가 보다 원활해짐을 알 수 있다.
본 발명이 적용되는 멀티 프로세서 시스템에서 프로세서들의 개수는 3개 이상으로 확장될 수 있다. 상기 멀티 프로세서 시스템의 프로세서는 마이크로프로세서, CPU, 디지털 신호 프로세서, 마이크로 콘트롤러, 리듀스드 명령 세트 컴퓨터, 콤플렉스 명령 세트 컴퓨터, 또는 그와 유사한 것이 될 수 있다. 그러나 시스템 내의 프로세서들의 개수에 의해 본 발명의 범위가 제한되지 않음은 이해되어야 한다. 부가하면, 본 발명의 범위는 프로세서들이 동일 또는 다르게 되는 경우에 프로세서들의 어느 특별한 조합에 한정되지 않는다.
상기한 설명에서는 본 발명의 실시예들을 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 입출력 라인들의 FP이아웃 변경이나, 포트들의 개수, 전용 및 공유 메모리 뱅크들의 구성, 또는 회로 구성 및 억세스 방법을 다양하게 변형 또는 변경할 수 있음은 물론이다.
예를 들어, 1개, 2개, 또는 4개의 뱅크를 공유 메모리 영역으로서 할당하였으나, 공유 메모리 영역의 할당 개수가 증가될 수 있음은 물론이다. 또한, 전용 메 모리 영역에 대한 할당 개수도 가감될 수 있다. 또한, 2개의 프로세서를 사용하는 멀티 프로세서 시스템의 경우를 위주로 예를 들었으나, 3개 이상의 프로세서가 시스템에 채용되는 경우에 하나의 반도체 메모리 장치에 3개 이상의 포트를 설치하고 제어 권한을 갖는 프로세서가 공유 메모리 영역중의 하나를 억세스하도록 할 수 있을 것이다. 그리고, 멀티포트 반도체 메모리 장치가 디램인 경우를 예를 들었으나 여기에 한정됨이 없이 스태이틱 랜덤 억세스 메모리나 불휘발성 메모리 등에서도 본 발명의 기술적 사상의 적용이 확장가능 할 수 있을 것이다.
도 1은 컨벤셔날 기술에 따른 멀티 프로세서 시스템의 개략적 블록도
도 2는 도 1에 따른 원디램의 메모리 코어의 구성을 보여주는 블록도
도 3은 본 발명의 실시예들에 따른 메모리 용량 확장시 포트별 억세스 스킴을 다양하게 갖는 메모리 영역들의 할당구성도
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 메모리 코어와 프로세서들 간의 연결관계를 보여주는 블록 구성도
도 5는 도 4의 메모리 코어를 도 3의 3C 케이스와 같이 구성할 경우에 포트별로 다른 어드레싱 스킴을 보여주는 억세스 개념도
도 6은 2 레벨 멀티플렉싱으로써 도 5의 메모리 코어의 억세스 라우팅을 구현한 멀티포트 메모리 장치의 블록도
도 7은 1 레벨 멀티플렉싱으로써 도 5의 메모리 코어의 억세스 라우팅을 보다 콤팩트하게 구현한 멀티포트 메모리 장치의 블록도
도 8은 1 레벨 멀티플렉싱으로써 도 5의 메모리 코어의 억세스 라우팅을 보다 콤팩트하게 또 달리 구현한 멀티포트 메모리 장치의 블록도
도 9는 도 7에 따른 멀티 포트 억세싱을 구현하기 위해 공유 메모리 영역의 메모리 셀과 접속되는 포트별 입출력 라인들의 연결관계를 보여주는 구체회로도
도 10은 도 9중 어드레스 멀티플렉서의 일 구현예를 보인 구체회로도
도 11은 도 8에 따른 멀티 포트 억세싱을 구현하기 위해 공유 메모리 영역의 메모리 셀과 접속되는 영역별 입출력 라인들의 연결관계를 보여주는 구체회로도
도 12는 도 11중 글로벌 멀티플렉서의 일 구현예를 보인 구체적 논리회로도
도 13은 도 4의 메모리 코어를 도 3의 3D 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도
도 14는 도 4의 메모리 코어를 도 3의 3E 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도
도 15는 도 4의 메모리 코어를 도 3의 3F 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도
도 16은 도 4의 메모리 코어를 2레벨 멀티플렉싱으로써 도 3의 3G 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도
도 17은 도 4의 메모리 코어를 1레벨 멀티플렉싱으로써 도 3의 3G 케이스와 같이 구성할 경우에 메모리 코어의 억세스 라우팅을 보여주는 멀티포트 메모리 장치의 블록도

Claims (71)

  1. 데이터 입출력을 위해 프로세서들에 각기 대응하여 설치된 복수의 포트들과;
    상기 포트별로 각기 서로 다른 비트 수로 인가되는 어드레스에 의해 공유적으로 각기 억세스되며, 전체 메모리 셀 어레이의 일부로서 미리 설정된 메모리 덴시티를 동일하게 각기 가지는 복수의 공유 메모리 영역들과;
    상기 복수의 공유 메모리 영역들 중 선택된 하나의 공유 메모리 영역을 억세스 요구된 포트에 동작적으로 연결하기 위한 패쓰 콘트롤 유닛을 포함하는 멀티포트 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 멀티포트 반도체 메모리 장치는 상기 포트별로 뱅크당 각기 서로 다른 메모리 사이즈를 갖는 전용 메모리 영역들을 더 구비함을 특징으로 하는 멀티포트 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 포트들이 2개일 경우에 제2 포트를 통해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈는 제1 포트를 통해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈 보다 N (여기서 N은 2 이상의 자연수)배 이상임을 특징으로 하는 멀티포트 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 공유 메모리 영역들의 각 뱅크당 메모리 사이즈는 상기 제1 포트를 통해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈와 동일함을 특징으로 하는 멀티포트 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 공유 메모리 영역들을 억세스 하기 위한 어드레스가 상기 제1 포트를 통해 인가될 경우에는 상기 제2 포트를 통해 인가될 경우에 비해 어드레스를 형성하는 비트 수가 상대적으로 작은 것을 특징으로 하는 멀티포트 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 패쓰 콘트롤 유닛은 상기 포트들을 통해 공통으로 억세스 가능하며 래치타입 회로소자를 갖는 내부 레지스터를 포함하는 것을 특징으로 하는 멀티포트 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 내부 레지스터는, 제어권한 정보가 저장되는 세맵퍼 영역과, 상대 프로세서를 향한 메시지가 저장되며 상기 세맵퍼 영역과는 컬럼 어드 레스에 의해 구별적으로 억세스되는 메일박스 영역들을 포함함을 특징으로 하는 멀티포트 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 메모리 영역들을 구성하는 메모리 셀은 DRAM 셀임을 특징으로 하는 멀티포트 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 내부 레지스터는 상기 공유 메모리 영역의 특정 영역을 가리키는 특정 로우 어드레스들이 인가될 때 상기 특정 영역 대신에 억세스됨을 특징으로 하는 멀티포트 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 공유 메모리 영역들 내의 각각의 메모리 셀은 비트라인 센스앰프를 통하여 제1 입출력 라인에 연결되고, 상기 제1 입출력 라인은 선택제어신호에 따라 포트별 제2 입출력 라인에 연결되며, 상기 포트별 제2 입출력 라인은 포트별 입출력 센스앰프 및 입출력 라인 드라이버에 연결됨을 특징으로 하는 멀티포트 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제1 입출력 라인은 로컬 입출력 라인 페어이고, 상기 제2 입출력 라인은 글로벌 입출력 라인 페어임을 특징으로 하는 멀티포트 반도체 메모리 장치.
  12. 제1항에 있어서, 상기 선택제어신호는 상기 공유 메모리 영역들 각각에 대한 제어권한 및 로우 어드레스 정보를 사용하여 얻은 것을 특징으로 하는 멀티포트 반도체 메모리 장치.
  13. 제1항에 있어서, 상기 공유 메모리 영역들 내의 각각의 메모리 셀은 비트라인 센스앰프를 통하여 제1 입출력 라인에 연결되고, 상기 제1 입출력 라인은 제어신호에 따라 공유 메모리 영역별 제2 입출력 라인에 연결되며, 상기 공유 메모리 영역별 제2 입출력 라인은 멀티플렉싱 제어신호에 의해 포트별 패쓰를 제어하는 멀티플렉서를 통하여 포트별 입출력 센스앰프 및 입출력 라인 드라이버에 연결됨을 특징으로 하는 멀티포트 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 멀티플렉싱 제어신호는 상기 공유 메모리 영역들 각각에 대한 제어권한 및 로우 어드레스 정보를 사용하여 얻은 것을 특징으로 하는 멀티포트 반도체 메모리 장치.
  15. 제5항에 있어서, 상기 프로세서들 중 상기 제1 포트에 대응되어 있는 프로세서가 상기 제1 포트를 통해 128Mb 뱅크 사이즈의 메모리 영역을 억세스하기 위한 어드레스를 제공할 경우에, 상기 제2 포트에 대응되어 있는 프로세서는 상기 제2 포트를 통해 256Mb 뱅크 사이즈의 메모리 영역을 억세스하기 위한 어드레스를 제공하는 것을 특징으로 하는 멀티포트 반도체 메모리 장치.
  16. 멀티 프로세서 시스템에 있어서:
    각기 설정된 타스크를 수행하는 적어도 둘 이상의 프로세서들과;
    상기 프로세서들 중 어느 하나에 연결되어 있으며 상기 프로세서들의 부트 코드를 불휘발적으로 저장하고 있는 불휘발성 반도체 메모리와;
    상기 프로세서들에 의해 각기 다른 포트를 통해 각기 서로 다른 비트 수로 인가되는 어드레스에 의해 공유적으로 각기 억세스되며, 전체 메모리 셀 어레이의 일부로서 미리 설정된 메모리 덴시티를 동일하게 각기 가지는 복수의 공유 메모리 영역들과; 상기 복수의 공유 메모리 영역들 중 선택된 하나의 공유 메모리 영역을 억세스 요구된 포트에 동작적으로 연결하기 위한 패쓰 콘트롤 유닛을 구비하는 멀티포트 반도체 메모리 장치를 포함하는 멀티 프로세서 시스템.
  17. 제16항에 있어서, 상기 멀티포트 반도체 메모리 장치는 상기 포트별로 뱅크당 각기 서로 다른 메모리 사이즈를 갖는 전용 메모리 영역들을 더 구비함을 특징으로 하는 멀티 프로세서 시스템.
  18. 제17항에 있어서, 상기 포트들이 2개일 경우에 제2 프로세서에 의해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈는 제1 프로세서에 의해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈 보다 N (여기서 N은 상기 포트들의 개수)배 이상임을 특징으로 하는 멀티 프로세서 시스템.
  19. 제18항에 있어서, 상기 공유 메모리 영역들의 각 뱅크당 메모리 사이즈는 상기 제1 포트를 통해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈와 동일함을 특징으로 하는 멀티 프로세서 시스템.
  20. 제19항에 있어서, 상기 공유 메모리 영역들을 억세스 하기 위한 어드레스가 상기 제1 포트를 통해 인가될 경우에는 상기 제2 포트를 통해 인가될 경우에 비해 어드레스를 형성하는 비트 수가 상대적으로 작은 것을 특징으로 하는 멀티 프로세서 시스템.
  21. 제20항에 있어서, 상기 패쓰 콘트롤 유닛은 상기 포트들을 통해 공통으로 억세스 가능하며 플립플롭 회로소자를 갖는 내부 레지스터를 포함하는 것을 특징으로 하는 멀티 프로세서 시스템.
  22. 제21항에 있어서, 상기 내부 레지스터는, 제어권한 정보가 저장되는 세맵퍼 영역과, 상대 프로세서를 향한 메시지가 저장되며 상기 세맵퍼 영역과는 컬럼 어드레스에 의해 구별적으로 억세스되는 메일박스 영역들을 포함함을 특징으로 하는 멀티 프로세서 시스템.
  23. 제22항에 있어서, 상기 메모리 영역들을 구성하는 메모리 셀은 하나의 억세스 트랜지스터와 스토리지 커패시터를 가지는 DRAM 셀임을 특징으로 하는 멀티 프로세서 시스템.
  24. 제23항에 있어서, 상기 내부 레지스터는 상기 공유 메모리 영역의 디세이블 영역을 가리키는 특정 로우 어드레스들이 인가될 때 상기 디세이블 영역 대신에 억세스됨을 특징으로 하는 멀티 프로세서 시스템.
  25. 복수의 포트들;
    상기 포트들에 각기 대응적으로 적어도 하나 이상 할당된 복수의 전용 메모리 영역들;
    상기 복수의 포트들에 공통적으로 할당되며, 서로 다른 비트 수로서 상기 각각의 포트들을 통해 인가되는 어드레스에 의해 각 메모리 영역들이 선택적으로 억세스 되는 복수의 공유 메모리 영역들; 및
    상기 복수의 공유 메모리 영역들에 대한 각 억세스 패쓰가 상기 포트들 중 억세스 요구된 대응 포트로 연결되도록 하기 위한 패쓰 콘트롤 유닛을 포함하는 반도체 메모리 장치.
  26. 제25항에 있어서, 상기 공유 메모리 영역들의 각 뱅크당 메모리 사이즈는 상기 포트들 중 제1 포트를 통해 전용으로 억세스되는 전용 메모리 영역들의 뱅크당 메모리 사이즈와 동일함을 특징으로 하는 반도체 메모리 장치.
  27. 제25항에 있어서, 상기 공유 메모리 영역들 내의 각각의 메모리 셀은 비트라인 센스앰프를 통하여 제1 입출력 라인에 연결되고, 상기 제1 입출력 라인은 선택제어신호에 따라 로컬 멀티플렉싱을 선택적으로 행하는 로컬 멀티플렉서를 통하여 포트별 제2 입출력 라인에 연결되며, 상기 포트별 제2 입출력 라인은 상기 포트들에 대응적으로 구비된 포트별 입출력 센스앰프 및 입출력 라인 드라이버에 연결되는 데이터 출력 패쓰 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
  28. 제25항에 있어서, 상기 공유 메모리 영역들 내의 각각의 메모리 셀은 비트라인 센스앰프를 통하여 제1 입출력 라인에 연결되고, 상기 제1 입출력 라인은 제어신호에 따라 공유 메모리 영역별 제2 입출력 라인에 연결되며, 상기 공유 메모리 영역별 제2 입출력 라인은 멀티플렉싱 제어신호에 의해 포트별 패쓰를 제어하는 멀티플렉서를 통하여 상기 포트들에 대응적으로 구비된 포트별 입출력 센스앰프 및 입출력 라인 드라이버에 연결됨을 특징으로 하는 반도체 메모리 장치.
  29. 제28항에 있어서, 상기 멀티플렉서는 상기 포트별 입출력 센스앰프 및 입출력 라인 드라이버에 인접 배치되고 상기 공유 메모리 영역별 제2 입출력 라인에 연결되어 2페어 입력 1페어 출력 기능을 수행함을 특징으로 하는 반도체 메모리 장 치.
  30. 복수의 포트들과;
    상기 포트들에 각기 대응적으로 적어도 하나 이상 할당된 복수의 전용 메모리 영역들과, 상기 복수의 포트들에 공통적으로 할당되며 서로 다른 비트 수로서 상기 각각의 포트들을 통해 인가되는 어드레스에 의해 각 메모리 영역들이 선택적으로 억세스 되어지는 복수의 공유 메모리 영역들을 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 포트 및 셀 어레이 구조.
  31. 멀티포트 반도체 메모리 장치에 있어서:
    제1 포트;
    제2 포트;
    상기 제1 포트에 할당된 제1 전용 메모리 영역;
    상기 제2 포트에 할당된 제2 전용 메모리 영역; 및
    상기 제1,2 포트를 통해 각기 서로 다른 비트 수로서 인가되는 어드레스에 의해 공통적으로 각기 선택되는 복수의 공유 메모리 영역들을 포함하는 멀티포트 반도체 메모리 장치.
  32. 멀티포트 반도체 메모리 장치에 있어서:
    제1 포트;
    제2 포트;
    상기 제1 포트에 할당되며 제1 뱅크 사이즈를 갖는 제1 전용 메모리 영역;
    상기 제2 포트에 할당되며 상기 제1 뱅크 사이즈와 다른 제2 뱅크 사이즈를 갖는 제2 전용 메모리 영역; 및
    상기 제1,2 포트를 통해 서로 다른 비트 수로서 인가되는 제1,2 어드레스에 의해 각 공유 메모리 영역들이 구별적으로 선택되며, 상기 각 공유 메모리 영역들이 상기 제1,2 뱅크 사이즈 중 하나를 갖는 복수의 공유 메모리 영역들을 포함하는 멀티포트 반도체 메모리 장치.
  33. 제32항에 있어서, 상기 제1 포트를 통해 억세스 되는 상기 제1 전용 메모리 영역 및 상기 공유 메모리 영역의 제1 뱅크 사이즈는 상기 제2 포트를 통해 억세스 되는 상기 제2 전용 메모리 영역의 상기 제2 뱅크 사이즈에 비해 작은 것을 특징으로 하는 멀티포트 반도체 메모리 장치.
  34. 제32항에 있어서, 상기 제1 포트를 통해 억세스 되는 상기 제1 전용 메모리 영역 및 상기 공유 메모리 영역의 제1 뱅크 사이즈는 각기 2개씩의 128 Mb이고, 상기 제2 포트를 통해 억세스 되는 상기 제2 전용 메모리 영역의 상기 제2 뱅크 사이즈는 각기 256 Mb임을 특징으로 하는 멀티포트 반도체 메모리 장치.
  35. 제32항에 있어서, 상기 제1 포트를 통해 억세스 되는 상기 제1 전용 메모리 영역 및 상기 공유 메모리 영역의 제1 뱅크 사이즈는 뱅크당 128 Mb이고, 상기 제2 포트를 통해 억세스 되는 상기 제2 전용 메모리 영역의 상기 제2 뱅크 사이즈는 뱅크당 256 Mb임을 특징으로 하는 멀티포트 반도체 메모리 장치.
  36. 제35항에 있어서, 상기 제1 포트를 통해 억세스 되는 상기 제1 전용 메모리 영역의 제1 뱅크 사이즈는 뱅크당 128 Mb이고, 상기 공유 메모리 영역의 제1 뱅크 사이즈는 뱅크당 64 Mb이고, 상기 제2 포트를 통해 억세스 되는 상기 제2 전용 메모리 영역의 상기 제2 뱅크 사이즈는 뱅크당 256 Mb임을 특징으로 하는 멀티포트 반도체 메모리 장치.
  37. 제35항에 있어서, 상기 제1 포트를 통해 억세스 되는 상기 제1 전용 메모리 영역의 제1 뱅크 사이즈는 뱅크당 256 Mb이고, 상기 공유 메모리 영역의 제1 뱅크 사이즈는 뱅크당 128 Mb이고, 상기 제2 포트를 통해 억세스 되는 상기 제2 전용 메모리 영역의 상기 제2 뱅크 사이즈는 뱅크당 256 Mb임을 특징으로 하는 멀티포트 반도체 메모리 장치.
  38. 제35항에 있어서, 상기 제1 포트를 통해 억세스 되는 상기 제1 전용 메모리 영역의 제1 뱅크 사이즈는 뱅크당 256 Mb이고, 상기 공유 메모리 영역의 제1 뱅크 사이즈는 뱅크당 64 Mb이고, 상기 제2 포트를 통해 억세스 되는 상기 제2 전용 메모리 영역의 상기 제2 뱅크 사이즈는 뱅크당 256 Mb임을 특징으로 하는 멀티포트 반도체 메모리 장치.
  39. 제1 포트;
    제2 포트;
    상기 제1 포트에 할당된 제1 전용 메모리 영역;
    상기 제2 포트에 할당된 제2 전용 메모리 영역; 및
    복수의 공유 메모리 유닛들을 포함하며,
    상기 제1 포트는 상기 공유 메모리 유닛들의 각각을 명시하는 각 뱅크 어드레스를 발생하며, 상기 제2 포트는 뱅크 어드레스 및 상기 공유 메모리 유닛들의 각각을 명시하는 각 로우 어드레스를 모두 발생하는 멀티포트 메모리 장치.
  40. 제39항에 있어서, 상기 제1 포트는 뱅크당 제1 메모리 사이즈를 가리키는 제1 세트 어드레스 비트들로써 상기 제1 전용 메모리 영역과 상기 공유 메모리 유닛들을 억세스하고,
    상기 제2 포트는 뱅크당 제1 메모리 사이즈와는 다른 제2 메모리 사이즈를 가리키는 제2 세트 어드레스 비트들로써 상기 제2 전용 메모리 영역과 상기 공유 메모리 유닛들을 억세스하는 것을 특징으로 하는 멀티포트 메모리 장치.
  41. 제40항에 있어서,
    상기 제1 포트에 의해 억세스될 제1 로우를 결정하기 위한 상기 제1세트 어드레스 비트들을 디코딩하기 위한 제1 로우 디코더와;
    상기 제2 포트에 의해 억세스될 제2 로우를 결정하기 위한 상기 제2세트 어드레스 비트들을 디코딩하기 위한 제2 로우 디코더를 더 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
  42. 제39항에 있어서,
    상기 메모리 디바이스는 디램이고, 상기 공유 메모리 유닛들은 적어도 하나의 공유 메모리 뱅크로 된 공유 메모리 블록들인 것을 특징으로 하는 멀티포트 메 모리 장치.
  43. 멀티포트 메모리 소자에서 다중 공유 메모리 유닛들을 억세싱하는 방법에 있어서,
    적어도 하나의 뱅크 어드레스 비트로 된 각각의 제1 세트를 사용하여 상기 다중 공유 메모리 유닛들의 각각을 제1 포트로써 어드레싱하고,
    적어도 하나의 뱅크 어드레스 비트와 적어도 하나의 로우 어드레스 비트로 된 각각의 제2 세트를 사용하여 상기 다중 공유 메모리 유닛들의 각각을 제2 포트로써 어드레싱하는 것을 특징으로 하는 방법.
  44. 제43항에 있어서;
    상기 각각의 제1 세트는 뱅크당 제1 메모리 사이즈를 가리키고,
    상기 각각의 제2 세트는 뱅크당 상기 제1 메모리 사이즈와는 다른 뱅크당 제2 메모리 사이즈를 가리킴을 특징으로 하는 방법.
  45. 제44항에 있어서;
    상기 제1 포트에 의해 억세스될 제1 로우를 결정하기 위한 상기 제1 각 세트 를 제1 로우 디코더에 의해 디코딩하고,
    상기 제2 포트에 의해 억세스될 제2 로우를 결정하기 위한 상기 제2 각 세트를 제2 로우 디코더에 의해 디코딩하는 것을 더 포함하는 것을 특징으로 하는 방법.
  46. 제45항에 있어서;
    상기 메모리 디바이스는 디램이고, 상기 공유 메모리 유닛들은 적어도 하나의 공유 메모리 뱅크로 된 공유 메모리 블록들임을 특징으로 하는 방법.
  47. 각각의 I/O라인들의 세트와 I/O 드라이버들/센서들을 각기 가지는 복수의 공유 메모리 유닛들;
    상기 공유 메모리 유닛들에 대한 억세스를 공유하는 제1 및 제2 포트;
    상기 제1 포트에 할당된 제1 전용 메모리 영역;
    상기 제2 포트에 할당된 제2 전용 메모리 영역; 및
    포트 권한에 따라 상기 제1 및 제2 포트들에서 상기 공유 메모리 유닛들 중의 하나에까지 각각의 억세스를 라우팅하기 위한 공유 멀티플렉서; 를 구비하며
    상기 각각의 I/O라인들의 세트와 I/O 드라이버들/센서들은 상기 각 공유 메모리 유닛에 각 라우트된 억세스를 위해 사용되는 멀티포트 메모리 장치.
  48. 제47항에 있어서,
    각 어드레스에 따라 상기 제1,2 포트들의 각각에서 상기 공유 멀티플렉서와 상기 제1,2 전용 메모리 영역들 중의 각 하나 사이까지 각 억세스를 라우팅하기 위한 각각의 멀티플렉서를 더 구비함을 특징으로 하는 멀티포트 메모리 장치.
  49. 제48항에 있어서,
    상기 각각의 I/O라인들의 세트와 I/O 드라이버들/센서들은 상기 제1,2 전용 메모리 영역들에 각 라우트된 억세스를 위해 사용되는 것을 특징으로 하는 멀티포트 메모리 장치.
  50. 제49항에 있어서,
    상기 I/O라인들은 글로벌 I/O라인들이고, 상기 I/O 드라이버들은 글로벌 I/O라인 드라이버들이고, I/O센서들은 상기 글로벌 I/O 라인들에 연결된 I/O 센스 앰프들이며,
    상기 소자는 상기 공유 메모리 유닛들의 각각과 상기 전용 메모리 영역들의 각각을 위해 형성된 각각의 CSL 세트(컬럼 선택라인들)를 더 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
  51. 제49항에 있어서,
    상기 메모리 디바이스는 디램이고, 상기 공유 메모리 유닛들은 적어도 하나의 공유 메모리 뱅크로 된 공유 메모리 블록들인 것을 특징으로 하는 멀티포트 메모리 장치.
  52. 제1 포트;
    제2 포트;
    상기 제1 포트에 할당된 제1 전용 메모리 영역;
    상기 제1,2 포트들에 의해 공유된 억세스를 갖는 복수의 공유 메모리 유닛들;
    상기 제1 전용 메모리 영역을 위한 제1 I/O라인들 세트; 및
    상기 공유 메모리 유닛을 위한 제2 I/O 라인들 세트를 포함하며,
    상기 제2 세트는 상기 제1 세트보다 많은 I/O 라인들을 갖는 것을 특징으로 하는 멀티포트 메모리 장치.
  53. 제52항에 있어서,
    상기 제2 세트는 상기 제1 세트보다 N배 이상의 I/O라인들을 가지며, 상기 N 은 멀티포트 메모리 소자의 포트 수임을 특징으로 하는 멀티포트 메모리 장치.
  54. 제53항에 있어서,
    상기 제1,2 포트들에 의해 상기 공유 메모리 유닛들 각각에 대한 억세스를 라우팅하기 위한 각각의 I/O 드라이버들 및 센서들과, 포트 권한에 따라 선택된 메모리 셀로부터 상기 제1,2 포트들에 대한 선택된 I/O라인들 중의 하나로 데이터를 각기 연결하기 위한 로컬 멀티플렉서들을 더 구비함을 특징으로 하는 멀티포트 메모리 장치.
  55. 제53항에 있어서,
    상기 제2 포트에 할당된 제2 전용 메모리 영역;
    상기 제2 전용 메모리 영역에 대한 제3 I/O라인 세트;
    상기 제2 세트는 상기 제3 세트보다 많은 I/O라인들을 가지며,
    상기 공유 메모리 유닛들과 상기 제1,2 전용 메모리 영역들중의 각 하나 사이에서 상기 제1 및 제2 포트들의 각각에 대한 각 억세스를 라우팅하기 위한 각 멀티플렉서를 구비함을 특징으로 하는 멀티포트 메모리 장치.
  56. 제52항에 있어서,
    상기 제1,2 전용 메모리 영역들의 각각을 위해 형성된 각각의 I/O 드라이버들/센서들의 세트를 더 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
  57. 제52항에 있어서,
    상기 각 I/O 드라이버들/센서들의 세트는 상기 전용 메모리 영역들의 하나와 상기 공유 메모리 유닛들의 하나 사이에서 공유됨을 특징으로 하는 멀티포트 메모리 장치.
  58. 제53항에 있어서,
    상기 I/O라인들은 글로벌 I/O라인들이고, 상기 I/O 드라이버들은 글로벌 I/O라인 드라이버들이고, I/O센서들은 상기 글로벌 I/O 라인들에 연결된 I/O 센스 앰프들이며,
    상기 소자는 상기 공유 메모리 유닛들의 각각과 상기 전용 메모리 영역들의 각각을 위해 형성된 각각의 CSL 세트(컬럼 선택라인들)를 더 구비 하는 것을 특징으로 하는 멀티포트 메모리 장치.
  59. 제52항에 있어서,
    상기 제2 세트는 상기 제1 세트보다 N배 이상의 I/O라인들을 가지며, 상기 N은 공유 메모리 유닛들의 수임을 특징으로 하는 멀티포트 메모리 장치.
  60. 제58항에 있어서,
    상기 제1,2 포트들을 위해 형성된 각각의 I/O 드라이버들 및 센서들의 세트와;
    포트 권한에 따라 제2 I/O 라인들의 세트를 상기 제1,2 포트들에 대한 I/O 드라이버들의 각 세트들 중 선택된 하나에 연결하기 위한 멀티플렉서들을 더 구비함을 특징으로 하는 멀티포트 메모리 장치.
  61. 제52항에 있어서,
    상기 제2 포트에 할당된 제2 전용 메모리 영역;
    상기 제2 전용 메모리 영역에 대한 제3 I/O라인 세트;
    상기 제2 세트는 상기 제3 세트보다 많은 I/O라인들을 가지며,
    상기 공유 메모리 유닛들과 상기 제1,2 전용 메모리 영역들중의 각 하나 사이에서 상기 제1 및 제2 포트들의 각각에 대한 각 억세스를 라우팅하기 위한 각 멀티플렉서를 구비함을 특징으로 하는 멀티포트 메모리 장치.
  62. 제52항에 있어서,
    상기 제1,2 전용 메모리 영역들의 각각을 위해 형성된 각각의 I/O 드라이버들/센서들의 세트를 더 구비함을 특징으로 하는 멀티포트 메모리 장치.
  63. 제53항에 있어서,
    상기 각 I/O 드라이버들/센서들의 세트는 상기 전용 메모리 영역들의 하나와 상기 공유 메모리 유닛들의 하나 사이에서 공유됨을 특징으로 하는 멀티포트 메모리 장치.
  64. 제54항에 있어서,
    상기 I/O라인들은 글로벌 I/O라인들이고, 상기 I/O 드라이버들은 글로벌 I/O라인 드라이버들이고, I/O센서들은 상기 글로벌 I/O 라인들에 연결된 I/O 센스 앰프들이며,
    상기 소자는 상기 공유 메모리 유닛들의 각각과 상기 전용 메모리 영역들의 각각을 위해 형성된 각각의 CSL 세트(컬럼 선택라인들)를 더 구비하는 것을 특징으로 하는 멀티포트 메모리 장치.
  65. 제52항에 있어서,
    상기 메모리 디바이스는 디램이고, 상기 공유 메모리 유닛들은 적어도 하나의 공유 메모리 뱅크로 된 공유 메모리 블록들임을 특징으로 하는 멀티포트 메모리 장치.
  66. 제1 포트;
    제2 포트;
    상기 제1 포트에 할당된 제1 전용 메모리 영역;
    상기 제2 포트에 할당된 제2 전용 메모리 영역;
    글로벌 I/O라인들을 통하여 상기 제1,2 포트들에 의해 공유된 억세스를 갖는 복수의 공유 메모리 유닛들; 및
    포트 권한에 따라 글로벌 I/O라인들을 통하여 상기 공유 메모리 유닛들의 각각을 상기 제1 및 제2 포트들중 각 하나에 대하여 각각의 억세스를 라우팅하기 위한 적어도 하나의 멀티플렉서; 를 포함하는 멀티포트 메모리 장치.
  67. 제66항에 있어서,
    상기 공유 메모리 유닛들에 각각에 대한 각 글로벌 I/O 라인들의 세트;
    상기 공유 메모리 유닛들에 연결된 공유 멀티플렉서; 및
    각 억세스를 위한 어드레스에 의존하여 상기 각 전용 메모리 영역과 상기 공유 멀티플렉서 간과 상기 제1,2 포트들의 각각에 대한 각 억세스를 라우팅하기 위한 각 멀티플렉서를 구비하며;
    상기 공유 멀티플렉서는 상기 포트 권한에 의존하여 각 멀티플렉서와 상기 공유 메모리 유닛의 글로벌 I/O 라인들 사이에서 각 억세스를 라우팅 하는 것을 특징으로 하는 멀티포트 메모리 장치.
  68. 제66항에 있어서,
    CSL의 각 세트와, 글로벌 I/O 드라이버들, 및 I/O 센스앰프들은 상기 공유 메모리 유닛들의 각각을 위해 형성됨을 특징으로 하는 멀티포트 메모리 장치.
  69. 제67항에 있어서,
    상기 공유 메모리 유닛들의 데이터를 상기 제1,2 포트들에 대하여 라우트하기 위한 각 글로벌 I/O 라인들의 세트; 및
    포트 권한에 따라 상기 공유 메모리 유닛들의 데이터를 상기 제1,2 포트들에 대한 상기 글로벌 I/O라인들에 각기 연결하기 위한 로컬 멀티플렉서들을 구비함을 특징으로 하는 멀티포트 메모리 장치.
  70. 제66항에 있어서,
    상기 공유 메모리 유닛들의 각각을 위해 형성된 각 I/O 라인들의 세트;
    상기 제1,2 포트들의 각각을 위해 형성된 각 I/O 드라이버들 및 센서들;
    포트 권한에 따라 상기 I/O라인들을 상기 제1,2 포트들에 대한 각 I/O 드라이버들/센서들의 세트들 중 선택된 하나로 연결하기 위한 멀티플렉서들을 구비함을 특징으로 하는 멀티포트 메모리 장치.
  71. 제66항에 있어서,
    상기 메모리 디바이스는 디램이고, 상기 공유 메모리 유닛들은 적어도 하나의 공유 메모리 뱅크로 된 공유 메모리 블록들임을 특징으로 하는 멀티포트 메모리 장치.
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