DE60211531T2

DE60211531T2 - Mram mit mittelpunktsreferenzgenerator

Info

Publication number: DE60211531T2
Application number: DE60211531T
Authority: DE
Inventors: K. Peter Tempe NAJI
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2001-08-27
Filing date: 2002-08-02
Publication date: 2006-09-07
Anticipated expiration: 2022-08-03
Also published as: EP1423855A1; KR20040029083A; US6445612B1; WO2003019567A1; DE60211531D1; CN1550017A; JP4324642B2; ATE326756T1; JP2005501370A; KR100884497B1; CN100403445C; TWI268508B; EP1423855B1

Description

Gebiet der Erfindung
Diese Erfindung bezieht sich auf magnetoresistive Speicher und insbesondere auf Vorrichtung und ein Verfahren zum Lesen von in magnetoresistiven Speichern gespeicherten Daten.
Hintergrund der Erfindung
Dünnschicht-Magnetoresistive Random Access Memories (MRAMs) können in den verschiedensten Speicherzellausführungsformen, dazu gehört eine Zelle mit magnetischem Tunnelübergang (MTJ), hergestellt werden. Da die MTJ-Zelle in der Herstellung und Anwendung die einfachste ist, wird sie während dieser ganzen Offenbarung als das wichtigste Beispiel verwendet, wobei es sich versteht, dass die verschiedenen Konzepte auch für andere MRAM-Zellen und -Arrays gelten. Die MTJ-Zelle besteht im Wesentlichen aus einem Paar Magnetschichten mit einer dazwischen eingelegten Isolier schicht. Eine der Magnetschichten weist einen festen magnetischen Vektor auf und die andere Magnetschicht weist einen veränderbaren magnetischen Vektor auf, der entweder nach dem festen magnetischen Vektor ausgerichtet oder entgegengesetzt zu ihm ist. Wenn die magnetischen Vektoren ausgerichtet sind, beträgt der Widerstand der MTJ-Zelle, d. h. der Widerstand zum Stromfluss zwischen den Magnetschichten, ein Minimum, und wenn die magnetischen Vektoren entgegengesetzt oder schlecht ausgerichtet sind, beträgt der Widerstand der MTJ-Zelle ein Maximum.
In der MTJ-Zelle werden Daten gespeichert, indem ein Magnetfeld an die MTJ-Zelle angelegt wird, das so gerichtet ist, dass der veränderbare magnetische Vektor in eine ausgewählte Orientierung verschoben wird. Gewöhnlich kann die ausgerichtete Orientierung eine Logik 1 oder 0 benannt werden und die schlecht ausgerichtete Orientierung ist das Gegenteil, d. h. eine Logik 0 oder 1. Gespeicherte Daten werden gelesen oder erfasst, indem durch die MTJ-Zelle ein Strom von einer Magnetschicht zur anderen geführt wird. Die Menge an Strom, die durch die MTJ-Zelle fließt, oder der Spannungsabfall über die MTJ-Zelle variiert gemäß der Orientierung des veränderbaren magnetischen Vektors. Zusätzliche Information über die Herstellung und den Betrieb von MTJ-Speicherzellen kann man in dem Patent Nummer 5,702,831 mit dem Titel "Multi-Layer Magnetic Tunneling Junction Memory Cells" finden, das am 31. März 1998 erteilt wurde und hier durch Literaturhinweis eingefügt ist.
In einigen Schaltungen auf dem Stand der Technik wird ein Lesen von in MTJ-Zellen gespeicherten Daten ausgeführt, indem ein Strom durch eine Serienschaltung umfassend einen Lastwiderstand und die MTJ-Zelle geführt wird. Der durch die MTJ-Zelle fließende Strom wird durch einen Transistor mit einer Vorspannung auf dem Gate gesteuert, und an einem Übergang zwischen dem Lastwiderstand und dem Stromsteuertransistor wird eine Ausgangsspannung erhalten. Ferner werden eine Bitleitung und eine Datenleitung für die MTJ-Zelle (und andere MTJ-Zellen in dem Array) durch den Transistor auf eine gewünschte Spannung geklemmt. Wenn Daten auf diese Art gelesen werden, gibt es mehrere größere Probleme einschließlich der Tatsache, dass der Lastwiderstand viel größer sein muss als der Widerstand der MTJ-Zelle, was einen Betrieb bei geringen Speisespannungen sehr schwierig macht. Außerdem hängt der Betrieb der Schaltung von der durch den Transistor und die Vorspannung zur Verfügung gestellten Klemmspannung ab. Die Klemmspannung ist jedoch eine Funktion des Widerstands der MTJ-Zelle, der Vorspannung und des Lastwiderstands, von denen jedes oder alle mit einem bestimmten Leseprozess, Schwankungen in der Speisespannung, Änderungen in der Temperatur, Änderungen in dem Widerstand der MTJ-Zelle usw. variieren können. Ferner erfordern der große Lastwiderstand und die anderen Komponenten in dieser Schaltung auf dem Stand der Technik große Chipbereiche, wodurch die Herstellung von Speicherarrays hoher Dichte verhindert wird. Außerdem ist auf Grund der Gegenwart des Lastwiderstands die Eingangsimpedanz hoch.
In dem U.S.-Patent Nummer 6,205,073 mit dem Titel "Current Conveyor and Method for Readout of MTJ Memories" wurden einige dieser Probleme überwunden. In dem Patent 073 wurden überall in einem MTJ-Array Referenzspalten eingestreut oder verteilt. Jede Referenzspalte führt einen "Mittelpunkt"strom, der erzeugt wird, indem die Referenzspalte so an eine Referenzvorspannung geklemmt wird, dass sich durch die Referenzspalte fließender Strom an einem Punkt zwischen Minimal- und Maximalströmen, die durch eine Zielspalte fließen, befindet. Die Funktion zum Erzeugen der Referenzvorspannung wird durch zwei MTJs und lineare CMOS-Schaltungseinrichtungen ausgeführt. Auch wenn dieser Ansatz zuverlässig ist, könnte er unter CMOS-Schaltungseinrichtungsvarianten leiden und darunter, dass MTJs in Referenzvorspannungsgeneratoren nicht in der Lage sind, MTJs in Ziel- und Referenzspalten genau zu verfolgen, da der Referenzvorspannungsgenerator anderswo auf einem Chip angeordnet sein könnte.
Die US 6,256,247 offenbart ein Speicherzellelement in einem resistiven Cross Point Speicherzellarray, wo der Widerstand des Elements durch eine Leseschaltung enthaltend einen Differentialverstärker, einen ersten Direktinjektionsvorverstärker und einen zweiten Direktinjektionsvorverstärker, gelesen wird.
Die US 6,185,143 offenbart ein MRAM-Element, wo der Widerstand des Elements durch eine Leseschaltung gelesen wird, die einen differenziellen Leseverstärker enthält, wobei ein erster Strommodusvorverstärker mit einem Referenzknoten des differenziellen Leseverstärkers gekoppelt ist.
Die EP 1,168,355 offenbart ein MRAM-Element, das ein Array von Speicherzellen enthält, wobei das Element Referenzsignale erzeugt, die verwendet werden können, um die Widerstandszustände jeder Speicherzelle zu ermitteln.
Demgemäß ist es höchst wünschenswert, Vorrichtung und ein Verfahren zum Erzeugen von Mittelpunkten (z. B. Widerstand, Strom und/oder Spannung) zum Lesen oder Erfassen von MTJ-Speicherzellen zur Verfügung zu stellen, die diese Probleme überwinden.
Zusammenfassung der Erfindung
Die magnetoresistive RAM-Architektur der Erfindung wird durch Anspruch 1 definiert.
Kurze Beschreibung der Zeichnungen
Es wird auf die Zeichnungen Bezug genommen:
1 ist ein vereinfachtes schematisches Diagramm einer Leseschaltung mit einer Referenzspalte, enthaltend magnetoresistive Mittelpunkt-Generatorzellen, eingebettet in einen einzelnen Datenblock gemäß der vorliegenden Erfindung;
2 ist ein vereinfachtes schematisches Diagramm, das den Betrieb eines Mittelpunktgenerators darstellt;
3 ist ein schematisches Diagramm von Datenspeicherzellen in Verbindung mit einer Mittelpunkt-Generatorzelle, das einen Stromfluss während eines Lesevorgangs darstellt;
4 ist ein vereinfachtes schematisches Diagramm einer Leseschaltung mit einer Referenzspalte, enthaltend magnetoresistive Mittelpunkt-Generatorzellen, angeordnet zwischen mehreren Datenblöcken gemäß der vorliegenden Erfindung;
5 ist ein vereinfachtes schematisches Diagramm einer Ausführungsform eines MRAM-Arrays in einer Parallel-Parallel-Architektur mit in einen einzelnen Datenblock eingebetteten Mittelpunkt-Generatorzellen gemäß der vorliegenden Erfindung;
6 ist ein vereinfachtes schematisches Diagramm einer Ausführungsform einer Mittelpunkt-Generatorzelle;
7 ist ein vereinfachtes schematisches Diagramm einer weiteren Ausführungsform einer Mittelpunkt-Generatorzelle;
8 ist eine vereinfachte isometrische Ansicht der Mittelpunkt-Generatorzelle von 7;
9 ist ein vereinfachtes schematisches Diagramm einer Ausführungsform eines MRAM-Arrays in einer Parallel-Parallel-Architektur ohne Segment-Auswahl-Transistoren und mit Mittelpunktgeneratorzellen eingebettet in einen einzelnen Datenblock gemäß der vorliegenden Erfindung;
10 ist eine vereinfachte Querschnittsansicht einer Spalte von Datenzellen in der Architektur von 9;
11 ist ein vereinfachtes schematisches Diagramm einer Ausführungsform eines MRAM-Arrays in einer Seriell-Parallel-Architektur mit einer eingebetteten Referenzleitung enthaltend Mittelpunkt-Generatorzellen gemäß der vorliegenden Erfindung;
12 ist eine vereinfachte Querschnittsansicht einer Spalte von Datenzellen in der Architektur von 11;
13 ist ein vereinfachtes schematisches Diagramm einer weiteren Ausführungsform einer Mittelpunkt-Generatorzelle; und
14 ist eine vereinfachte isometrische Ansicht der Mittelpunkt-Generatorzelle von 13.
Beschreibung einer bevorzugten Ausführungsform
Wendet man sich nun 1 zu, erkennt man, dass ein vereinfachtes schematisches Diagramm einer Leseschaltung und Referenzspalte, die magnetoresistive Mittelpunktgeneratoren gemäß der vorliegenden Erfindung enthält, dargestellt wird. In dieser spezifischen Ausführungsform ist eine Referenzspalte 41 in eine Mehrzahl von Datenspalten, jede 40 benannt, eingebettet, wobei ein einzelner Datenblock gebildet wird. Jede Datenspalte 40 enthält eine Bitleitung 42, die Paare von nicht flüchtigen magnetoresistiven Speicherelementen 44 und 45 und 46 und 47 aufweist, die damit durch Steuer- oder Aktivierungstransistoren 48 beziehungsweise bis einschließlich 51 verbunden sind. In dieser bevorzugten Ausführungsform sind die Elemente 44 bis einschließlich 47 magnetische Tunnelübergangsspeicherzellen, die als Widerstände repräsentiert werden. Jedes Element 44 bis einschließlich 47 ist auf eine in der Technik wohl bekannte Art und Weise auf entweder einen Rmax- oder einen Rmin-Zustand programmierbar, um als ein Speicher zum Speichern von Information zu arbeiten. Die Bitleitung 42 ist durch einen Spalten-Auswahl-Transistor (oder Schalter) 52 mit einem Eingang einer Leseschaltung verbunden, die gewöhnlich eine Stromzufuhrschaltung 55 enthält, deren Ausgänge mit einem Differentialverstärker verbunden sind.
Die Stromzufuhrschaltung 55 enthält einzelne Komponenten, die vorzugsweise eine sehr geringe Eingangsimpedanz aufweisen, wobei die Bitleitungen 42 von jeder hohen Ausgangsimpedanz von Stromquellen isoliert werden. Die geringe Eingangsimpedanz kombiniert mit dem Klemmen der Bitleitungen 42 auf V_bias begrenzt den Spannungshub der Bitleitungen 42, um ein Hochgeschwindigkeitslesen für MTJ-Arrays sehr hoher Dichte zu erreichen. In dieser bevorzugten Ausführungsform stellt die Stromzufuhrschaltung 55 eine konstante Vorspannung über die Bitleitungen 42 zur Verfügung und hält sie ohne Rücksicht auf Betriebstemperaturen, Änderungen in der Speisespannung und Prozessbedingungen aufrecht. Außerdem stellt die Stromzufuhrschaltung 55 einen geringen Hub in der Spannung auf den Bitleitungen 42 zur Verfügung, um einen Hochgeschwindigkeitsbetrieb zu gewährleisten. Zusätzliche Information über den Betrieb, die Konstruktion und unterschiedliche Ausführungsformen einiger Stromzufuhren, die in der Stromzufuhrschaltung 55 verwendet werden können, ist in dem hier durch Literaturhinweis eingefügten U.S.-Patent Nummer 6,205,073 mit dem Titel "Current Conveyor and Method for Readout of MTJ Memories" erhältlich. Natürlich versteht es sich, dass jegliche Stromzufuhrschaltung, die die Funktionen der vorliegenden Erfindung ausführt, verwendet werden kann. Es versteht sich außerdem, dass der Begriff "Stromzufuhr" jegliche andere Vorrichtung, die die beschriebenen Funktionen ausführt, z. B. Stromsensoren, Stromleseverstärker, Vorverstärker usw., enthalten soll.
Die Referenzspalte 41 enthält zwei Mittelpunkt-Generatorzellen 58 und 59, die mit einer Referenzbitleitung 60 gekoppelt sind. Die Referenzbitleitung 60 ist durch einen Spalten-Auswahl-Transistor (oder Schalter) 62 mit einem zweiten Eingang der Stromzufuhrschaltung 55 gekoppelt. Die Mittelpunkt-Generatorzelle 58 enthält eine Mehrzahl nicht flüchtiger magnetoresistiver Elemente 64 bis einschließlich 67, wobei jedes einen Rmax-Zustand und einen Rmin-Zustand aufweist und jedes entweder auf Rmax oder Rmin gesetzt ist. In dieser Ausführungsform sind die magnetoresistiven Elemente 64 und 66 auf Rmax gesetzt und die magnetoresistiven Elemente 65 und 67 sind auf Rmin gesetzt. Weiterhin sind die magnetoresistiven Elemente 64 und 65 in einer ersten Serienschaltung zwischen den Eingangsanschluss (Bitleitung 60) und den Ausgangsanschluss (Leitung 63) der Zelle 58 geschaltet und die magnetoresistiven Elemente 66 und 67 sind in einer zweiten Serienschaltung zwischen den Eingangsanschluss (Bitleitung 60) und den Ausgangsanschluss (Leitung 63) der Zelle 58 geschaltet. Die magnetoresistiven Elemente 64 bis einschließlich 67 sind miteinander verbunden, um einen Gesamtwiderstand eines Mittelpunktwiderstands zwischen Rmax und Rmin zur Verfügung zu stellen. Ähnlich enthält die Mittelpunkt-Generatorzelle 59 eine Mehrzahl (in dieser Ausführungsform vier) nicht flüchtiger magnetoresistiver Elemente, die miteinander verbunden sind, um einen Gesamtwiderstand eines Mittelpunktwiderstands zwischen Rmax und Rmin zur Verfügung zu stellen. Zwei Steuertransistoren 68 und 69 sind verbunden, um einen Stromfluss durch die Zelle 58 zu leiten, wie bald beschrieben wird.
Bezieht man sich zusätzlich auf 2, erkennt man, dass ein vereinfachtes schematisches Diagramm zur Verfügung gestellt wird, um den Betrieb eines Mittelpunktgenerators 70 darzustellen. Ein Mittelpunktwiderstand in der Mitte befindlich oder auf halbem Weg zwischen Rmin und Rmax wird Rmid benannt. Die folgende Gleichung beschreibt das Verhältnis von Rmid zu Rmin und Rmax: Rmid = (Rmax – Rmin)/2 + Rmin Rmid = ΔR/2 + Rmin (1)wobei ΔR = Rmax – Rmin
Die Gleichung (1) wird durch eine serielle/parallele Kombination der magnetoresistiven Elemente wie in 2 dargestellt implementiert. Die magnetoresistiven Elemente können auf diese Art und Weise kombiniert werden, weil es sich bei ihnen in erster Ordnung um lineare Elemente handelt und sie deshalb als gewöhnliche passive lineare Widerstände betrachtet werden können. In diesem vereinfachten Beispiel enthält der Mittelpunktgenerator 70 einen Eingangsanschluss 71 und einen Ausgangsanschluss 72. Eine Serienschaltung 74 enthält ein magnetoresistives Element 75 mit einem Widerstand gleich Rmax, das in Serie zu einem magnetoresistiven Element 76 mit einem Widerstand gleich Rmin geschaltet ist, in Serie zwischen den Eingangsanschluss 71 und den Ausgangsanschluss 72 geschaltet. Eine weitere Serienschaltung 77 enthält ein magnetoresistives Element 78 mit einem Widerstand gleich Rmax, das in Serie zu einem magnetoresistiven Element 79 mit einem Widerstand gleich Rmin geschaltet ist, in Serie geschaltet zwischen den Eingangsanschluss 71 und den Ausgangsanschluss 72. Die Serienschaltung 74 ist auch parallel zu der Serienschaltung 77 geschaltet, um die serielle/parallele Kombination zu bilden.
Die serielle/parallele Kombination von Widerständen des Generators 70 wird wie folgt kombiniert: Rmid = (Rmax + Rmin) || (Rmax + Rmin) = RAB wobei R_AB der Gesamtwiderstand zwischen dem Eingangsanschluss 71 und dem Ausgangsanschluss 72 ist. RAB = (Rmax + Rmin)2/2(Rmax + Rmin) = (Rmax + Rmin)/2 = (ΔR + Rmin + Rmin)/2 RAB = ΔR/2 + Rmin (2)
Man kann erkennen, dass die Gleichung (2) der Gleichung (1) entspricht, d. h. R_AB ist gleich Rmid, und der Generator 70 erfolgreich den Mittelpunkt Rmid erzeugt.
Gewöhnlich sind magnetoresistive Elemente nicht flüchtige Speicherelemente, die in einen Rmax- oder einen Rmin-Zustand programmiert werden können, wobei Rmin ein minimaler resistiver Wert entsprechend parallelen Zuständen von Magnetisierung ist und Rmax ein maximaler resistiver Wert entsprechend antiparallelen Zuständen von Magnetisierung ist. Weiterhin befinden sich magnetoresistive Elemente im Allgemeinen zunächst in dem Rmin-Zustand und müssen vor der Erzeugung von Rmid in den Rmax-Zustand programmiert werden. Diese Programmierung kann als ein einmaliger Aufwand durchgeführt werden und danach wird Rmax ohne jegliche Erfordernis einer Neuprogrammierung automatisch erzeugt, da die magnetoresistiven Elemente ihren Magnetisierungszustand in einer nicht flüchtigen Art und Weise halten.
Bezieht man sich zusätzlich auf 3, erkennt man, dass ein schematisches Diagramm eines Paars aus Datenspeicherzellen (wobei eine Zelle das magnetoresistive Element 44 und den Steuertransistor 48 enthält und eine weitere Zelle das magnetoresistive Element 45 und den Steuertransistor 49 enthält) in Verbindung mit der Mittelpunkt-Generatorzelle 58 dargestellt wird, um den Stromfluss wäh rend eines Lesevorgangs darzustellen. In dem Lesevorgang für die erste Speicherzelle (magnetoresistives Element 44 und Steuertransistor 48) wird eine Wortleitung WL₀ auf eine Logik eins gehoben, während eine Wortleitung WL₁ auf einer Logik null bleibt. Die Logik eins an WL₀ führt dazu, dass der Steuertransistor 48 leitet, so dass ein Datenstrom I in der Bitleitung 42 durch das magnetoresistive Element 44 und den Steuertransistor 48 zu einer Rück- oder Masseleitung GL fließt.
Gleichzeitig wird ein Steuertransistor 68, der zwischen ein magnetoresistives Element 65 der Mittelpunkt-Generatorzelle 58 und die Masseleitung GL geschaltet ist, durch die Logik eins an WL₀ eingeschaltet, während ein zweiter Steuertransistor 69, der zwischen ein magnetoresistives Element 67 der Mittelpunkt-Generatorzelle 58 und die Masseleitung GL geschaltet ist, auf Grund der Logik null an WL₁ aus bleibt. Ein in der Referenzbitleitung 60 fließender Referenzstrom (I_ref) teilt sich an der Mittelpunkt-Generatorzelle 58, wobei eine Hälfte des Stroms durch die magnetoresistiven Elemente 66 und 67 fließt und die andere Hälfte des Stroms durch die magnetoresistiven Elemente 64 und 65 fließt. Zwischen den magnetoresistiven Elementen 65 und 67 wird eine direkte Verbindung zur Verfügung gestellt, so dass diejenige Hälfte des Stroms, die durch die magnetoresistiven Elemente 66 und 67 fließt, durch die direkte Verbindung zu dem oberen Anschluss des Steuertransistors 68 fließt, wo sie sich mit derjenigen Hälfte des Stroms, die durch die magnetoresistiven Elemente 64 und 65 fließt, vereinigt. Der ganze Referenzstrom (I_ref) fließt dann durch den Steuertransistor 68 zur Masseleitung GL. Man wird erkennen, dass ein ähnlicher Stromfluss (aber in einer entgegen gesetzten Richtung durch die direkte Verbindung) stattfindet, wenn eine Logik eins angewendet wird, um die in der anderen Speicherzelle (magnetoresistivem Element 45 und Steuertransistor 49) gespeicherte Information zu lesen. Somit fließt der Referenzstrom (I_ref) in Mittelpunkt-Generatorzelle 58, um eine Mittelpunktspannung V_dataref zu erzeugen, die als eine Referenzspannung für alle Arten von Leseverstärkern, z. B. zur Verwendung in der Stromzufuhr 55 zur Erzeugung von V_ref, fungiert.
Bezieht man sich zusätzlich auf 4, erkennt man, dass ein vereinfachtes schematisches Diagramm einer Leseschaltung mit einer magnetoresistive Mittelpunkt-Generatorzellen enthaltenden Referenzspalte, die gemäß der vorliegenden Erfindung zwischen mehreren Datenblöcken angeordnet ist, dargestellt wird. Die Schaltung von 4 enthält einen Datenblock 80 und einen Datenblock 81 mit einer dazwischen angeordneten Referenzspalte 82. Die Datenblöcke 80 und 81 sind ähnlich und werden in dieser vereinfachten Form als ein 4-Bit mal 4-Bit Block dargestellt, doch versteht es sich, dass jedwede geeignete Größe verwendet werden könnte. Wie in Verbindung mit der Ausführungsform von 1 beschrieben, enthält der Datenblock 80 vier Bitleitungen 83, wobei jede durch einen Spalten-Auswahl-Transistor 84 mit einer Stromzufuhrschaltung 85 verbunden ist. Ebenso enthält der Datenblock 81 vier Bitleitungen 86, wobei jede durch einen Spalten-Auswahl-Transistor 87 mit einer Stromzufuhrschaltung 88 verbunden ist. Die Referenzspalte 82 ist der Referenzspalte 41 von 1 ähnlich und funktioniert auf eine ähnliche Art und Weise. Ein Unterschied bei dieser Ausführungsform besteht darin, dass die Referenzspalte 82 ihrer eigenen Stromzufuhrschaltung 89 ein Referenzsignal liefert. Die Ausgangssignale der Stromzufuhrschaltungen 85 und 89 werden in einem Komparator 90 verglichen, um ein Ausgangssignal von dem Datenblock 80 zur Verfügung zu stellen. Die Ausgangssignale der Stromzufuhrschaltungen 88 und 89 werden in einem Komparator 91 verglichen, um ein Ausgangssignal von dem Datenblock 81 zur Verfügung zu stellen. Auf diese Weise kann eine einzelne Referenzspalte, die eine oder mehrere Mittelpunkt-Generatorzellen umfasst, in Verbindung mit einer Mehrzahl von Datenblöcken verwendet werden oder eine Referenzspalte kann wie in Verbindung mit 1 beschrieben in jeden Datenblock eingebettet werden.
Wendet man sich nun 5 zu, erkennt man, dass eine weitere Ausführungsform einer magnetoresistiven RAM-Architektur, die eingestreute Mittelpunkt-Generatoren gemäß der vorliegenden Erfindung umfasst, dargestellt wird. Die in 5 dargestellte Speicherarchitektur wird als Parallel-Parallel-Speicherarchitektur bezeichnet und dieser Speicher wird allgemein 100 benannt. Der Speicher 100 enthält eine in eine Mehrzahl von Datenspalten, jede 102 benannt, eingebettete Referenzspalte 101, wobei ein einzelner Datenblock gebildet wird. Jede Datenspalte 102 enthält eine globale Bitleitung 103 und eine lokale Bitleitung 104, wobei die lokalen Bitleitungen 104 durch einen Segment-Auswahl-Transistor 105 an die zugeordneten globalen Bitleitungen 103 gekoppelt sind. Nicht flüchtige magnetoresistive Speicherelemente 106, 107, 108 und 109 weisen jedes eine Seite auf, die mit einer zugeordneten lokalen Bitleitung 104 verbunden ist, wobei die andere Seite durch Steuer- oder Aktivierungstransistoren 112 beziehungsweise bis einschließlich 115 mit einer Masseleitung GL verbunden ist.
In dieser bevorzugten Ausführungsform sind die Elemente 106 bis einschließlich 109 als Widerstände repräsentierte magnetische Tunnelübergangsspeicherzellen. Jedes Element 106 bis einschließlich 109 ist auf eine in der Technik wohl bekannte Art und Weise auf entweder einen Rmax- oder einen Rmin-Zustand programmierbar, um als ein Speicher zum Speichern von Information zu arbeiten. Jede globale Bitleitung 103 ist durch einen Spalten-Auswahl-Transistor (oder Schalter) 117 mit einem Eingang einer Stromzufuhrschaltung 118 verbunden, deren Ausgänge mit einem Differentialverstärker 119 verbunden sind. Zusätzliche Information und Ausführungsformen einer Parallel-Parallel-Architektur werden in einer gleichzeitig anhängigen U.S.-Patentanmeldung mit dem Titel "MTJ MRAM Parallel-Parallel Architecture", Aktenzeichen 09/649,562, eingereicht am 28. August 2000, offenbart, die demselben Rechtsnachfolger übertragen und mit dem Dokument US 6,272,041 als ein Patent bekannt gemacht ist.
Die Referenzspalte 101 enthält zwei Mittelpunkt-Generatorzellen 120 und 121, die an eine lokale Referenzbitleitung 122 gekoppelt sind. Ferner ist die lokale Bitleitung 122 durch einen Segment-Auswahl-Transistor 124 an eine globale Referenzbitleitung 123 gekoppelt. Die globale Referenzbitleitung 123 ist durch einen Spalten-Auswahl-Transistor (oder Schalter) 127 mit einem zweiten Eingang der Stromzufuhrschaltung 118 verbunden. In dieser Ausführungsform enthält die Mittelpunkt-Generatorzelle 120 eine Mehrzahl nicht flüchtiger magnetoresistiver Elemente 128 bis einschließlich 131, wobei jedes einen Rmax-Zustand und einen Rmin-Zustand aufweist und jedes entweder auf Rmax oder Rmin gesetzt ist. Die magnetoresistiven Elemente 128 bis einschließlich 131 sind miteinander verbunden, um einen Gesamtwiderstand eines Mittelpunktwiderstands zwischen Rmax und Rmin, üblicherweise wie mit Bezug auf 1 beschrieben wird, zur Verfügung zu stellen. Ebenso enthält die Mittelpunkt-Generatorzelle 121 eine Mehrzahl (in dieser Ausführungsform vier) nicht flüchtiger magnetoresistiver Elemente, die miteinander verbunden sind, um einen Gesamtwiderstand eines Mittelpunktwiderstands zwischen Rmax und Rmin zur Verfügung zu stellen.
Bezieht man sich zusätzlich auf 6, erkennt man, dass die Mittelpunkt-Generatorzelle 120 individuell dargestellt wird, um die Modifikationen in den folgenden Schaltungen besser darzulegen. Weiterhin werden bei der tatsächlichen Konstruktion die magnetoresistiven Elemente 128 bis einschließlich 131 gewöhnlich als Stapel oder gestapelte Schichten aus Material, die auf einer tragenden Oberfläche (z. B. einem Halbleitersubstrat oder desgleichen) angeordnet werden, hergestellt. In 6 ist der Boden jedes Stapels, der ein magnetoresistives Element bildet, mit einem B gekennzeichnet und die Spitze des Stapels ist mit einem T gekennzeichnet. Hier kann erwähnt werden, dass ein Paar aus Steuertransistoren 132 und 133 umfasst wird, um die Richtung eines Stromflusses durch die Mittelpunkt-Generatorzelle 120 gemäß der zugeordneten Datenzelle, die gelesen wird, zu steuern (zur vollständigen Erläuterung siehe 3). Die Steuertransistoren werden gewöhnlich in dem Halbleitersubstrat gebildet, aber in dieser Ausführungsform wird ein Stromanschluss jedes Steuertransistors 132 und 133 mit der obersten Schicht der magnetoresistiven Elemente 128 beziehungsweise 129 verbunden.
Um die Verbindungen und Komponenten in der in 6 dargestellten Mittelpunkt-Generatorzelle zu reduzieren, kann eine in 7 dargestellte weitere Ausführungsform verwendet werden. Die Mittelpunkt-Generatorzelle, allgemein 140 benannt, enthält vier magnetoresistive Elemente 141 bis einschließlich 144, wobei die Spitze und der Boden der Stapel B und T benannt werden. In dieser Ausführungsform sind die Böden der Elemente 141 und 143 miteinander verbunden und die Böden der Elemente 142 und 144 sind miteinander verbunden. Auch die Spitzen der Elemente 141 und 142 sind miteinander verbunden und die Spitzen der Elemente 143 und 144 sind miteinander verbunden. Eine vereinfachte isometrische Ansicht, die die physikalische Anordnung der magnetoresistiven Elemente 141 bis einschließlich 144 allgemein darstellt, wird in 8 dargestellt. Man kann leicht erkennen, dass die Verbindungen und folglich die Herstellung der magnetoresistiven Elemente 141 bis einschließlich 144 durch diese Anordnung sehr vereinfacht wird.
Die Böden der Elemente 142 und 144 sind mit einer Masseleitung GL verbunden. Der Boden des Elements 141 ist durch einen Steuertransistor 147 mit einer lokalen Bitleitung 145 verbunden und der Boden des Elements 143 ist durch einen Steuertransistor 148 mit der lokalen Bitleitung 145 verbunden. Da die Steuertransistoren gewöhnlich in dem Halbleitersubstrat (an den Böden der Stapel) gebildet werden, ist es sehr einfach, diese Verbindung in die tatsächliche Struktur zu integrieren. Man kann weiterhin erkennen, dass, wenn entweder der Steuertransistor 147 oder der Steuertransistor 148 aktiviert wird, die magnetoresistiven Elemente 141 bis einschließlich 144 die vorher beschriebenen parallelen Schaltungen zur Erzeugung des erwünschten Mittelpunkts an der lokalen Bitleitung 145 bilden. Bezieht man sich zusätzlich auf 9, erkennt man, dass ein ver einfachtes schematisches Diagramm eines Parallel-Parallel-Speichers 150 dargestellt wird. Der Speicher 150 ist dem Speicher 100 von 5 generell ähnlich, außer dass die Segment-Auswahl-Transistoren 105 eliminiert worden sind – mit der daraus folgenden Eliminierung der separaten lokalen Bitleitungen 104 und der Verbindung der Steuertransistoren 112 zwischen globalen Bitleitungen und MTJ-Speicherzellen. Ferner enthält eine Referenzspalte 151 zwei Mittelpunkt-Generatorzellen 152 und 153, von denen jede der Mittelpunkt-Generatorzelle 140 von 7 ähnlich ist. Man kann hier erkennen, dass die magnetoresistiven Elemente und die Steuertransistoren in einem regelmäßigen Muster angeordnet sind, so dass die Herstellung dieser Ausführungsform sehr vereinfacht wird. Bezieht man sich zusätzlich auf 10, erkennt man, dass eine vereinfachte Schnittansicht die physikalische Anordnung von magnetoresistiven Datenelementen und Steuertransistoren in einer Spalte aus Datenelementen darstellt, wobei der Segment-Auswahl-Transistor eliminiert wurde. Die Eliminierung der Segment-Auswahl-Transistoren in dieser Architektur spart Speicherbereich und die Verzögerung durch die Segment-Auswahl-Transistoren. Allerdings wird die Sperrschichtkapazität aller Steuer- oder Isoliertransistoren hinzugefügt, was zu einer gewissen Herabsetzung der Geschwindigkeit führt.
Bezüglich des regelmäßigen Musters der Komponenten sollte beachtet werden, dass jedes spezifische Datenelement durch Aktivieren der zugeordneten globalen Bitleitung (GBL₀ bis einschließlich GBL₃) und der zugeordneten Digitleitung (DL₀ bis einschließlich DL₃) ausgewählt wird. Wenn das obere Datenelement in irgendeiner der vier Datenspalten durch Aktivieren der entsprechenden globalen Bitleitung und der Digitleitung DL₀ ausgewählt wird, wird auch der obere Steuertransistor in der Mittelpunkt-Generatorzelle 152 aktiviert. Somit wird durch Aktivieren der globalen Referenzbitleitung GBL_ref das entsprechende Referenzsignal in der Mittelpunkt-Generatorzelle 152 erzeugt und an die globale Referenzbitleitung GBL_ref und durch die Stromzufuhr an den Komparator angelegt. Die spezifische Mittelpunkt-Generatorzelle, die verwendet wird, ist immer benachbart zu der Datenzelle angeordnet, die gelesen wird, so dass zwischen der Datenzelle, die gelesen wird, und der Mittelpunkt-Generatorzelle ein minimaler oder kein Unterschied in Konstruktion und Umgebungsfaktoren (z. B. Temperatur usw.) besteht.
Wendet man sich nun 11 zu, erkennt man, dass ein vereinfachtes schematisches Diagramm einer Ausführungsform eines MRAM-Arrays 200 in einer Seriell-Parallel-Architektur dargestellt wird. Das Array 200 enthält eine Mehrzahl (in dieser Ausführungsform vier) Spalten 202 aus Datenzellen 204 und eine eingebettete Referenzspalte 206, die Mittelpunkt-Generatorzellen 208 gemäß der vorliegenden Erfindung enthält. Jede Datenzelle 204 enthält ein magnetoresistives Element, das parallel zu einem Steuertransistor geschaltet ist. Man sollte hier anmerken, dass der Steuertransistor gewöhnlich leitfähig ist, um das magnetoresistive Element kurzzuschließen oder von der Schaltung zu entfernen. Um eine Datenzelle zu lesen, wird der Steuertransistor nicht leitend gemacht. Jede Datenspalte 202 enthält eine Mehrzahl aus seriellen Segmenten, wobei jedes eine Mehrzahl aus seriell verbundenen Datenzellen 204 enthält. Jedes serielle Segment ist durch einen Segment-Auswahl-Transistor 212 an eine globale Bitleitung 210 angeschlossen, so dass alle se riellen Segmente in einer Spalte parallel geschaltet sind. Jede globale Bitleitung 210 der Spalten 202 ist durch einen Spalten-Auswahl-Transistor 214 mit einem Eingang einer Stromzufuhr 215 verbunden. Bezieht man zusätzlich auf 12, erkennt man, dass eine vereinfachte Querschnittsansicht eines seriellen Segments einer Datenspalte 202 dargestellt wird. Zusätzliche Information und Ausführungsformen einer Seriell-Parallel-Architektur werden in einer gleichzeitig anhängigen U.S.-Patentanmeldung mit dem Titel "MTJ MRAM Series-Parallel Architecture", Aktenzeichen 09/649,117, eingereicht am 28. August 2000, offenbart, die demselben Rechtsnachfolger übertragen und mit dem Dokument US 6,331,943 als ein Patent bekannt gemacht ist.
Die Referenzspalte 206 enthält eine Mehrzahl aus seriellen Segmenten der Mittelpunkt-Generatorzellen 208, gekoppelt an eine Referenzbitleitung 216. Die Referenzbitleitung 216 ist durch einen Spalten-Auswahl-Transistor (oder Schalter) 217 mit einem zweiten Eingang der Stromzufuhrschaltung 215 verbunden. Jede Mittelpunkt-Generatorzelle 208 enthält eine Mehrzahl nicht flüchtiger magnetoresistiver Elemente 220 bis einschließlich 223, wobei jedes einen Rmax-Zustand und einen Rmin-Zustand aufweist und jedes entweder auf Rmax oder Rmin gesetzt ist. Bezieht man sich zusätzlich auf 13, erkennt man, dass eine einzelne Mittelpunkt-Generatorzelle 208 für ein besseres Verständnis des Betriebs dargestellt wird. Zusätzlich zu den magnetoresistiven Elementen 220 bis einschließlich 223 enthält jede Mittelpunkt-Generatorzelle 208 ein Paar aus Steuertransistoren 225 und 226, in Serie geschaltet über die seriell verbundenen magnetoresistiven Elemente 221 und 223. Somit enthält jede Mittelpunkt-Generatorzelle 208 die magnetore sistiven Elemente 220 und 222, die in Serie zwischen I/O-Anschlüsse A und B geschaltet sind, die magnetoresistiven Elemente 221 und 223, die in Serie zwischen I/O-Anschlüsse A und B geschaltet sind, und die Steuertransistoren 225 und 226, die in Serie zwischen I/O-Anschlüsse A und B geschaltet sind. Eine vereinfachte isometrische Ansicht der einzelnen Mittelpunkt-Generatorzelle 208 von 13 wird in 14 dargestellt.
Bei der Programmierung jeder Mittelpunkt-Generatorzelle 208 wird den magnetoresistiven Elementen 220 und 222 mittels einer globalen Bitleitung 210 und den magnetoresistiven Elementen 221 und 223 mittels einer zweiten globalen Bitleitung 230 Programmierstrom geliefert. Zusätzliche Programmierung und Auswahl oder Adressierung werden mittels der Digitleitungen DL₀ oder DL₁ zur Verfügung gestellt. Man sollte hier beachten, dass jede Datenzelle in jedem seriellen Segment in dem Array 200 mittels der globalen Bitleitungen und der Digitleitungen DL₀ bis einschließlich DL₃ individuell adressiert werden kann. In jeder Mittelpunkt-Generatorzelle 208 werden die magnetoresistiven Elemente 220 und 221 auf einen R_max-Zustand programmiert und die magnetoresistiven Elemente 222 und 223 werden auf einen Rmin-Zustand programmiert (oder bleiben darin). Der resultierende Widerstand zwischen den Anschlüssen A und B ist R_AB = ΔR/2 + Rmin.
Die Steuertransistoren 225 und 226 sind in Betrieb gewöhnlich leitfähig, so dass die Mittelpunkt-Generatorzelle 208 (mit Bezug auf 13) gewöhnlich abgeschaltet ist oder keinen Einfluss auf das Array hat. Wenn eine Datenzelle in entweder der Reihe von Array 200, die die magnetoresistiven Elemente 220 und 221 enthält, oder der Reihe, die die magnetoresistiven Elemente 222 und 223 enthält, ausgewählt wird, indem entweder die Digitleitung DL₀ oder die Digitleitung DL₁ aktiviert wird, wird der Steuertransistor 225 beziehungsweise 226 abgesperrt. Wenn einer der Steuertransistoren 225 oder 226 nicht leitend ist, befindet sich die Mittelpunkt-Generatorzelle 208 (mit Bezug auf 13) in der Schaltung und stellt der Stromzufuhr 215 auf der globalen Bitleitung 216 ein Referenzsignal zur Verfügung.
Es sollte sich bei all den obigen Ausführungsformen verstehen, dass eine Mehrzahl aus Datenspalten einer einzelnen Referenzspalte zugeordnet ist oder sein kann und Referenzspalten überall in ein Array aus Datenspalten eingestreut, eingebettet oder verteilt sein können. In der in 1 dargestellten Struktur zum Beispiel könnte die Referenzspalte Mittelpunktgeneratoren enthalten und die Datenspalten auf beiden Seiten könnten auf 4, 8 usw. erweitert werden. Die Anzahl an enthaltenen Referenzspalten könnte geringer sein, wo eine begrenzte Anzahl an Referenzspalten überall in ein Array bestehend aus 8, 16, 32 oder 64 Datenblöcken verteilt ist.
Gewöhnlich sind die Referenzspalte oder -spalten in der MRAM-Architektur aus n/2 Mittelpunkt-Generatorzellen zusammengesetzt, wobei n die Anzahl an Speicherzellen in jeder Datenspalte ist. Ferner erfolgt die Mittelpunktgeneratorplatzierung in jeder Referenzspalte so, dass jeder Mittelpunktgenerator den durch vier magnetoresistive Elemente beanspruchten Bereich einnimmt. Das heißt, ein Speicher wird gewöhnlich auf einem einzelnen Substrat (z. B. einem Halbleiterchip oder ähnlichem) hergestellt und die magnetoresistiven Elemente werden in Reihen und Spalten in einem regelmäßigen Muster angeordnet. Weiterhin sind die magnetoresistiven Elemente der Mehrzahl von Datenspalten und die magnetoresistiven Elemente der Mehrzahl von Referenzspalten gewöhnlich ähnlich. Ein sehr wichtiger Aspekt der Referenzspalte, die Mittelpunktgeneratoren enthält, besteht darin, dass sie sich kapazitiv sehr nah an den benachbarten Datenspalten befindet. Als Folge verfolgen alle zeitlich variierenden Signale in den Daten- und Referenzspalten sehr genau, was eine Hochgeschwindigkeitsleseverarbeitung zur Folge hat.
Somit werden neue und verbesserte MRAM-Architekturen offenbart und beschrieben, die den Betrieb und die Zuverlässigkeit von Leseschaltungen für magnetoresistive Elemente bedeutend verbessern. Infolge der neuen und verbesserten Referenzspalten mit Mittelpunktgeneratoren wird der Schaltungsbetrieb schneller und betriebssicherer. Infolge der neuen und verbesserten Referenzspalten mit Mittelpunktgeneratoren erfolgt ein Lesezugriff superschnell und die Architektur ist sehr robust und zuverlässig, wobei gewöhnlich zumindest der SRAM-Leistung entsprochen wird.
Zwar habe ich spezifische Ausführungsformen der vorliegenden Erfindung dargestellt und beschrieben, doch werden den Fachleuten weitere Modifikationen und Verbesserungen einfallen. Deshalb wünsche ich klarzustellen, dass diese Erfindung nicht auf die bestimmten dargestellten Formen beschränkt ist, und beabsichtige in den angehängten Ansprüchen alle Modifikationen zu umfassen, die nicht von dem Umfang dieser Erfindung abweichen.

Claims

Magnetoresistive RAM-Architektur, umfassend: eine Datenspalte (40) aus Speicherzellen (44, 45, 46, 47), die verbunden sind, um darin Information zu speichern, wobei jede Speicherzelle ein nicht flüchtiges magnetoresistives Element aufweist, das auf entweder einen Rmax- oder einen Rmin-Zustand programmierbar ist; und eine Referenzspalte (41) mit einer Mittelpunkt-Generatorzelle (58, 59), die benachbart zu der Datenspalte (41) angeordnet ist, dadurch gekennzeichnet, dass die Mittelpunkt-Generatorzelle eine Mehrzahl nicht flüchtiger magnetoresistiver Elemente (64, 65, 66, 67) enthält, wobei jedes einen Rmax-Zustand und einen Rmin-Zustand aufweist und jedes entweder auf Rmax oder Rmin gesetzt ist und die Mehrzahl nicht flüchtiger magnetoresistiver Elemente (64, 65, 66, 67) miteinander verbunden sind, um einen Gesamtwiderstand eines Mittelpunktwiderstands zwischen Rmax und Rmin zur Verfügung zu stellen.
Magnetoresistive RAM-Architektur nach Anspruch 1, welche weiterhin eine differenzielle Leseschaltung (59) aufweist, die an die Datenspalte (80) und an die Referenzspalte (82) gekoppelt ist, um eine Datenspannung, die von der Datenspalte erzeugt wird, differenziell mit einer Refe renzspannung, die die von der Mittelpunkt-Generatorzelle (58, 59) erzeugt, zu vergleichen und ein Datenausgangssignal zur Verfügung zu stellen.
Magnetoresistive RAM-Architektur nach Anspruch 1, wobei jede Speicherzelle (44, 45, 46, 47) der Datenspalte (40) der Speicherzellen einen magnetischen Tunnelübergang und einen Steuertransistor (48, 49, 50, 51) enthält.
Magnetoresistive RAM-Architektur nach Anspruch 1, wobei die Datenspalte (40) eine Mehrzahl von Paaren aus Speicherzellen (44 und 45, 46 und 47) enthält und die Referenzspalte (41) einen Mittelpunktgenerator (58, 59) enthält, der betriebsfähig und physikalisch jedem Paar aus Speicherzellen zugeordnet ist.
Magnetoresistive RAM-Architektur nach Anspruch 2, die weiterhin eine Mehrzahl von Datenspalten (102) aus Speicherzellen aufweist, die benachbart zu der Referenzspalte (101) angeordnet sind, wobei die Mehrzahl aus Datenspalten jeweils einzeln wahlweise mit der differenziellen Leseschaltung verbindbar sind, um eine von einer ausgewählten Datenspalte der Mehrzahl aus Datenspalten erzeugte Datenspannung differenziell mit der Referenzspannung zu vergleichen, die von dem Mittelpunktgenerator (120, 121) erzeugt wird.
Magnetoresistive RAM-Architektur nach Anspruch 2, die weiterhin eine Mehrzahl von Datenspalten (202) aus Speicherzellen und eine Mehrzahl von Referenzspalten (206) aufweist, wobei jede einen Mittelpunktgenerator (208) aufweist und die Mehrzahl von Referenzspalten in die Mehrzahl von Datenspalten eingestreut ist.
Magnetoresistive RAM-Architektur nach Anspruch 6, wobei die Mehrzahl aus Datenspalten (202) in Datenblöcke (204) aufgeteilt ist, wobei jeder Datenblock einen Teil der Mehrzahl von Datenspalten enthält, und die Mehrzahl von Referenzspalten (206) in jeden der Datenblöcke einzeln eingebettet ist, wobei der Teil der Mehrzahl von Datenspalten und die eingebettete Referenzspalte in einem zugeordneten Block so verbunden ist, um Datenspannungen beziehungsweise eine Referenzspannung an die differenzielle Lesespalte zu liefern.
Magnetoresistive RAM-Architektur nach Anspruch 6, wobei die Mehrzahl von Datenspalten (202) in Datenblöcke (204) aufgeteilt ist, wobei jeder Datenblock einen Teil der Mehrzahl aus Datenspalten (206) enthält und die Mehrzahl von Referenzspalten einzeln zwischen benachbarte Datenblöcke eingereiht ist, wobei benachbarte Datenblöcke und die eingestreute Referenzspalte zwischen den benachbarten Datenblöcken so verbunden sind, um Datenspannungen beziehungsweise Referenzspannungen an die differenzielle Leseschaltung zu liefern.
Magnetoresistive RAM-Architektur nach Anspruch 6, wobei die Speicherzellen (106, 107, 108, 109) der Mehrzahl von Datenspalten (102) in einer Parallel-Parallel-Architektur mit einer in die Mehrzahl von Datenspalten (102) eingebetteten Referenzspalte (101) angeordnet sind, wobei ein einzelner Datenblock gebildet wird.
Magnetoresistive RAM-Architektur nach Anspruch 9, wobei jede Spalte aus der Mehrzahl von Datenspalten (102) eine globale Bitleitung (103) und eine über einen Segment-Auswahl-Transistor (105) an die globale Bitleitung gekoppelte lokale Bitleitung (104) enthält.
Magnetoresistive RAM-Architektur nach Anspruch 9, wobei jede Spalte aus der Mehrzahl von Datenspalten (102) eine globale Bitleitung (103) und eine lokale Bitleitung (104) einschließlich einer Mehrzahl von Speicherzellen (106, 107, 108, 109) enthält, wobei jede Speicherzelle einen magnetischen Tunnelübergang und eine Steuertransistor (112, 113, 114, 115) enthält, die in Serie geschaltet sind, wobei der Steuertransistor jeder Speicherzelle direkt an die globale Bitleitung angeschlossen ist.
Magnetoresistive RAM-Architektur nach Anspruch 6, wobei die Speicherzellen (220, 221, 222, 223) aus der Mehrzahl von Datenspalten (202) in einer Seriell-Parallel-Architektur angeordnet sind, wobei jede Datenzelle (204) ein magnetoresistives Element aufweist, das parallel zu einem Steuertransistor (217) geschaltet ist, und jede Datenspalte (202) eine Mehrzahl aus seriellen Segmenten aufweist, die über einen Segment-Auswahl-Transistor (212) an eine globale Bitleitung (210) angeschlossen sind, und jedes serielle Segment eine Mehrzahl aus seriell verbundenen Datenzellen (204) aufweist.
Magnetoresistive RAM-Architektur nach Anspruch 1, wobei die in der Referenzspalte (41) enthaltene Mittelpunkt-Generatorzelle (70) weiterhin enthält: einen Eingangsanschluss (71) und einen Ausgangsanschluss (72), eine erste Serienschaltung (74) mit einem ersten magnetoresistiven Element (75) mit einem Widerstand gleich Rmax, das in Serie zu einem ersten magnetoresistiven Element (76) mit einem Widerstand gleich Rmin geschaltet ist, wobei die erste Serienschaltung in Serie zwischen den Eingangsanschluss und den Ausgangsanschluss geschaltet ist, und eine zweite Serienschaltung (77) mit einem zweiten magnetoresistivem Element (78) mit einem Widerstand gleich Rmax, das in Serie mit einem zweiten magnetoresistiven Element (79) mit einem Widerstand gleich Rmin verbunden ist, wobei die zweite Serienschaltung (77) in Serie zwischen den Eingangsanschluss (71) und den Ausgangsanschluss (77) und parallel zu der ersten Serienschaltung (71) geschaltet ist, wodurch ein Gesamtwiderstand zwischen dem Eingangsanschluss (71) und dem Ausgangsanschluss (77) ein Mittelpunkt zwischen Rmax und Rmin ist.