DE10230922A1

DE10230922A1 - Magnetische Dünnfilm-Speichervorrichtung, die sowohl Hochgeschwindigkeits-Datenlesebetrieb als auch stabilen Betrieb verwirklicht

Info

Publication number: DE10230922A1
Application number: DE10230922A
Authority: DE
Inventors: Hideto Hidaka
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-08-09
Filing date: 2002-07-09
Publication date: 2003-03-06
Also published as: US20030031046A1; JP4737886B2; KR100483409B1; CN1402253A; KR20030014567A; CN1241203C; TW583665B; US6791875B2; JP2003059257A

Abstract

Von den zwei einer ausgewählten Spalte entsprechenden komplementären Bitleitungen (BL, /BL) wird die eine über eine ausgewählte MTJ-Speicherzelle (MC) und die andere über eine Dummy-Speicherzelle (DMC) zu einer Massespannung heruntergezogen und über ein Lesetreiberauswahlgatter (RCDG) zu einer Versorgungsspannung hochgezogen. Ein der ausgewählten Spalte entsprechendes Lesegatter (RG) treibt die Spannungen zweier komplementärer Datenlesebusse (RDB, /RDB) mit einer Treibstärke gemäß der Spannung auf den beiden jeweils entsprechenden komplementären Bitleitungen. Eine Datenleseschaltung (51R) führt auf der Grundlage eines Spannungsunterschieds zwischen den beiden komplementären Datenlesebussen einen Datenlesevorgang aus. Die Versorungsspannung wird im Hinblick auf die Zuverlässigkeit einer Tunnelisolierschicht einer MTJ-Speicherzelle festgelegt.

Description

Die vorliegende Erfindung bezieht sich auf eine magnetische Dünnfilm-Speichervorrichtung, und insbesondere auf einen Direktzugriffspeicher mit einer Speicherzelle, die einen magnetischen Tunnelübergang (MTJ = Magnetic Tunnel Junction) aufweist.
Eine MRAM-Vorrichtung (Magnetic Random Access Memory = Magnetischer Direktzugriffspeicher) zieht als eine Speichervorrichtung, die in der Lage ist, mit geringem Leistungsverbrauch Daten auf nicht-flüchtige Weise zu speichern, Aufmerksamkeit auf sich. Die MRAM-Vorrichtung ist eine Speichervorrichtung zum Speichern von Daten auf nicht-flüchtige Weise unter Verwendung einer Mehrzahl von magnetischen Dünnfilmelementen, die in einer integrierten Halbleiterschaltung ausgebildet sind, und auf jedes dieser magnetischen Dünnfilmelemente kann wahlfrei zugegriffen werden.
In den letzten Jahren wurde insbesondere eine Technik angekündigt, bei der ein magnetisches Dünnfilmelement unter Verwendung eines magnetischen Tunnelübergangs als Speicherzelle verwendet wird, um eine beträchtlich fortgeschrittene Leistungsfähigkeit einer MRAM-Vorrichtung zu verwirklichen. Eine MRAM-Vorrichtung, die eine Speicherzelle mit einem magnetischen Tunnelübergang beinhaltet, ist in der technischen Literatur veröffentlicht wie z. B. in "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, und "Nonvolatile RAM based an Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000.
Fig. 14 ist eine schematische Darstellung, die den Aufbau einer Speicherzelle mit magnetischem Tunnelübergang (im folgenden auch einfach "MTJ-Speicherzelle" genannt) zeigt. Mit Bezug auf Fig. 14 weist eine MTJ-Speicherzelle ein magnetisch-resistives Tunnelelement TMR (Tunnel Magneto-Resistance) auf, dessen elektrischer Widerstand sich entsprechend dem Pegel der gespeicherten Information ändert, und einen Zugrifftransistor ATR (Access Transistor) zum Bilden eines Pfads für einen Lesestrom Is (Sense current), der bei einem Datenlesevorgang durch das magnetisch-resistive Tunnelelement TMR fließt. Der Zugrifftransistor ATR ist z. B. im Form eines Feldeffekttransistors ausgebildet und zwischen das magnetisch-resistive Tunnelelement TMR und eine festen Spannung (Massespannung Vss) geschaltet.
Für die MTJ-Speicherzelle sind eine Schreibwortleitung WWL (Write Word Line) zum Anweisen eines Datenschreibvorgangs, eine Lesewortleitung RWL (Read Word Line) zum Ausführen eines Datenlesevorgangs und eine Bitleitung BL (Bit Line) als Datenleitung zum Übertragen eines elektrischen Signals bei dem Datenlesevorgang entsprechend dem Datenpegel der gespeicherten Information vorgesehen.
Fig. 15 ist eine konzeptionelle Darstellung zur Erläuterung des Vorgangs des Datenlesens aus der MTJ-Speicherzelle. Mit Bezug auf Fig. 15 weist das magnetisch-resistive Tunnelelement TMR eine ferromagnetische Schicht FL mit einer vorherbestimmten Magnetisierungsrichtung auf (im folgenden auch einfach "feste magnetische Schicht" genannt), und eine ferromagnetische Schicht VL, die in eine Richtung magnetisiert ist, die einem von außen angelegten Magnetfeld entspricht (im folgenden auch einfach "freie magnetische Schicht" genannt). Zwischen der festen magnetischen Schicht FL und der freien magnetischen Schicht VL ist eine Tunnelbarriere TB ausgebildet, die durch eine Isolierschicht gebildet wird. Entsprechend dem Datenpegel der gespeicherten Information ist die freie magnetische Schicht VL in die selbe Richtung magnetisiert wie die feste magnetische Schicht FL, oder in die Richtung, die von der der festen magnetischen Schicht FL verschieden ist.
Wenn beim Datenlesevorgang die Lesewortleitung RWL aktiviert wird, wird der Zugrifftransistor ATR eingeschaltet. Dadurch kann der Lesestrom Is durch einen Strompfad geleitet werden, der aus der Bitleitung BL, dem magnetisch-resistiven Tunnelelement TMR, dem Zugrifftransistor ATR und der Massespannung Vss gebildet wird.
Der elektrische Widerstand des magnetisch-resistiven Tunnelelement TMR ändert sich entsprechend der Beziehung zwischen der Magnetisierungsrichtung der festen magnetischen Schicht FL und der der freien magnetischen Schicht VL. Genauer gesagt, wenn die Magnetisierungsrichtung der festen magnetischen Schicht FL und die in die freie magnetische Schicht VL eingeschriebene Magnetisierungsrichtung parallel zueinander (gleich) sind, ist der elektrische Widerstand des magnetisch-resistiven Tunnelelements TMR geringer als in dem Fall, in dem die Magnetisierungsrichtungen der Schichten entgegengesetzt zueinander (antiparallel) sind. In der Beschreibung werden die elektrischen Widerstandswerte des magnetisch-resistiven Tunnelelements TMR, die der gespeicherten Information "1" bzw. "0" entsprechen, jeweils als R1 bzw. R0 bezeichnet. R1 ist größer als R0 (R1 > R0).
Wie oben beschrieben ändert sich der elektrische Widerstand des magnetisch-resistiven Tunnelelements TMR entsprechend den Magnetisierungsrichtungen. Durch Zuordnung der zwei Arten der Magnetisierungsrichtung der freien magnetischen Schicht VL in dem magnetisch-resistiven Tunnelelement TMR mit den jeweiligen Pegeln ("1" und "0") der gespeicherten Information kann ein Datenspeichervorgang ausgeführt werden.
Eine Spannungsänderung, die durch den Lesestrom Is in dem magnetisch-resistiven Tunnelelement TMR bewirkt wird, variiert entsprechend der Magnetisierungsrichtung der freien magnetischen Schicht VL, d. h. entsprechend dem Pegel der gespeicherten Information. Wenn z. B. die Bitleitung BL auf eine bestimmte Spannung vorgespannt ist und danach der Lesestrom Is durch das magnetisch-resistive Tunnelelement TMR geleitet wird, kann die in der MTJ-Speicherzelle gespeicherte Information gelesen werden.
Fig. 16 ist eine konzeptionelle Darstellung zur Erläuterung des Vorgangs des Datenschreibens in die MTJ-Speicherzelle. Mit Bezug auf Fig. 16 wird bei dem Datenschreibvorgang die Lesewortleitung RWL deaktiviert und der Zugrifftransistor ATR ausgeschaltet. In diesem Fall wird zur Magnetisierung der freien magnetischen Schicht VL in einer der Schreibinformation entsprechenden Richtung sowohl durch die Schreibwortleitung WWL als auch durch die Bitleitung BL ein Datenschreibstrom geleitet. Die Magnetisierungsrichtung der freien magnetischen Schicht VL wird durch die Kombination der Richtungen der Datenschreibströme festgelegt, die durch die Schreibwortleitung WWL und die Bitleitung BL fließen.
Fig. 17 ist eine konzeptionelle Darstellung zur Erläuterung des Zusammenhangs zwischen der Richtung des Datenschreibstroms und der Richtung der Magnetisierung bei einem Datenschreibvorgang. Mit Bezug auf Fig. 17 bezeichnet die horizontale Achse Hx die Richtung eines Datenschreibmagnetfelds H(BL) das durch den in der Bitleitung BL fließenden Datenschreibstrom erzeugt wird. Die vertikale Achse Hy bezeichnet die Richtung eines Datenschreibmagnetfelds H(WWL), das durch den in der Schreibwortleitung WWL fließenden Datenschreibstrom erzeugt wird.
Die Magnetisierungsrichtung der freien magnetischen Schicht VL kann nur dann neu geschrieben werden, wenn die Summe der Datenschreibmagnetfelder H(BL) und H(WWL) den Bereich außerhalb der in dem Diagramm dargestellten Asteroidenkennlinie erreicht.
Insbesondere ändert sich die Magnetisierungsrichtung der freien magnetischen Schicht VL nicht, wenn das angelegte Datenschreibmagnetfeld eine Feldstärke aufweist, die in dem Bereich innerhalb des Asteroids liegt. Daher muss zum Ändern der in der MTJ- Speicherzelle gespeicherten Information ein Strom mit einem vorherbestimmten Pegel sowohl durch die Schreibwortleitung WWL als auch durch die Bitleitung BL geleitet werden. Die Magnetisierungsrichtung, die einmal in das magnetisch-resistive Tunnelelement TMR eingeschrieben ist, d. h. die Information, die in der MTJ-Speicherzelle gespeichert ist, wird auf nichtflüchtige Weise gehalten, bis ein neuer Datenschreibvorgang ausgeführt wird.
Auch bei dem Datenlesevorgang wird ein Lesestrom Is durch die Bitleitung BL geleitet. Da der Lesestrom jedoch im Allgemeinen um 1 bis 2 Größenordnungen kleiner als der Datenschreibstrom eingestellt wird, ist die Wahrscheinlichkeit, dass die in der MTJ-Speicherzelle gespeicherte Information bei dem Datenlesevorgang durch den Einfluss des Lesestroms Is irrtümlich überschrieben wird, sehr gering.
In der oben zitierten technischen Literatur ist eine Technik zum Aufbau eines MRAM-Direktzugriffspeichers durch Integration solcher MTJ-Speicherzellen auf einem Halbleitersubstrat veröffentlicht.
Fig. 18 ist eine konzeptionelle Darstellung, die in einer Matrix zusammengefasste und angeordnete MTJ-Speicherzellen zeigt. Durch die Anordnung der MTJ-Speicherzellen als Matrix auf dem Halbleitersubstrat kann eine MRAM-Vorrichtung mit hoher Dichte verwirklicht werden. Fig. 18 zeigt einen Aufbau, in dem MTJ- Speicherzellen in n Zeilen und m Spalten vorgesehen sind (n und m: natürliche Zahlen). Wie bereits beschrieben, muss für jede Zelle eine Bitleitung BL, eine Schreibwortleitung WWL und eine Lesewortleitung RWL vorgesehen werden. Daher sind für n*m in der Matrix angeordnete MTJ-Speicherzellen n Schreibwortleitungen WWL1 bis WWLn, n Lesewortleitungen RWL1 bis RWLn und m Bitleitungen BL1 bis BLm angeordnet.
Bei dem Datenlesevorgang wird ein Datenlesestrom, d. h. ein Lesestrom Is, von einer Datenleseschaltung 500 zugeführt, die direkt neben dem Speicherfeld vorgesehen ist. Die Datenleseschaltung 500 beinhaltet eine Stromversorgungseinheit 510, die von den Bitleitungen BL1 bis BLm gemeinsam genutzt wird, einen Datenbus DB, und Spaltenauswahlgatter CSG1 bis CSGm, die in Übereinstimmung mit den Speicherzellenspalten bereitgestellt sind.
Die Stromversorgungseinheit 510 speist den Lesestrom Is in den Datenbus DB ein. Der Datenbus DB ist mit den Bitleitungen BL1 bis BLm über die Spaltenauswahlgatter CSG1 bis CSGm verbunden. Spaltenauswahlleitungen CSL1 bis CSLm sind entsprechend den jeweiligen Speicherzellenspalten bereitgestellt und werden selektiv entsprechend dem Ergebnis einer Spaltenauswahl aktiviert. In ähnlicher Weise wird eine der Lesewortleitungen RWL1 bis RWLn, die gemäß dem Ergebnis einer Zeilenauswahl gewählt wird, selektiv aktiviert. Durch eine Kombination des Ergebnisses der Spaltenauswahl mit dem Ergebnis der Zeilenauswahl wird eine ausgewählte Speicherzelle bezeichnet, aus der Information ausgelesen werden soll.
Mit einem solchen Aufbau, bei dem die Stromversorgungseinheit 510 von dem ganzen Speicherfeld gemeinsam genutzt wird, wird der Lesestrom Is selektiv einer Bitleitung zugeführt, durch die ausgewählte Speicherzelle heruntergezogen und zu dem magnetisch-resistiven Tunnelelement TMR in der ausgewählten Zelle geleitet. Dadurch kann durch Nachweisen einer Spannungsänderung auf dem Datenbus DB die in der ausgewählten Speicherzelle gespeicherte Information gelesen werden.
Das magnetisch-resistive Tunnelelement TMR in der MTJ- Speicherzelle ist jedoch ein Widerstand mit einem relativ hohen elektrischen Widerstandswert von ca. 10 kΩ. Andererseits hat der Datenbus DB, der zur gemeinsamen Nutzung durch das ganze Speicherfeld vorgesehen ist, eine relativ hohe parasitäre Kapazität. Wie in Fig. 18 dargestellt, ist daher bei dem Aufbau, in dem die ausgewählte Speicherzelle über die Bitleitung BL mit dem Datenbus DB verbunden wird und der Datenlesevorgang durch Erkennen einer Spannungsänderung auf dem Datenbus DB durchgeführt wird, zu befürchten, dass eine RC-Konstante des Pfads für den Lesestrom Is groß wird und eine hohe Geschwindigkeit des Datenlesevorgangs gestört wird.
Um wie in Fig. 15 dargestellt den Lesestrom Is zu der ausgewählten Speicherzelle zu leiten, muss über das magnetischresistive Tunnelelement TMR eine Vorspannung angelegt werden. Wenn jedoch die Vorspannung groß wird, wirkt ein übermäßiges elektrisches Feld auf die Tunnelbarriere TB, bewirkt eine Zerstörung der Isolierschicht und die Zuverlässigkeit der MTJ- Speicherzelle kann verloren gehen.
Andererseits wird in den letzten Jahren von einer Speichervorrichtung verlangt, dass sie Daten mit mehreren Bit gleichzeitig parallel verarbeitet. Zum Verarbeiten von Daten mit hoher Geschwindigkeit und mit geringem Leistungsverbrauch im Bereich der Datenverarbeitung oder ähnlichem muss z. B. bei einer Speichervorrichtung, die in einem System-LSI (large scale integrated circuit integrierte Schaltung mit hohem Integrationsgrad) verwendet wird, die auf einem Halbleiterchip integriert ist, auf dem auch eine Logik wie z. B. ein Prozessor aufgebaut ist, die Datenübertragung mehrerer Bits zu und von der Logik parallel ausgeführt werden.
Bei dem Datenschreibvorgang in die MRAM-Vorrichtung muss jedoch das Datenschreibmagnetfeld zum Neuschreiben der Magnetisierungsrichtung der MTJ-Speicherzelle erzeugt werden, so dass durch die Bitleitung BL und die Schreibwortleitung WWL ein relativ hoher Strom geleitet werden muss. Wenn die MRAM- Vorrichtung in einem solchen System-LSI verwendet wird und Daten mit mehreren Bit einfach parallel geschrieben werden, wird der Leistungsverbrauch und insbesondere ein Spitzenwert des Stromes übermäßig groß. Eine Last an dem Leistungsversorgungssystem vergrößert sich, und es besteht sogar die Möglichkeit, dass durch einen Einfluss der Schwankungen der Versorgungsspannung ein fehlerhafter Betrieb auftritt.
Die Erfindung wurde durchgeführt, um solche Probleme zu lösen. Der Erfindung liegt die Aufgabe zugrunde, einen Aufbau einer magnetischen Dünnfilm-Speichervorrichtung bereitzustellen, der sowohl die Zuverlässigkeit einer MTJ-Speicherzelle sicherstellt als auch einen Hochgeschwindigkeits-Datenlesebetrieb verwirklicht. Weiterhin soll ein Aufbau einer magnetischen Dünnfilm- Speichervorrichtung bereitgestellt werden, bei dem Daten mit mehreren Bit stabil parallel übertragen werden.
Die Aufgabe wird erfüllt durch eine magnetische Dünnfilm- Speichervorrichtung gemäß Anspruch 1, 7 bzw. 11. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Eine magnetische Dünnfilm-Speichervorrichtung gemäß der vorliegenden Erfindung weist eine Mehrzahl von Speicherzellen auf, jede zum Halten von Speicherdaten. Jede Speicherzelle weist einen magnetischen Speicherabschnitt auf mit einem elektrischen Widerstandswert, der sich entsprechend dem Pegel der gespeicherten Information ändert, und ein Zugriffsgatter, das bei einem Datenlesevorgang selektiv eingeschaltet wird. Die Dünnfilm- Speichervorrichtung beinhaltet weiter: eine Decodiereinheit zum Bezeichnen einer ausgewählten Speicherzelle aus der Mehrzahl von Speicherzellen, die einem Ziel entspricht, von dem Daten gelesen oder in das Daten geschrieben werden, entsprechend einem Adresssignal; eine Bitleitung, die in jedem vorherbestimmten Abschnitt der Mehrzahl von Speicherzellen vorgesehen ist und bei dem Datenlesevorgang auf das Einschalten des Zugriffsgatters der ausgewählten Speicherzelle hin über den magnetischen Speicherabschnitt der ausgewählten Speicherzelle mit einer ersten Spannung verbunden ist; eine Bitleitungstreibeinheit zum elektrischen Verbinden der Bitleitung mit einer zweiten Spannung, die so festgelegt ist, dass bei dem Datenlesevorgang. eine Spannung, die über der ausgewählten Speicherzelle abfällt, gleich groß wie oder kleiner als eine vorherbestimmte Spannung ist; einen Datenlesebus, der von der Mehrzahl von Speicherzellen gemeinsam genutzt wird zum Übertragen von Lesedaten von der ausgewählten Speicherzelle; eine Lesegatterschaltung zum Treiben einer Spannung auf dem Datenlesebus auf eine feste Spannung mit einer Treibstärke entsprechend der Spannung auf der mit der ausgewählten Speicherzelle verbundenen Bitleitung; und eine Datenleseschaltung zum Erzeugen der Lesedaten durch Erfassen und Verstärken der Spannung auf der Datenleseleitung.
Vorzugsweise weist der magnetische Speicherabschnitt eine feste magnetische Schicht mit einer festen Magnetisierungsrichtung auf, eine freie magnetische Schicht, die durch ein durch einen Schreibstrom erzeugtes Magnetfeld in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist, und eine zwischen der festen magnetischen Schicht und der freien magnetischen Schicht ausgebildete Tunnelschicht zum Durchlassen eines Datenlesestroms. Der elektrische Widerstandswert ändert sich gemäß einer Relativbeziehung zwischen der Magnetisierungsrichtung der festen magnetischen Schicht und der Magnetisierungsrichtung der freien magnetischen Schicht. Die vorherbestimmte Spannung wird im Hinblick auf die Zuverlässigkeit der Tunnelschicht festgelegt.
In einer solchen magnetischen Dünnfilm-Speichervorrichtung beinhaltet ein Pfad eines durch eine ausgewählte Speicherzelle fließenden Datenlesestroms keine Datenleseleitung mit einer parasitären Kapazität, und das Potential des Datenlesebusses wird durch eine Lesegatterschaltung (ein Lesegatter) getrieben. Daher kann eine RC-Last an dem Strompfad der Zelle verringert werden. Weiterhin wird eine an dem magnetischen Speicherteil (dem magnetisch-resistiven Tunnelelement) in der MTJ- Speicherzelle abfallende Spannung im Hinblick auf die Zuverlässigkeit der Tunnelschicht (Tunnelbarriere) auf einen Wert gedrückt, der gleich groß wie oder kleiner als eine vorherbestimmte Spannung ist, so dass der Datenlesevorgang mit einer höheren Geschwindigkeit durchgeführt werden kann, während die Betriebszuverlässigkeit der MTJ-Speicherzelle sichergestellt ist.
Unter einem anderen Gesichtspunkt der vorliegenden Erfindung weist eine magnetische Dünnfilm-Speichervorrichtung gemäß der vorliegenden Erfindung eine Mehrzahl von Speicherzellen auf, jede zum Halten von Speicherdaten. Jede Speicherzelle weist einen magnetischen Speicherabschnitt auf, der durch ein durch einen Schreibstrom erzeugtes Magnetfeld in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist und der einen elektrischen Widerstandswert aufweist, der sich entsprechend der Magnetisierungsrichtung ändert, und ein Zugriffsgatter, das bei einem Datenlesevorgang selektiv eingeschaltet wird. Die Dünnfilm-Speichervorrichtung beinhaltet weiter: eine Decodiereinheit zum Bezeichnen einer ausgewählten Speicherzelle aus der Mehrzahl von Speicherzellen, die einem Ziel entspricht, von dem Daten gelesen oder in das Daten geschrieben werden, entsprechend einem Adresssignal; eine Bitleitung, die zum Übertragen eines elektrischen Signals entsprechend dem Speicherdatenwert in jedem vorherbestimmten Abschnitt der Mehrzahl von Speicherzellen vorgesehen ist und bei dem Datenlesevorgang auf das Einschalten des Zugriffsgatters der ausgewählten Speicherzelle hin über den magnetischen Speicherabschnitt der ausgewählten Speicherzelle mit einer ersten Spannung verbunden ist; eine Bitleitungstreibeinheit zum elektrischen Verbinden der Bitleitung mit einer zweiten Spannung bei dem Datenlesevorgang; einen Datenlesebus zum Übertragen von Lesedaten von der ausgewählten Speicherzelle, der von der Mehrzahl von Speicherzellen gemeinsam genutzt wird; eine Lesegatterschaltung zum Treiben einer Spannung auf dem Datenlesebus auf eine feste Spannung mit einer Treibstärke entsprechend der Spannung auf der mit der ausgewählten Speicherzelle verbundenen Bitleitung; eine Datenleseschaltung zum Erzeugen der Lesedaten durch Erfassen und Verstärken der Spannung auf der Datenleseleitung; und eine Datenschreibschaltung, die bei einem Datenschreibvorgang mit einer dritten Versorgungsspannung arbeitet, die höher ist als die zweite Spannung, um den Datenschreibstrom der Bitleitung zuzuführen, die der ausgewählten Speicherzelle entspricht.
In einer solchen magnetischen Dünnfilm-Speichervorrichtung beinhaltet ein Pfad eines durch eine ausgewählte Speicherzelle fließenden Datenlesestroms keinen Datenlesebus mit einer parasitären Kapazität, und das Potential des Datenlesebusses wird durch eine Lesegatterschaltung (ein Lesegatter) getrieben. Daher kann eine RC-Last an dem Strompfad der Zelle verringert werden. Während weiterhin eine an dem magnetischen Speicherteil (dem magnetisch-resistiven Tunnelelement) abfallende Spannung in der MTJ-Speicherzelle Hinblick auf die Zuverlässigkeit der Tunnelschicht (Tunnelbarriere) auf einen Wert gedrückt wird, der gleich groß wie oder kleiner als eine vorherbestimmte Spannung ist, wird die Versorgungsspannung der Datenschreibschaltung auf einen hohen Wert eingestellt, um einen hinreichenden Datenschreibstrom zuzuführen. Dadurch können Datenschreib- und Datenlesevorgänge mit einer höheren Geschwindigkeit durchgeführt werden, während die Betriebszuverlässigkeit der MTJ- Speicherzelle sichergestellt ist.
Unter einem weiteren anderen Gesichtspunkt der vorliegenden Erfindung weist eine magnetische Dünnfilm-Speichervorrichtung gemäß der vorliegenden Erfindung eine Mehrzahl von Speicherzellen auf, die in einer Matrix angeordnet sind. Jede Speicherzelle weist einen magnetischen Speicherabschnitt auf, der durch ein durch einen Schreibstrom erzeugtes Magnetfeld in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist und der einen elektrischen Widerstandswert aufweist, der sich entsprechend der Magnetisierungsrichtung ändert, und ein Zugriffsgatter, das bei einem Datenlesevorgang zum Durchlassen eines Datenlesestroms durch den magnetischen Speicherabschnitt selektiv eingeschaltet wird. Die Dünnfilm-Speichervorrichtung beinhaltet weiter: eine Mehrzahl von Bitleitungen, von denen jede entsprechend einer Speicherzellenspalte vorgesehen ist zum Übertragen eines elektrischen Signals entsprechend dem Speicherdatenwert; eine Mehrzahl von Datenleseleitungen, jede zum Übertragen von Lesedaten aus einer ausgewählten Speicherzelle; eine Mehrzahl von Datenschreibleitungen, jede zum Übertragen von Schreibdaten in eine ausgewählte Speicherzelle; und eine Steuerschaltung zum Anweisen parallelen Lesens von Daten mit M Bit (M: natürliche Zahl größer gleich 2) unter Verwendung zumindest eines Teils der Mehrzahl von Datenleseleitungen bei dem Datenlesevorgang und zum Anweisen parallelen Schreibens von Daten mit N Bit (N: natürliche Zahl kleiner als M) unter Verwendung eines Teils der Mehrzahl von Datenschreibleitungen bei einem Datenschreibvorgang.
Eine solche magnetische Dünnfilm-Speichervorrichtung kann einerseits bei einem Datenlesevorgang Daten mit einer Mehrzahl von Bits parallel auslesen und andererseits bei einem Datenschreibvorgang die Anzahl paralleler Schreibbits auf einen Wert setzen, der kleiner ist als die Anzahl bei dem Datenlesevorgang. So kann ein Aufbau erzielt werden, der für ein System-LSI geeignet ist zum Kombinieren auf dem selben Chip, auf dem auch eine Logik aufgebracht ist. Durch Unterdrückung des Anstiegs des Spitzenstromverbrauchs bei dem Datenschreibvorgang kann der Betrieb stabilisiert werden.
Vorzugsweise sind die M Bits ein ganzzahliges Vielfaches der N Bits, und die Steuerschaltung weist als Reaktion auf einen einzelnen Datenschreibbefehl M/N-mal den parallelen Datenschreibvorgang von N Bits an.
Durch diesen Vorgang können die Länge (Bitzahl) eines einzelnen Datenlesebefehls und die Länge (Bitzahl) eines einzelnen Datenschreibbefehls auf den gleichen Wert eingestellt werden.
Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
Fig. 1 ein schematisches Blockdiagramm, das eine allgemeine Anordnung einer MRAM-Vorrichtung gemäß einer Ausführungsform der Erfindung zeigt;
Fig. 2 ein Schaltbild zur besonderen Erklärung der Anordnung gemäß einer ersten Ausführungsform eines Speicherfelds und peripherer Schaltungen des Speicherfelds;
Fig. 3 ein Schaltbild, das den Aufbau einer in Fig. 2 dargestellten Datenleseschaltung zeigt;
Fig. 4 ein Schaltbild das einen anderen Aufbau der in Fig. 2 dargestellten Datenleseschaltung zeigt;
Fig. 5 ein Schaltbild, das den Aufbau einer in Fig. 2 dargestellten Datenschreibschaltung zeigt;
Fig. 6 ein Zeitdiagramm zur Erläuterung des Datenlese- und Datenschreibvorgangs in der MRAM-Vorrichtung gemäß der ersten Ausführungsform;
Fig. 7 ein Schaltbild zur besonderen Erklärung der Anordnung einer Abänderung der ersten Ausführungsform des Speicherfelds und peripherer Schaltungen des Speicherfelds;
Fig. 8 ein Schaltbild zur Erklärung der Anordnung einer in Fig. 7 dargestellten Datenschreibschaltung;
Fig. 9 ein Zeitdiagramm zur Erläuterung des Datenschreib- und Datenlesevorgangs gemäß der Abänderung der ersten Ausführungsform;
Fig. 10 ein schematisches Blockdiagramm zur Erklärung der Anordnung gemäß einer zweiten Ausführungsform des Speicherfelds und peripherer Schaltungen des Speicherfelds;
Fig. 11 ein Schaltbild zur Erklärung der Anordnung eines in Fig. 10 dargestellten Datenbuspaars;
Fig. 12A ein Zeitdiagramm zur Erläuterung der Steuerung des Betriebs einer Datenschreibschaltung durch eine Steuerschaltung;
Fig. 12B ein Zeitdiagramm zur Erläuterung der Steuerung des Betriebs einer Datenschreibschaltung durch eine Steuerschaltung;
Fig. 13 ein schematisches Blockdiagramm, das die Anordnung gemäß einer Abänderung der zweiten Ausführungsform des Speicherfelds und peripherer Schaltungen des Speicherfelds zeigt;
Fig. 14 ein Schaltbild, das den Aufbau einer MTJ- Speicherzelle zeigt;
Fig. 15 eine konzeptionelle Darstellung zur Erläuterung des Vorgangs des Datenlesens aus der MTJ-Speicherzelle;
Fig. 16 eine konzeptionelle Darstellung zur Erläuterung des Vorgangs des Datenschreibens in die MTJ- Speicherzelle;
Fig. 17 eine konzeptionelle Darstellung zur Erläuterung des Zusammenhangs zwischen der Richtung eines Datenschreibstroms und der Richtung der Magnetisierung bei einem Datenschreibvorgang;
Fig. 18 eine konzeptionelle Darstellung, die in einer Matrix zusammengefasste und angeordnete MTJ- Speicherzellen zeigt.
Im folgenden werden mit Bezug auf die Figuren Ausführungsformen der vorliegenden Erfindung detailliert beschrieben. Gleiche Bezugszeichen in den Figuren bezeichnen gleiche oder entsprechende Komponenten.
Mit Bezug auf Fig. 1 führt eine MRAM-Vorrichtung 1 gemäß einer ersten Ausführungsform der Erfindung einen wahlfreien Zugriff durch, um entsprechend einem Steuersignal CMD und einem Adresssignal ADDR, die von außen zugeführt werden, Schreibdaten DIN zu empfangen oder Lesedaten DOUT auszugeben.
Die MRAM-Vorrichtung 1 weist eine Steuerschaltung 5 zum Steuern des Gesamtbetriebs der MRAM-Vorrichtung 1 entsprechend einem Steuersignal CMD auf und ein Speicherfeld 10 mit einer Mehrzahl von MTJ-Speicherzellen, die in einer Matrix angeordnet sind. Der Aufbau des Speicherfelds 10 wird zwar erst später detailliert beschrieben, aber kurz gesagt ist eine Mehrzahl von Schreibwortleitungen WWL und Lesewortleitungen RWL jeweils entsprechend den Zeilen aus MTJ-Speicherzellen (im folgenden kurz "Speicherzellenzeilen" genannt) angeordnet. Bitleitungen BL sind jeweils entsprechend den Spalten aus MTJ-Speicherzellen (im folgenden kurz "Speicherzellenspalten" genannt) angeordnet.
Die MRAM-Vorrichtung 1 weist weiterhin einen Zeilendecoder 20, einen Spaltendecoder 25, einen Wortleitungstreiber 30, eine Wortleitungsstromsteuerschaltung 40 und Lese/Schreib- Steuerschaltungen 50, 60 auf.
Der Zeilendecoder 20 führt entsprechend einer durch ein Adresssignal ADD ausgedrückten Zeilenadresse RA in dem Speicherfeld 10 eine Zeilenauswahl durch. Der Spaltendecoder 25 führt entsprechend einer durch das Adresssignal ADD ausgedrückten Spaltenadresse CA in dem Speicherfeld 10 eine Spaltenauswahl durch. Der Wortleitungstreiber 30 aktiviert entsprechend dem Ergebnis der Zeilenauswahl durch den Zeilendecoder 20 eine Lesewortleitung RWL oder eine Schreibwortleitung WWL. Durch Zeilenadresse RA und Spaltenadresse CA wird eine Speicherzelle festgelegt, die als Ziel bestimmt ist, von dem eine Information gelesen oder in das eine Information geschrieben werden soll (im folgenden auch "ausgewählte Speicherzelle" genannt).
Die Wortleitungsstromsteuerschaltung 40 ist bereitgestellt, um bei dem Datenschreibvorgang einen Datenschreibstrom zu der Schreibwortleitung WWL zu leiten. Lese/Schreib-Steuerschaltungen 50 und 60 sind eine generische Bezeichnung für eine Gruppe von Schaltungen, die in einem an das Speicherfeld 10 angrenzenden Bereich vorgesehen sind, um beim Datenschreibbetrieb oder beim Datenlesebetrieb den Datenschreibstrom bzw. den Datenlesestrom zu der Bitleitung BL zu leiten.
Mit Bezug auf Fig. 2 hat das Speicherfeld 10 in n Zeilen und m Spalten angeordnete MTJ-Speicherzellen MC (n, m: natürliche Zahlen). Der Aufbau jeder MTJ-Speicherzelle ist ähnlich dem in Fig. 14 gezeigten und weist ein magnetisch-resistives Tunnelelement TMR auf, das als magnetischer Speicherabschnitt wirkt, dessen elektrischer Widerstandswert sich entsprechend dem Pegel der Speicherinformation ändert, und einen Zugrifftransistor ATR, der als Zugriffsgatter wirkt.
Entsprechend der ersten bis n-ten Speicherzellenzeile sind Lesewortleitungen RWL1 bis RWLn und Schreibwortleitungen WWL1 bis WWLn bereitgestellt. Entsprechend der ersten bis m-ten Speicherzellenspalte sind Bitleitungen BL1 und /BL1 bis BLm und /BLm bereitgestellt, die jeweils Bitleitungspaare BLP1 bis BLPm bilden.
Im folgenden werden Schreibwortleitungen, Lesewortleitungen, Bitleitungen und Bitleitungspaare, wenn sie allgemein beschrieben werden, mit ihren jeweiligen Bezugszeichen WWL, RWL, BL(/BL) und BLP beschrieben. Wenn jedoch eine bestimmte Schreibwortleitung, Lesewortleitung, Bitleitung oder ein bestimmtes Bitleitungspaar bezeichnet wird, werden sie durch Anhängen eines Zahlenindexes z. B. als RWL1, WWL1, BL1(/BL1) und BLP1 beschrieben.
Die MTJ-Speicherzellen MC jeder Zeile sind mit einer der Bitleitungen BL bzw. /BL verbunden. So sind z. B. von den zur ersten Speicherzellenspalte gehörenden MTJ-Speicherzellen die MTJ-Speicherzelle der ersten Zeile mit der Bitleitung /BL1 und die MTJ-Speicherzelle der zweiten Zeile mit der Bitleitung BL1 verbunden. In ähnlicher Weise sind die MTJ-Speicherzellen in den Zeilen mit ungerader Zeilennummer mit den Bitleitungen /BL1 bis /BLm verbunden, von denen jede jeweils eine der Bitleitungen in einem Bitleitungspaar ist. Die MTJ-Speicherzellen in den Zeilen mit gerader Zeilennummer sind mit den Bitleitungen BL1 bis BLm verbunden, von denen jede die jeweils andere der Bitleitungen in einem Bitleitungspaar ist.
Das Speicherfeld 10 weist weiterhin eine Mehrzahl von Dummy- Speicherzellen DMC auf, die mit den Bitleitungen BL1 und /BL1 bis BLm und /BLm verbunden sind. Die Dummy-Speicherzellen DMC sind in zwei Zeilen und m Spalten angeordnet, so dass sie je einer der Pseudolesewortleitungen DRWL1 und DWRL2 entsprechen. Die Dummy-Speicherzellen DMC, die der Dummy-Lesewortleitung DRWL1 entsprechen, sind mit den Bitleitungen BL1, BL2, ... BLm verbunden, die anderen Dummy-Speicherzellen DMC, die der Dummy- Lesewortleitung DRWL2 entsprechen, mit den Bitleitungen /BL1, /BL2, . . . /BLm.
Die Dummy-Speicherzelle DMC hat z. B. einen Aufbau, den man durch Ersetzen des magnetisch-resistive Tunnelelements TMR der in Fig. 14 dargestellten MTJ-Speicherzelle durch ein (nicht dargestelltes) Ersatzwiderstandselement erhält. Der elektrische Widerstandswert Rd des Ersatzwiderstandselements wird auf einen mittleren Wert zwischen den elektrischen Widerstandswerten R1 und R0 eingestellt, die den Pegeln "1" und "0" einer in der MTJ-Speicherzelle MC gespeicherten Information entsprechen (R1 > Rd > R0).
Wenn nach dem Ergebnis der Zeilenauswahl eine Zeile mit einer ungeraden Zeilennummer ausgewählt ist und die Bitleitungen /BL1 bis /BLm und die MTJ-Speicherzellen MC mit einander gekoppelt sind, wird die Dummy-Lesewortleitung DRWL1 aktiviert, und die Bitleitungen BL1 bis BLm und die Dummy-Speicherzellen DMC werden miteinander gekoppelt. Wenn andererseits nach dem Ergebnis der Zeilenauswahl eine Zeile mit einer geraden Zeilennummer ausgewählt ist und die Bitleitungen BL1 bis BLm und die MTJ- Speicherzellen MC mit einander gekoppelt sind, wird die Dummy- Lesewortleitung DRWL2 aktiviert, und die Bitleitungen /BL1 bis /BLm und die Dummy-Speicherzellen DMC werden miteinander gekoppelt.
Im folgenden werden die Pseudolesewortleitungen DRWL1 und DRWL2 ebenfalls generisch als eine Dummy-Lesewortleitung DRWL bezeichnet. Im folgenden werden ein Zustand mit hoher Spannung (Versorgungsspannungen Vcc1, Vcc2 und Vcc3) und ein Zustand mit niedriger Spannung (Massespannung Vss) von Signalen und Signalleitungen jeweils auch als "H-Pegel" bzw. "L-Pegel" bezeichnet.
In dem dem Wortleitungstreiber 30 über das Speicherfeld 10 gegenüberliegenden Bereich verbindet die Wortleitungsstromsteuerschaltung 40 jede Schreibwortleitung WWL mit der Massespannung Vss. Mit diesem Aufbau kann ein Datenschreibstrom Ip in einer vorherbestimmten Richtung zu einer Schreibwortleitung WWL geleitet werden, die selektiv über den Wortleitungstreiber 30 mit der Versorgungsspannung verbunden wird.
Entsprechend der ersten bis m-ten Speicherzellenspalte sind Schreibspaltenauswahlleitungen WCSL1 bis WCSLm und Lesespaltenauswahlleitungen RCSL1 bis RCSLm zum Ausführen der Spaltenauswahl bereitgestellt.
Bei dem Datenschreibvorgang aktiviert der Spaltendecoder 25 entsprechend dem Ergebnis der Decodierung der Spaltenadresse CA, d. h. dem Ergebnis einer Spaltenauswahl, eine der Schreibspaltenauswahlleitungen WCSL1 bis WCSLm auf einen Auswahlzustand (H-Pegel). Bei dem Datenlesevorgang aktiviert der Spaltendecoder 25 entsprechend dem Ergebnis einer Spaltenauswahl eine der Lesespaltenauswahlleitungen RCSL1 bis RCSLm auf einen Auswahlzustand (H-Pegel).
Weiterhin sind unabhängig voneinander ein Datenschreibbuspaar WDBP zum Übertragen von Schreibdaten und ein Datenlesebuspaar RDBP zum Übertragen von Lesedaten vorgesehen. Das Datenschreibbuspaar WDBP wird gebildet aus zueinander komplementären Datenschreibbussen WDB und /WDB, und das Datenlesebuspaar RDBP aus zueinander komplementären Datenlesebussen RDB und /RDB.
Die Lese/Schreib-Steuerschaltung 50 beinhaltet eine Datenschreibschaltung 51W, eine Datenleseschaltung 51R, sowie Lesespaltenauswahlgatter RCSG1 bis RCSGm, Lesegatter RG1 bis RGm, Lesetreiberauswahlgatter RCDG1 bis RCDGm und Schreibspaltenauswahlgatter WCSG1 bis WCSGm, die entsprechend den Speicherzellenspalten bereitgestellt sind.
Da die entsprechend den Speicherzellenspalten vorgesehenen Lesespaltenauswahlgatter RCSG1 bis RCSGm, Lesegatter RG1 bis RGm, Lesetreiberauswahlgatter RCDG1 bis RCDGm und Schreibspaltenauswahlgatter WCSG1 bis WRCSGm jeweils untereinander einen ähnlichen Äufbau haben, wird stellvertretend der Aufbau des Lesespaltenauswahlgatters RCSG1, des Lesegatters RG1, des Lesetreiberauswahlgatters RCDG1 und des Schreibspaltenauswahlgatter WCSG1 beschrieben, die entsprechend den Bitleitungen BL1 und /BL1 bereitgestellt sind.
Das Lesetreiberauswahlgatter RCDG1 weist Transistorschalter auf, die elektrisch zwischen die Bitleitungen BL1 und /BL1 und die Spannungsversorgung Vcc2 geschaltet sind. Die Transistorschalter werden entsprechend der Spannung auf der Lesespaltenauswahlleitung RCSL1 ein- bzw. ausgeschaltet. Genauer gesagt, wenn die Lesespaltenauswahlleitung RCSL1 auf den Auswahlzustand (H-Pegel) aktiviert wird, verbindet das Lesetreiberauswahlgatter RCDG1 elektrisch die Bitleitungen BL1 und /BL1 mit der Versorgungsspannung Vcc2.
Das Lesespaltenauswahlgatter RCSG1 und das Lesegatter RG1 sind zwischen den Datenlesebussen RDB1 und /RDB1 und der Massespannung Vss in Serie geschaltet. Das Lesespaltenauswahlgatter RCSG1 weist einen Transistorschalter auf, der elektrisch zwischen den Datenlesebus RDB und einen Knoten N1a geschaltet ist, und einen Transistorschalter, der elektrisch zwischen den Datenlesebus /RDB und einen Knoten N1b geschaltet ist. Die Transistorschalter werden entsprechend der Spannung auf der Lesespaltenauswahlleitung RCSL1 ein- bzw. ausgeschaltet. Insbesondere verbindet Lesespaltenauswahlgatter RCSG1, wenn die Lesespaltenauswahlleitung RCSL1 auf den Auswahlzustand (H-Pegel) aktiviert wird, elektrisch die Datenlesebusse RDB1 und /RDB1 mit den Knoten N1a bzw. N1b.
Das Lesegatter RG1 weist einen n-Kanal MOS-Transistor Q11 auf, der elektrisch zwischen den Knoten N1a und die Massespannung Vss geschaltet ist, und einen n-Kanal MOS-Transistor Q12, der elektrisch zwischen den Knoten N1b und die Massespannung Vss geschaltet ist. Die Gates der beiden Transistoren Q11 und Q12 sind jeweils mit den Bitleitungen BL1 bzw. /BL1 verbunden. Daher werden die Spannungen anden Knoten N1a bzw. N1b jeweils mit Treibstärken entsprechend den Spannungen auf den Bitleitungen BL1 und /BL1 auf die Massespannung Vss gezogen.
Konkret wird, wenn die Spannung auf der Bitleitung BL1 höher ist als auf der Bitleitung /BL1, Knoten N1b durch Transistor Q12 stärker auf die Massespannung Vss gezogen, so dass die Spannung an Knoten N1a höher wird als die an Knoten N1b. Wenn andererseits die Spannung auf der Bitleitung BL1 niedriger ist als auf der Bitleitung /BL1, wird die Spannung an Knoten N1b höher als die an Knoten N1a.
Das Schreibspaltenauswahlgatter WCSG1 weist einen Transistorschalter auf, der elektrisch zwischen den Datenschreibbus WDB und die Bitleitung BL1 geschaltet ist, und einen Transistorschalter, der zwischen den Datenschreibbus /WDB und die Bitleitung /BL1 geschaltet ist. Die Transistorschalter werden entsprechend der Spannung auf der Schreibspaltenauswahlleitung WCSL1 ein- bzw. ausgeschaltet. Insbesondere verbindet das Schreibspaltenauswahlgatter WCSG1, wenn die Schreibspaltenauswahlleitung WCSL1 auf den Auswahlzustand (H-Pegel) aktiviert wird, elektrisch die Datenschreibbusse WDB und /WDB mit den Bitleitungen BL1 bzw. /BL1.
Im folgenden werden die Lesespaltenauswahlleitungen RCSL1 bis RCSLm, die Schreibspaltenauswahlleitungen WCSL1 bis WCSLm, die Lesespaltenauswahlgatter RCSG1 bis RCSGm, die Lesegatter RG1 bis RGm, die Lesetreiberauswahlgatter RCDG1 bis RCDGm und die Schreibspaltenauswahlgatter WCSG1 bis WCSGm jeweils auch einfach generisch Lesespaltenauswahlleitung RCSL, Schreibspaltenauswahlleitung WCSL, Lesespaltenauswahlgatter RCSG, Lesegatter RG, Lesetreiberauswahlgatter RCDG bzw. Schreibspaltenauswahlgatter WCSG genannt.
Die Lese/Schreib-Steuerschaltung 60 weist kurzschließende Schalttransistoren 62-1 bis 62-m auf, die entsprechend den Speicherzellenspalten bereitgestellt sind. Die kurzschließenden Schalttransistoren 62-1 bis 62-m werden jeweils entsprechend den Schreibspaltenauswahlleitungen WCSL1 bis WCSLm ein- bzw. ausgeschaltet. So ist z. B. der kurzschließende Schalttransistor 62-1 in Verbindung mit der ersten Speicherzellenspalte bereitgestellt, und verbindet entsprechend der Aktivierung der Schreibspaltenauswahlleitung WCSL1 (H-Pegel) elektrisch ein Ende der Bitleitung BL1 mit einem Ende der Bitleitung /BL1 (auf der Seite, die dem Schreibspaltenauswahlgatter WCSGl gegenüberliegt).
Auf ähnliche Weise verbindet jeder der kurzschließenden Schalttransistoren 62-2 bis 62-m, die entsprechend den anderen Speicherzellenspalten bereitgestellt sind, entsprechend der Aktivierung der entsprechenden Schreibspaltenauswahlleitung WCSL2 bis WCSLm elektrisch die entsprechenden Bitleitungen BL und /BL miteinander, die in der entsprechenden Speicherzellenspalte ein Bitleitungspaar BLP bilden.
Die Lese/Schreib-Steuerschaltung 60 weist weiterhin Vorladetransistoren 64-1a und 64-1b bis 64-ma und 64-mb auf, die zwischen den Bitleitungen BL1 und /BL1 bis BLm und /BLM und der Massespannung Vss bereitgestellt sind. Jeder Vorladetransistor 64-1a und 64-1b bis 64-ma und 64-mb wird entsprechend der Aktivierung eines Bitleitungsvorladesignals BLPR ein- bzw. ausgeschaltet und lädt so die Bitleitungen BL1 und /BL1 bis BLm und /BLM auf die Massespannung Vss vor.
Im folgenden werden die kurzschließender Schalttransistoren 62-1 bis 62-m und die Vorladetransistoren 64-1a und 64-1b bis 64-ma und 64-mb auch generisch jeweils kurzschließender Schalttransistor 62 bzw. Vorladetransistor 64 genannt.
Das von der Steuerschaltung 5 erzeugte Bitleitungsvorladesignal BLPR wird mindestens für eine bestimmte Zeitdauer auf den H-Pegel aktiviert, bevor ein Datenlesevorgang in einer aktiven Zeitspanne der MRAM-Vorrichtung 1 ausgeführt wird. Andererseits wird bei dem Datenlesevorgang und dem Datenschreibvorgang in einer aktiven Zeitspanne der MRAM-Vorrichtung 1 das Bitleitungsvorladesignal BLPR auf L-Pegel deaktiviert und der Vorladetransistor 64 ausgeschaltet.
Im folgenden wird der Aufbau der Datenleseschaltung 51R und der Datenschreibschaltung 51W beschrieben.
Mit Bezug auf Fig. 3 weist die Datenleseschaltung 51R auf: Stromquellen 161 und 162 zum Aufnehmen der Versorgungsspannung Vcc1 und zum Zuführen eines bestimmten Stroms zu den beiden internen Knoten Ns1 und Ns2; einen n-Kanal MOS-Transistor 163, der zwischen den internen Knoten Ns1 und den Datenlesebus RDB geschaltet ist; einen n-Kanal MOS-Transistor 164, der zwischen den internen Knoten Ns2 und den Datenlesebus /RDB geschaltet ist und einen Verstärker 165 zum Verstärken eines Spannungsunterschieds zwischen den internen Knoten Ns1 und Ns2 und zum Ausgeben der Lesedaten DOUT.
Eine Referenzspannung Vrr wird an das Gate der beiden n-Kanal MOS-Transistoren 163 und 164 angelegt. Widerstände 166 und 167 sind bereitgestellt, um die internen Knoten Ns1 und Ns2 auf die Massespannung Vss herunterzuziehen. Mit so einer Anordnung kann die Datenleseschaltung 51R den Lesestrom zum Lesen der Datenlesebusse RDB und /RDB bei dem Datenlesevorgang liefern.
Bei dem Datenlesevorgang werden die Datenlesebusse RDB und /RDB durch das Lesegatter RG, das einer ausgewählten Speicherzellenspalte entspricht, mit unterschiedlichen Treibstärken auf die Massespannung Vss heruntergezogen. Durch Verstärken der Spannungsdifferenz zwischen den internen Knoten Ns1 und Ns2 durch die Datenleseschaltung 51R kann die in der ausgewählten Speicherzelle gespeicherte Information ausgelesen werden.
Mit Bezug auf Fig. 4 weist die Datenleseschaltung 52R, die einer Variation der Datenleseschaltung 51R entspricht, folgendes auf: p-Kanal MOS-Transistoren 171 und 172, die als Vorladetransistoren verwendet werden; n-Kanal MOS-Transistoren 173 und 174, die als Schalttransistoren verwendet werden; einen kreuzgekoppelten Verstärker 175, einen n-Kanal MOS-Transistor 180, der als Schalter zum Speisen eines Betriebstroms an den kreuzgekoppelten Verstärker 175 verwendet wird; und Inverter 182 und 184.
Der p-Kanal MOS-Transistor 171 ist zwischen die Versorgungsspannung Vcc1 und den internen Knoten Nr geschaltet, der p- Kanal MOS-Transistor 172 zwischen die Versorgungsspannung Vcc und den internen Knoten /Nr. Den Gates der beiden p-Kanal MOS- Transistoren 171 und 172 wird ein Vorladesignal φpr zugeführt, das für eine bestimmte Zeitdauer vor dem Datenlesevorgang auf L-Pegel aktiviert ist.
Der n-Kanal MOS-Transistor 173 ist zwischen den internen Knoten Nr und den Datenlesebus RDB geschaltet, der n-Kanal MOS- Transistor 174 zwischen den internen Knoten /Nr und den Datenlesebus /RDB. Dem Gate der beiden n-Kanal MOS-Transistoren 173 und 174 wird ein Triggerimpuls φtr zugeführt, der für eine bestimmte Zeitspanne bei dem Datenlesevorgang auf L-Pegel aktiviert ist.
Der kreuzgekoppelte Verstärker 175 weist p-Kanal MOS- Transistoren 176 und 177 sowie n-Kanal MOS-Transistoren 178 und 179 auf, die über Kreuz verbunden sind. Der n-Kanal MOS- Transistor 180 ist zwischen den kreuzgekoppelten Verstärker 175 und die Massespannung Vss geschaltet und empfängt an seinem Gate ein Lesesignal φs. Das Lesesignal φs hat eine aktive Zeitspanne (H-Pegel), die bei dem Datenlesevorgang zumindest mit dem Triggerimpuls φtr überlappt.
Vor dem Datenlesevorgang werden die beiden Knoten Nr und /Nr entsprechend einer Aktivierung des Vorladesignal φpr auf die Versorgungsspannung Vcc1 vorgeladen. In einem Zustand, bei dem die Knoten Nr und /Nr jeweils elektrisch mit den Datenlesebussen RDB bzw. /RDB verbunden sind, wird der Datenlesevorgang gestartet. Weiter trennen die n-Kanal MOS-Transistoren 173 und 174 nach einem bestimmten Zeitablauf nach dem Start des Datenlesevorgangs entsprechend der Aktivierung (L-Pegel) des Triggerimpulses φtr die Datenlesebusse RDB und /RDB elektrisch von den internen Knoten Nr bzw. /Nr.
Der kreuzgekoppelte Verstärker 175 empfängt den von dem n-Kanal MOS-Transistor 180 entsprechend der Aktivierung des Lesesignals φs gelieferten Betriebstrom und verstärkt den Spannungsunterschied zwischen den internen Knoten Nr und /Nr auf die Amplitude zwischen der Versorgungsspannung Vcc1 und der Massespannung Vss. Das heißt, wenn durch den Datenlesevorgang die Spannung an dem Datenlesebus RDB höher wird als die an dem Datenlesebus /RDB, werden die internen Knoten Nr und /Nr jeweils auf die Versorgungsspannung Vcc1 bzw. auf die Massespannung Vss gesetzt.
Die Inverter 182 und 184 invertieren die Spannungspegel an den internen Knoten Nr und /Nr zum Erzeugen der Lesedaten DOUT bzw. /DOUT. Das heißt, die Polarität der Lesedaten DOUT bzw. /DOUT entspricht der der Datenlesebusse RDB bzw. /RDB.
Mit Bezug auf Fig. 5 weist die Datenschreibschaltung 51W auf: einen p-Kanal MOS-Transistor 151 zum Einspeisen eines konstanten Stroms in einen internen Knoten Nw0; einen p-Kanal MOS- Transistor 152 und eine Stromquelle 153, die einen Stromspiegel bilden zum Steuern des Stroms, der durch Transistor 151 fließt und Inverter 154, 155 und 156, die mit einem Betriebstrom arbeiten, der über den internen Knoten Nw0 zugeführt wird. Alle Inverter 154, 155 und 156 arbeiten mit der zugeführten Versorgungsspannung Vcc3 und der Massespannung Vss.
Der Inverter 154 invertiert den Spannungspegel der Schreibdaten DIN und überträgt das Ergebnis an den Datenschreibbus WDB. Der Inverter 155 invertiert den Spannungspegel der Schreibdaten DIN und überträgt das Ergebnis an einen Eingangsknoten des Inverters 156. Der Inverter 156 invertiert einen Ausgang des Inverters 155 und überträgt das Ergebnis an den Datenschreibbus /WDB. Daher setzt die Datenschreibschaltung 51W entsprechend dem Spannungspegel der Schreibdaten DIN die Spannung an jedem Inverterknoten Nw1 und Mw2 auf einen der Werte von Versorgungsspannung Vcc3 bzw. Massespannung Vss.
Mit Bezug auf Fig. 6 werden im folgenden die Datenlese- und Datenschreibvorgänge in der MRAM-Vorrichtung gemäß der ersten Ausführungsform beschrieben.
Als erstes wird der Datenlesevorgang beschrieben.
Vor dem Datenlesevorgang werden die Datenlesebusse RDB und /RDB auf die Versorgungsspannung Vcc1 und die Bitleitungen BL und /BL auf die Massespannung Vss vorgeladen.
Bei dem Datenlesevorgang werden die beiden Bitleitungen BL und /BL, die einer ausgewählten Speicherzelle entsprechen, über das entsprechende Lesetreiberauswahlgatter RCDG elektrisch mit der Versorgungsspannung Vcc2 verbunden.
Weiterhin wird eine der Lesewortleitungen RWL, die der ausgewählten Speicherzelle entspricht, entsprechend dem Ergebnis einer Zeilenauswahl in den Auswahlzustand (H-Pegel) aktiviert. Dadurch wird die ausgewählte Speicherzelle elektrisch zwischen eine der Bitleitungen BL bzw. /BL und die Massespannung Vss geschaltet. Eine der Pseudolesewortleitungen DRWL1 bzw. DRWL2 wird aktiviert, und die andere Bitleitung BL bzw. /BL, die nicht mit der MTJ-Speicherzelle MC gekoppelt ist, wird mit der Dummy-Speicherzelle DMC gekoppelt.
Andererseits werden die Schreibwortleitung WWL und die Schreibspaltenauswahlleitung WCSL deaktiviert auf den L-Pegel (Massespannung Vss). Der Schreibwortleitung WWL und den Datenschreibbussen WDB und /WDB wird kein Strom zugeführt.
Wie oben beschrieben, werden bei dem Datenlesevorgang beide Bitleitungen BL und /BL über die ausgewählte Speicherzelle oder die als Widerstand wirkende Dummy-Speicherzelle DMC auf die Massespannung Vss heruntergezogen. Weiterhin werden in der ausgewählten Speicherzellenspalte die beiden entsprechenden Bitleitungen BL und /BL durch das Lesetreiberauswahlgatter RCDG auf die Versorgungsspannung Vcc2 heraufgezogen. Die Spannungen auf den Bitleitungen BL und /BL werden entsprechend der Heraufziehstärke (nach Vcc2) und der Herunterziehstärke (nach Vss) festgelegt, anders ausgedrückt, entsprechend dem elektrischen Widerstand der ausgewählten Speicherzelle oder der als Widerstand wirkenden Dummy-Speicherzelle.
Wenn z. B. der Pegel der in der ausgewählten Speicherzelle gespeicherten Information "1" ist (elektrischer Widerstandswert R1), tritt in einer Bitleitung BL bzw. /BL, die mit der ausgewählten Speicherzelle verbunden ist, eine Spannungsänderung ΔV1 auf, die größer ist als eine Spannungsänderung ΔVm, die in der anderen Bitleitung BL bzw. /BL auftritt, die mit der Dummy- Speicherzelle DMC verbunden ist. Die Beziehung zwischen den Spannungen auf den Bitleitungen BL und /BL, die ein der ausgewählten Speicherzelle entsprechendes Bitleitungspaar BLP bilden, ändert sich entsprechend dem Pegel der gespeicherten Information, die ausgelesen wird. Entsprechend einem solchen Spannungsunterschied zwischen den Bitleitungen BL und /BL werden die Potentiale der Datenlesebusse RDB und /RDB durch das Lesegatter RG angesteuert.
Das heißt, wenn die Spannung auf der Bitleitung BL höher ist als die auf der Bitleitung /BL, wird der Datenlesebus /RDB durch das Lesegatter RG stärker zur Massespannung Vss gezogen als der Datenlesebus RDB (die Spannungen in Fig. 6 erfüllen die Beziehung ΔVb1 > ΔVbm).
Der Spannungsunterschied zwischen den Datenlesebussen RDB und /RDB, der wie oben beschrieben auftritt, wird durch die Datenleseschaltung 51R bzw. 52R verstärkt, wodurch die Ausgabe von Lesedaten DOUT mit H-Pegel ermöglicht wird. Bei Verwendung der Datenleseschaltung 52R wird das Vorladesignal φpr während des Datenlesevorgangs auf H-Pegel deaktiviert. Weiterhin wird nach Ablauf einer bestimmten Zeit nach dem Start des Datenlesevorgangs das Lesesignal φs auf H-Pegel aktiviert und der Triggerimpuls φtr auf L-Pegel aktiviert zum Erlangen einer mit dem Lesesignal φs überlappenden aktiven Zeitspanne.
Wenn andererseits die ausgewählte Speicherzelle eine "0" speichert (elektrischer Widerstandswert R0), d. h. wenn die Spannung auf der Bitleitung /BL höher ist als die auf der Bitleitung BL, wird der Datenlesebus RDB durch das Lesegatter RG stärker zur Massespannung Vss gezogen als der Datenlesebus /RDB. Aufgrund des Spannungsunterschieds zwischen den Datenlesebussen RDB und /RDB können Lesedaten DOUT mit L-Pegel ausgegeben werden.
Mit dem Aufbau, bei dem die Potentiale der Datenlesebusse RDB und /RDB über das Lesegatter RG getrieben werden, kann der Datenlesevorgang durchgeführt werden, während die Datenlesebusse RDB und /RDB, die eine hohe parasitäre Kapazität aufweisen, von dem Pfad des Lesestroms ausgeschlossen sind, der durch die ausgewählte Speicherzelle (oder Dummy-Speicherzelle) fließt. Auf diese Weise kann eine RC-Last an dem Pfad des Lesestroms, der durch die ausgewählte Speicherzelle oder Dummy-Speicherzelle fließt, unterdrückt werden, und eine Spannungsänderung, die zum Lesen der Daten erforderlich ist, kann schnell in den Bitleitungen BL und /BL erreicht werden. Als Folge davon kann der Datenlesevorgang mit höherer Geschwindigkeit ausgeführt werden, und ein Zugriff auf die MRAM-Vorrichtung kann mit höherer Geschwindigkeit ausgeführt werden.
Weiterhin ist zum Unterdrücken einer über das magnetischresistive Tunnelelement TMR in der MTJ-Speicherzelle abfallenden Spannung die Versorgungsspannung Vcc2 zum Hochziehen der Bitleitungen BL und /BL während des Datenlesevorgangs festgelegt. Im Allgemeinen muss in Hinblick auf die Zuverlässigkeit der Isolierschicht als Tunnelbarriere in dem magnetischresistiven Tunnelelement die Vorspannung auf ca. 400 mV oder weniger eingestellt werden. Dadurch wird die Betriebszuverlässigkeit der MTJ-Speicherzelle sichergestellt und darüber hinaus kann der Datenlesevorgang mit höherer Geschwindigkeit durchgeführt werden.
Da die Vorladespannung der Bitleitungen BL und /BL auf die Massespannung eingestellt ist, tritt in einer nicht ausgewählten Spalte kein Entladestrom der Bitleitungen BL und /BL durch den Zugrifftransistor auf, der entsprechend der Aktivierung der Lesewortleitung RWL der ausgewählten Zeile eingeschaltet wird. Dadurch kann der durch Auf- und Entladen in Verbindung mit der Vorladung auf den Bitleitungen BL und /BL bedingte Leistungsverbrauch verringert werden.
Im folgenden wird nun der Datenschreibvorgang beschrieben.
Eine Schreibspaltenauswahlleitung WCSL wird entsprechend dem Ergebnis einer Spaltenauswahl in den Auswahlzustand (H-Pegel) aktiviert, und das entsprechende Schreibspaltenauswahlgatter WCSG wird eingeschaltet. Dementsprechend werden jeweils ein Ende der Bitleitung BL und eine Ende der Bitleitung /BL in der ausgewählten Spalte, die der ausgewählten Speicherzelle entspricht, mit den Datenschreibbussen WDB bzw. /WDB verbunden.
Weiterhin wird bei dem Datenschreibvorgang der entsprechende kurzschließende Schalttransistor 62 eingeschaltet, um die anderen Enden der Bitleitungen BL und /BL in der ausgewählten Spalte miteinander kurzzuschließen (auf der dem Schreibspaltenauswahlgatter WCSG gegenüberliegenden Seite).
Wie bereits oben beschrieben, legt die Datenschreibschaltung 51W die beiden Datenschreibbusse WDB und /WDB entweder auf die Versorgungsspannung Vcc3 oder auf die Massespannung Vss. Wenn z. B. der Schreibdatenwert DIN der L-Pegel ist, wird ein Datenschreibstrom -Iw zugeführt zum Schreiben von Daten mit L-Pegel auf den Datenschreibbus WDB. Der Datenschreibstrom -Iw wird der Bitleitung BL in der ausgewählten Spalte über das Schreibspaltenauswahlgatter WCSG zugeführt.
Der der Bitleitung BL in der ausgewählten Spalte zugeführte Datenschreibstrom -Iw wird durch den kurzschließenden Schalttransistor 62 zurückgeleitet. Daher wird durch die andere Bitleitung /BL ein Strom +Iw in entgegengesetzter Richtung geleitet. Der in der Bitleitung /BL fließende Datenschreibstrom +Iw wird über das Schreibspaltenauswahlgatter WCSG dem Datenschreibbus /WDB zugeführt.
Weiterhin wird eine der Schreibwortleitungen WWL, entsprechend dem Ergebnis einer Zeilenauswahl in den Auswahlzustand (H-Pegel: Versorgungsspannung Vcc3) aktiviert, und ein Datenschreibstrom Ip wird zugeführt. Dadurch wird eine Information in die ausgewählte Speicherzelle eingeschrieben, in der der Datenschreibstrom sowohl durch die entsprechende Schreibwortleitung WWL als auch durch die entsprechende Bitleitung BL (oder /BL) fließt. Die Richtung der beiden Datenschreibströme -Iw und +Iw, die durch die Bitleitungen BL und /BL in der ausgewählten Spalte fließen, wird entsprechend dem Schreibdatenwert DIN geschaltet.
Bei dem Datenschreibvorgang wird die Lesewortleitung RWL in dem nichtausgewählten Zustand (L-Pegel) gehalten. In der Datenleseschaltung 52R wird bei dem Datenschreibvorgang das Vorladesignal φpr auf den H-Pegel aktiviert. Andererseits wird das Lesesignal φs auf den L-Pegel deaktiviert, und der Triggerimpuls φtr wird auf den H-Pegel deaktiviert.
Ebenfalls werden bei dem Datenschreibvorgang durch Aktivierung des Bitleitungsvorladesignals BLPR auf H-Pegel die Spannungen auf den Bitleitungen BL und /BL entsprechend dem Pegel der Vorladespannung bei dem Datenlesevorgang auf die Massespannung Vss eingestellt.
In ähnlicher Weise wird die Spannung der beiden Datenlesebusse RDB und /RDB entsprechend der Vorladespannung bei dem Datenlesevorgang auf die Versorgungsspannung Vcc1 eingestellt. Durch das Einstellen der Spannungen auf den beiden Bitleitungen BL und /BL in den nicht ausgewählten Spalten und auf den beiden Datenlesebussen RDB und /RDB beim Datenschreibvorgang auf die für den Datenlesevorgang vorbereite Vorladespannung wird ein neuer Vorladevorgang vor dem Datenlesevorgang überflüssig, so dass der Datenlesevorgang mit einer höheren Geschwindigkeit durchgeführt werden kann.
Im folgenden wird der Versorgungsspannungspegel der Datenlese- und Datenschreib-Schaltungssysteme beschrieben. Vcc1 als Betriebsversorgungsspannung der Datenleseschaltungen SIR und 52R und Vcc2 als Spannung zum Heraufziehen der Bitleitungen BL und /BL werden so eingestellt, dass Vcc1 > Vcc2 erfüllt ist, um die Amplitude auf der Bitleitung zu verringern und dadurch die an dem magnetisch-resistiven Tunnelelement abfallende Spannung zu unterdrücken und um die Spannungsamplitude auf den Datenlesebussen RDB und /RDB zu erhöhen.
Andererseits muss bei dem Datenschreibvorgang das magnetischresistive Tunnelelement TMR in der ausgewählten Speicherzelle hinreichend magnetisiert werden. Zu diesem Zweck ist Vcc3 als eine Betriebsversorgungsspannung der Datenschreibschaltung 51W höher eingestellt als die Versorgungsspannungen Vcc1 und Vcc2, um über die Datenschreibbusse WDB und /WDB einen hinreichenden Datenschreibstrom Iw zuzuführen, d. h. die Einstellung wird so durchgeführt, dass die Beziehung Vcc3 > Vcc1 > Vcc2 erfüllt ist.
So können z. B. durch Verwendung eines Aufbaus, bei dem als Versorgungsspannung Vcc3 eine externe Versorgungsspannung, die von außerhalb der MRAM-Vorrichtung zugeführt wird, so wie sie ist verwendet wird, und bei dem weiterhin zum Erzeugen der Versorgungsspannungen Vcc1 und Vcc2 die externe Versorgungsspannung durch eine nicht dargestellte Spannungsabwärtsumsetzschaltung verringert wird, die Versorgungsspannungen entsprechend der Beziehung "Vcc3 > Vcc1 > Vcc2" effizient zugeführt werden.
Mit Bezug auf Fig. 7 unterscheidet sich der Aufbau gemäß einer Abänderung der ersten Ausführungsform von dem der ersten Ausführungsform im Hinblick darauf, dass an Stelle der Datenschreibschaltung 51W eine Datenschreibschaltung 52W bereitgestellt ist und dass Lesetreiberauswahlgatter RCDG1 bis RCDGm nicht vorgesehen sind.
Mit Bezug auf Fig. 8 weist die Datenschreibschaltung 52W gemäß der Abänderung der ersten Ausführungsform zusätzlich zu dem Aufbau der Datenschreibschaltung 51W zum Zuführen des Datenschreibstroms eine Pull-Up-Schaltung 53 auf.
Die Pull-Up-Schaltung 53 weist einen Pull-Up-Transistor 157 auf, der zwischen die Versorgungsspannung Vcc2 und den Datenschreibbus WDB geschaltet ist, und einen Pull-Up-Transistor 158, der zwischen die Versorgungsspannung Vcc2 und den Datenschreibbus /WDB geschaltet ist. Die Pull-Up-Transistoren 157 und 158 können beide die Form eines p-Kanal MOS-Transistors haben zur Aufnahme eines Schreibsteuersignals WE an ihrem Gate, das z. B. in dem Datenschreibvorgang auf H-Pegel aktiviert und bei dem Datenlesevorgang auf L-Pegel deaktiviert wird. Da der Aufbau des Abschnitts, der der Datenschreibschaltung 51W entspricht, ähnlich ist wie in Fig. 5 dargestellt, wird die ausführliche Beschreibung hier nicht wiederholt.
Bei dem Datenschreibvorgang werden die Pull-Up-Transistoren 157 und 158 ausgeschaltet. Als Folge davon können ähnlich wie bei der Datenschreibschaltung 51W die Datenschreibströme ±Iw den Datenschreibbussen WDB und /WDB zugeführt werden. Andererseits wird bei dem Datenlesevorgang die Zufuhr der Datenschreibströme ±Iw durch den der Datenschreibschaltung 51W entsprechenden Abschnitt beendet, und die Datenschreibbusse WDB und /WDB werden beide durch die Pull-Up-Transistoren 157 und 158, die eingeschaltet werden, auf die Versorgungsspannung Vcc2 hochgezogen.
Mit Bezug auf Fig. 9 wird in dem Aufbau gemäß der Abänderung der ersten Ausführungsform auch bei dem Datenlesevorgang die der ausgewählten Spalte entsprechende Schreibspaltenauswahlleitung WCSL auf den H-Pegel aktiviert. Dadurch werden die auf die Versorgungsspannung Vcc2 hochgezogenen Datenschreibbusse WDB und /WDB elektrisch mit den Bitleitungen BL und /BL in der ausgewählten Spalte verbunden.
Das heißt der Aufbau gemäß der Abänderung der ersten Ausführungsform unterscheidet sich von dem Aufbau gemäß der ersten Ausführungsform im Hinblick darauf, dass die Bitleitungen BL und /BL in der ausgewählten Spalte durch eine Datenschreibschaltung. (die Datenschreibschaltung 52W) hochgezogen werden. Da die Spannungsänderungen, die an den zu der Versorgungsspannung Vcc2 heraufgezogenen Bitleitungen BL und /BL und an den durch das Lesegatter RG zu der Massespannung Vss herabgezogenen Datenlesebussen RDB und /RDB auftreten, und der durch Nachweisen der Spannungsänderung durchgeführte Datenlesevorgang ähnlich ist wie bei Fig. 6 beschrieben, wird die ausführliche Beschreibung hier nicht wiederholt.
Da der Ablauf des Datenschreibvorgangs ebenfalls ähnlich ist wie bei Fig. 6 beschrieben, wird die ausführliche Beschreibung hier nicht wiederholt.
In dem Aufbau gemäß der Abänderung der ersten Ausführungsform brauchen die Lesetreiberauswahlgatter RCDG1 bis RCDGm nicht bereitgestellt zu werden, um die der ausgewählten Spalte entsprechenden Bitleitungen BL und /BL effizient heraufzuziehen. Da die Datenschreibbusse WDB und /WDB in einer Zeit, die nicht dem Datenschreibvorgang entspricht, auf die Versorgungsspannung Vcc2 heraufgezogen werden können, wird keine Verschlechterung der Arbeitsgeschwindigkeit beim Beginn des Datenlesevorgangs bewirkt.
Die Spannungspegel der Versorgungsspannungen Vcc1, Vcc2 und Vcc3 können in ähnlicher Weise wie bei der ersten Ausführungsform eingestellt werden.
In einer zweiten Ausführungsform wird der Aufbau einer MRAM- Vorrichtung zum parallelen Empfangen und Übermitteln von Mehrbitdaten von oder nach außen beschrieben.
Mit Bezug auf Fig. 10 weist ein Speicherfeld gemäß der zweiten Ausführungsform der vorliegenden Erfindung N Speicherbänke MB1 bis MBN auf (N: ganze Zahl größer oder gleich 2), die in der Spaltenrichtung nebeneinander angeordnet sind. Alle Speicherbänke MB1 bis MBN haben einen Aufbau, der dem des Speicherfeldes 10 der ersten Ausführungsform entspricht.
Entlang der Spaltenrichtung sind M Datenbuspaare DBP1 bis DBPM vorgesehen (M: ganze Zahl größer oder gleich 2), die von den Speicherbänken MB1 bis MBN gemeinsam genutzt werden. Datenbuspaar DBP1 z. B. weist die komplementären Datenbusse DB1 und /DB1 auf. Im folgenden werden die Datenbuspaare DBP1 bis DBPM generisch einfach auch Datenbuspaar DBP genannt, die Datenbusse DB1 bis DBM werden generisch einfach auch Datenbus DB genannt, und die Datenbusse /DB1 bis /DBM werden generisch einfach auch Datenbus /DB genannt.
Die Lese/Schreib-Steuerschaltungen 50 und 60 weisen jeweils Datenleseschaltungen RDV1 bis RDVM und Datenschreibschaltungen WDV1 bis WDVDM auf, die entsprechend den Datenbuspaaren DBP1 bis DBPm bereitgestellt sind. Die Datenleseschaltungen RDV1 bis RDVm arbeiten gemäß den jeweiligen Steuersignalen RE1 bis REM. In ähnlicher Weise arbeiten die Datenschreibschaltungen WDV1 bis WDVM gemäß den jeweiligen Steuersignalen WE1 bis WEN.
Für jede Datenleseschaltung RDV1 bis RDVM kann der Aufbau der Datenleseschaltungen 51R bzw. 52R, die mit Bezug auf Fig. 3 und 4 beschrieben sind, verwendet werden. Insbesondere kann bei den Datenleseschaltungen 51R bzw. 52R durch Nachweisen und Verstärken der Spannungen auf den entsprechenden Datenbussen DB und /DB anstelle der Datenlesebusse RDB und /RDB ein ähnlicher Datenlesevorgang durchgeführt werden.
Insbesondere kann dadurch, dass jede Speicherbank MB1 bis MBK so aufgebaut ist, dass der Datenlesevorgang in ähnlicher Weise wie bei der ersten Ausführungsform unter Verwendung eines Lesegatters RG ausgeführt wird, die Datenleseschaltung 52R angewendet werden, die nicht die Funktion der Zufuhr des Lesestroms Is aufweist und zur Miniaturisierung geeignet ist. Dadurch kann die hohe Geschwindigkeit des Datenlesevorgangs und die Zuverlässigkeit des Betriebs einer MTJ-Speicherzelle sichergestellt werden, und bei dem Aufbau, in dem eine Mehrzahl von Datenleseschaltungen vorgesehen sind, kann eine Verringerung der Chipfläche erreicht werden.
Wenn die Datenleseschaltung 51R angewendet wird, die die Funktion der Zufuhr des Lesestrom Is aufweist, können die Daten durch Zufuhr des Lesestroms Is zu einer ausgewählten Speicherzelle über Datenbus DB (/DB) und Bitleitung BL (/BL) auf ähnliche Weise wie bei der bekannten Technik gelesen werden.
Für jede Datenschreibschaltung WDV1 bis WDVM kann der Aufbau der Datenschreibschaltung 51W bzw. 52W, der jeweils in Fig. 5 bzw. 8 dargestellt ist, verwendet werden. Insbesondere kann bei den Datenschreibschaltungen 51W bzw. 52W durch Verwendung des Aufbaus, bei dem die Spannungen auf den entsprechenden Datenbussen DB und /DB anstelle der Datenschreibbusse WDB und /WDB getrieben werden, ein ähnlicher Datenschreibvorgang durchgeführt werden.
Insbesondere kann dadurch, dass jede Speicherbank MB1 bis MBK so aufgebaut ist, dass der Datenschreibvorgang in ähnlicher Weise wie bei der ersten Ausführungsform unter Verwendung eines Lesegatters RG ausgeführt wird, durch Verwenden der Datenschreibschaltung 52W die Chipfläche weiter verringert werden.
Mit einem solchen Aufbau kann jedes Datenbuspaar DBP unabhängig Daten von der ausgewählten Speicherzelle lesen bzw. in sie übertragen. Daher können durch gleichzeitige Verwendung einer Mehrzahl von Datenbuspaaren DBP Daten mit einer Mehrzahl von Bits parallel gelesen bzw. geschrieben werden.
Ein Datenbuspaar DBP ist alle k Speicherzellen vorgesehen (k: natürliche Zahl).
Fig. 11 ist ein Schaltbild zur Erklärung der Anordnung des Datenbuspaars. Da die Datenbuspaare DBP1 bis DPBM in ähnlicher Weise vorgesehen sind, ist in Fig. 11 stellvertretend der Aufbau des Datenbuspaars DBP gezeigt.
Mit Bezug auf Fig. 11 aktiviert der Spaltendecoder 25 selektiv die Lesespaltenauswahlleitungen RCSL1 bis RCLSk und die Schreibspaltenauswahlleitungen WCSL1 bis WCSLk zur Auswahl einer Spalte aus k Speicherzellenspalten, die demselben Datenbuspaar entsprechen.
Entsprechend der ersten bis k-ten Speicherzellenspalte sind Schreibspaltenauswahlgatter WCSG, Lesespaltenauswahlgatter RCSG, Lesegatter RG und Lesetreiberauswahlgatter RCDG vorgesehen, die ähnlich sind wie die der ersten Ausführungsform. MTJ- Speicherzellen MC, Dummy-Speicherzellen DMC, kurzschließende Schalttransistoren 62 und Vorladetransistoren 64 sind ebenfalls in einer ähnlichen Weise vorgesehen wie in dem in Fig. 2 dargestellten Speicherfeld.
Entsprechend der Aktivierung der entsprechenden Lesespaltenauswahlleitung RCSL verbindet das Lesespaltenauswahlgatter RCSG elektrisch die Datenbusse DB1 und /DB1 mit den entsprechenden Bitleitungen BL und /BL. In ähnlicher Weise verbindet das Schreibspaltenauswahlgatter WCSG entsprechend der Spannung auf der entsprechenden Schreibspaltenauswahlleitung WCSL elektrisch die Bitleitungen BL und /BL mit den entsprechenden Datenbussen DB1 und /DB1. Mit einem solchen Aufbau kann ein Datenbuspaar DBP durch k Speicherzellenspalten gemeinsam genutzt werden.
Die Datenbusse DB und /DB sind in der selben Richtung vorgesehen wie die Bitleitungen BL und /BL. Andererseits sind die Lesespaltenauswahlleitung RCSL und die Schreibspaltenauswahlleitung WCSL in einer Richtung vorgesehen, die die Bitleitungen BL und /BL kreuzt (d. h. in Zeilenrichtung). Mit diesem Aufbau kann ein großer Leitungsabstand sichergestellt werden, während eine Anhäufung von Leitungen, die in der selben Richtung vorgesehen sind wie die Bitleitungen BL und /BL, vermieden wird.
Mit Bezug zurück auf Fig. 10 werden die Speicherbänke MB1 bis MBN entsprechend einer nicht dargestellten Bankadresse ausgewählt. In einer ausgewählten Speicherbank werden Lesedaten DOUT und Schreibdaten DIN aus M' Bits (M': natürliche Zahl kleiner oder gleich M) durch einen einzigen Datenschreibbefehl bzw. Datenlesebefehl nach außen geliefert bzw. von außen empfangen.
Daher können bei dem Datenlesevorgang Daten mit maximal M Bits parallel ausgelesen werden. Dadurch kann eine MRAM-Vorrichtung aufgebaut werden, die besonders an ein System-LSI oder ähnliches angepasst ist zum Kombinieren mit einer Logik auf demselben Chip.
Andererseits muss bei dem Datenschreibvorgang ein relativ hoher Datenschreibstrom durch die Bitleitungen BL und /BL geleitet werden. Wenn die Anzahl der Bits der Schreibdaten, die parallel geschrieben werden sollen (im folgenden auch "Anzahl paralleler Schreibbits" genannt), hoch ist, steigt daher auch der Datenstromverbrauch proportional an. Insbesondere wird in einem Aufbau, in dem eine Mehrzahl von Bits parallel gelesen wird, wenn die Anzahl der Bits der Lesedaten, die parallel gelesen werden sollen (im folgenden auch "Anzahl paralleler Lesebits" genannt), auf einen ähnlichen Wert gesetzt wird wie die Anzahl der Bits, die parallel geschrieben werden sollen, der Spitzenstromwert übermäßig groß, und die Last an dem Spannungsversorgungssystem steigt. Dadurch ist zu befürchten, dass durch den Einfluss des Prellens der Versorgungsspannung ein Fehlbetrieb eintritt.
In der Anordnung gemäß der zweiten Ausführungsform wird daher durch eine in der Steuerschaltung 5 eingeschlossene Schreibauswahlschaltung 6 die Anzahl paralleler Schreibbits kleiner eingestellt als die Anzahl paralleler Lesebits.
Wenn z. B. Daten mit M' Bit parallel ausgelesen werden, wird die Anzahl der Datenbits, die parallel zur gleichen Zeit in das Speicherfeld 10 geschrieben werden sollen, auf N' Bits eingestellt (N': natürliche Zahl kleiner als M').
Mit Bezug auf Fig. 12A und 12B wird nun die Betriebssteuerung der Datenleseschaltung und der Datenschreibschaltung durch die Steuerschaltung 5 beschrieben.
Als Beispiel wird in Fig. 12A und 12B der Fall beschrieben, bei dem die Anzahl M der angeordneten Datenbuspaare DBP und die Anzahl M' der Datenbits, die in einem einzigen Datenlesevorgang oder Datenschreibvorgang übertragen werden, einander gleich sind, d. h. M = M' = 8.
Mit Bezug auf Fig. 12A wird bei dem Datenlesevorgang zum Zeitpunkt tr0 ein einziger Datenlesebefehl gestartet, Lesesteuersignale RE1 bis RE8 werden gleichzeitig aktiviert und Daten mit 8 Bit (M' Bit) werden parallel ausgelesen. In so einem Fall, bei dem M = M' ist, kann jede Datenleseschaltung entsprechend einem gemeinsamen Lesesteuersignal RE aktiviert werden.
Mit Bezug auf Fig. 12B wird bei dem Datenschreibvorgang zum Unterdrücken eines Anstiegs des Spitzenstroms die Anzahl paralleler Schreibbits N' kleiner eingestellt als die Anzahl paralleler Lesebits M'. Wenn z. B. ein einziger Datenschreibbefehl gestartet wird, werden die Schreibsteuersignale WE1 bis WE8 durch eine Schreibauswahlschaltung 6 in Teilen zu unterschiedlichen Zeitpunkten tw0, tw1, tw2 und tw3 aktiviert.
Jede Datenschreibschaltung WDV1 bis WDVM wird entsprechend der Aktivierung bzw. Deaktivierung des entsprechenden Schreibsteuersignals WE1 bis WEM aktiviert bzw. deaktiviert, in der aktivierten Datenschreibschaltung wird die Zufuhr des Betriebsstroms an die in Fig. 5 dargestellten Inverter 154 bis 156 durchgeführt und der Datenschreibvorgang unter Verwendung des entsprechenden Datenbuspaares DBP ausgeführt. Andererseits wird in der inaktiven Datenschreibschaltung die Zufuhr des Betriebsstroms an die in Fig. 5 dargestellten Inverter 154 bis 156 beendet.
Bei dem in Fig. 12B dargestellten Beispiel werden Daten jeweils mit 2 Bit (N' Bit) parallel geschrieben. Anders ausgedrückt: die Schreibdaten mit 8 Bit (M' Bit), die durch einen einzelnen Schreibbefehl zugeführt werden, werden in vier Teile aufgeteilt und der Datenschreibvorgang wird auf der Grundlage von 2 Bit (N' Bit) ausgeführt.
Wie oben beschrieben, ist in der Anordnung, bei der Daten mit mehreren Bits aus dem Speicherfeld 10 gelesen bzw. in es geschrieben werden können, die Anzahl paralleler Schreibbits N' kleiner eingestellt als die Anzahl paralleler Lesebits M', oder N' ist auf "1" eingestellt, um auf die Daten Bit für Bit seriell zuzugreifen, wodurch der Spitzenstrom bei dem Datenschreibvorgang effizient verringert werden kann. Dadurch wird die Datenrate bei dem Datenlesevorgang in der MRAN-Vorrichtung verbessert, und die Last an dem Spannungsversorgungssystem wird durch die Unterdrückung des Spitzenstromwerts bei dem Datenschreibvorgang verringert, wodurch die Betriebszuverlässigkeit verbessert wird.
Insbesondere kann durch die Ausführung eines einzelnen Schreibbefehls zum Schreiben von M' Bit durch M'/N'-mal wiederholtes paralleles Schreiben von N' Bit (N': natürliche Zahl kleiner als M') die Länge (Bitzahl) eines Datenlesebefehls und die Länge (Bitzahl) eines Datenschreibbefehls auf denselben Wert eingestellt werden.
Fig. 13 ist ein schematisches Blockdiagramm, das die Anordnung gemäß einer Abänderung der zweiten Ausführungsform des Speicherfelds 10 und peripherer Schaltungen des Speicherfelds 10 zeigt.
In der Anordnung gemäß der Abänderung der zweiten Ausführungsform ist das Datenbuspaar DBP aufgeteilt in ein Datenlesebuspaar RDBP und ein Datenschreibbuspaar WDBP. Weiterhin ist in dem gesamten Speicherfeld 10 die Anzahl der vorgesehenen Datenlesebuspaare RDBP verschieden von der Anzahl der vorgesehenen Datenschreibbuspaare WDBP.
Fig. 13 zeigt eine Anordnung, bei der in dem gesamten Speicherfeld 10 M Datenlesebuspaare RDBP1 bis RDBPM und H Datenschreibbuspaare WDBP1 bis WDBPH vorgesehen sind (H: natürliche Zahl kleiner M).
Jedes Datenlesebuspaar RDBP1 bis RDBPM ist alle k Speicherzellenspalten vorgesehen in einer ähnlichen Weise wie bei der Anordnung der zweiten Ausführungsform. Andererseits ist jedes Datenschreibbuspaar WDBP1 bis WDBPH alle k' Speicherzellenspalten vorgesehen (k': natürliche Zahl kleiner k).
Entsprechend den Datenlesebuspaaren RDBP1 bis RDBPM sind Datenleseschaltungen RDV1 bis RDVM in einer ähnlichen Weise wie bei der zweiten Ausführungsform vorgesehen. Ebenso sind entsprechend den Datenschreibbuspaaren WDBP1 bis WDBPM Datenschreibschaltungen WDV1 bis WDVM in einer ähnlichen Weise wie bei der zweiten Ausführungsform vorgesehen. Da die Anordnung des anderen Abschnitts ähnlich ist wie bei der zweiten Ausführungsform, wird die detaillierte Beschreibung hier nicht wiederholt.
Unter der Voraussetzung, dass die Anzahl paralleler Schreibbits kleiner ist als die Anzahl paralleler Lesebits, kann mit so einer Anordnung die Anzahl der vorgesehenen Datenschreibschaltungen WDV verringert werden. Daher wird die Flexibilität des Layouts verbessert, und die Chipfläche der MRAM-Vorrichtung kann verringert werden.
Weiterhin wird es durch eine richtige Einstellung des Verhältnisses zwischen der Anzahl der Datenschreibbuspaare WDBP und der Anzahl der Datenlesebuspaare RDBP überflüssig, eine Steuerung der Auswahlaktivierung in der Datenschreibschaltung und der Datenleseschaltung durchzuführen. So kann z. B. in einer Anordnung, in der durch das Gleichsetzen der Anzahl der vorgesehenen Datenschreibbuspaare WDBP mit der Anzahl paralleler Schreibbits (H = N') und weiteres Gleichsetzen der Anzahl der vorgesehenen Datenlesebuspaare RDBP mit der Anzahl paralleler Lesebits (M = M') bei dem Datenlesevorgang die Datenleseschaltungen parallel auf der Grundlage eines gemeinsamen Lesesteuersignals RE und andererseits bei dem Datenschreibvorgang die Datenschreibschaltungen parallel auf der Grundlage eines gemeinsamen Schreibsteuersignals WE aktiviert werden, ein Effekt ähnlich dem der zweiten Ausführungsform erreicht werden. Dadurch wird die Betriebssteuerung jeder Datenschreibschaltung und Datenleseschaltung vereinfacht.
In einer ähnlichen Weise wie bei der zweiten Ausführungsform kann durch die Ausführung eines einzelnen Schreibbefehls zum Schreiben von M' Bit durch M'/N'-mal wiederholtes paralleles Schreiben von N' Bit (N': natürliche Zahl kleiner als M') die Länge (Bitzahl) eines Datenlesebefehls und die Länge (Bitzahl) eines Datenschreibbefehls auf den selben Wert eingestellt werden.
Insbesondere unter der Bedingung, dass H = N' und M = M', wie oben beschrieben, wird M/H als das Verhältnis der Anzahl der Datenlesebuspaare RDBP zu der Anzahl der Datenschreibbuspaare WDBP auf eine ganze Zahl festgelegt und der parallele Datenschreibvorgang für H Bits wird M'/U'-mal wiederholt ausgeführt unter Verwendung unterschiedlicher Speicherbänke. Mit der Anordnung kann ohne Durchführen der Steuerung der Auswahlaktivierung in jeder Datenschreibschaltung und jeder Datenleseschaltung die Länge (Bitzahl) eines Datenlesebefehls und die Länge (Bitzahl) eines Datenschreibbefehls auf den selben Wert eingestellt werden.

Claims

1. Magnetische Dünnfilm-Speichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), jede zum Halten von Speicherdaten, jede dieser Speicherzellen mit einem magnetischen Speicherabschnitt (TMR) mit einem elektrischen Widerstandswert, der sich entsprechend einem Speicherdatenwert ändert, und einem Zugriffsgatter (ATR), das bei einem Datenlesevorgang selektiv eingeschaltet wird;
einer Decodiereinheit (20, 25) zum Bezeichnen einer ausgewählten Speicherzelle aus der Mehrzahl von Speicherzellen, die einem Ziel entspricht, von dem Daten gelesen oder in das Daten geschrieben werden, entsprechend einem Adresssignal (ADD);
einer Bitleitung (BL), die in jedem vorherbestimmten Abschnitt der Mehrzahl von Speicherzellen vorgesehen ist und bei dem Datenlesevorgang auf das Einschalten des Zugriffsgatters der ausgewählten Speicherzelle hin über den magnetischen Speicherabschnitt der ausgewählten Speicherzelle mit einer ersten Spannung (Vss) verbunden ist;
einer Bitleitungstreibeinheit (RCDG) zum elektrischen Verbinden der Bitleitung mit einer zweiten Spannung (Vcc2), die so festgelegt ist, dass bei dem Datenlesevorgang eine Spannung, die über der ausgewählten Speicherzelle abfällt, kleiner als eine vorherbestimmte Spannung wird;
einem Datenlesebus (RDB), der von der Mehrzahl von Speicherzellen gemeinsam genutzt wird zum Übertragen von Lesedaten (DOUT) von der ausgewählten Speicherzelle;
einer Lesegatterschaltung (RG) zum Treiben einer Spannung auf dem Datenlesebus auf eine feste Spannung mit einer Treibstärke gemäß der Spannung auf der mit der ausgewählten Speicherzelle verbundenen Bitleitung; und
einer Datenleseschaltung (51R, 52R) zum Erzeugen der Lesedaten durch Erfassen und Verstärken der Spannung auf dem Datenlesebus.

2. Magnetische Dünnfilm-Speichervorrichtung gemäß Anspruch 1, wobei
der magnetische Speicherabschnitt (TMR) eine feste magnetische Schicht (FL) mit einer festen Magnetisierungsrichtung, eine freie magnetische Schicht (VL), die durch ein durch einen Schreibstrom erzeugtes Magnetfeld in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist, und eine zwischen der festen magnetischen Schicht und der freien magnetischen Schicht ausgebildete Tunnelschicht (TB) zum Durchlassen eines Datenlesestroms (Is) aufweist;
der elektrische Widerstandswert sich gemäß einer Relativbeziehung zwischen der Magnetisierungsrichtung der festen magnetischen Schicht und der Magnetisierungsrichtung der freien magnetischen Schicht ändert und
die vorherbestimmte Spannung im Hinblick auf die Zuverlässigkeit der Tunnelschicht festgelegt wird.

3. Magnetische Dünnfilm-Speichervorrichtung gemäß Anspruch 1 oder 2, wobei
die Mehrzahl von Speicherzellen (MC) in einer Matrix angeordnet ist;
die Bitleitung (BL) für jede Spalte der Mehrzahl von Speicherzellen bereitgestellt ist;
die Bitleitungstreibeinheit (RCDG) für jede Spalte bereitgestellt ist und ein Spaltenauswahlgatter (RCSG) aufweist, das elektrisch zwischen die entsprechenden Bitleitung und die zweite Spannung geschaltet ist; und
das Spaltenauswahlgatter eingeschaltet wird, wenn entsprechend einer Anweisung der Decodiereinheit (20, 25) eine entsprechende Spalte eine ausgewählte Speicherzelle enthält.

4. Magnetische Dünnfilm-Speichervorrichtung gemäß einem der Ansprüche 1 bis 3, wobei
die Mehrzahl von Speicherzellen (MC) in einer Matrix angeordnet ist;
die Bitleitung (BL) für jede Spalte der Mehrzahl von Speicherzellen bereitgestellt ist;
die magnetische Dünnfilm-Speichervorrichtung weiterhin aufweist:
einen Datenschreibbus (WDB) zum Übertragen eines Datenschreibstroms (Iw)
eine Datenschreibschaltung (51W) zum Zuführen des Datenschreibstroms in einer dem Schreibdatenwert (DIN) entsprechenden Richtung an den Datenschreibbus bei einem Datenschreibvorgang,
ein für jede Spalte bereitgestelltes Spaltenauswahlgatter (WCSG) zum elektrischen Verbinden einer entsprechenden Bitleitung mit dem Datenschreibbus, wenn eine entsprechende Spalte eine ausgewählte Speicherzelle enthält, und
eine Pull-Up-Schaltung (53) zum Verbinden des Datenschreibbusses WDB mit der zweiten Spannung (Vcc2) bei dem Datenlesevorgang, wobei die Pull-Up-Schaltung bei dem Datenschreibvorgang den Datenschreibbus von der zweiten Spannung trennt.

5. Magnetische Dünnfilm-Speichervorrichtung gemäß einem der Ansprüche 1 bis 4, wobei die Datenleseschaltung (51R, 52R) mit einer dritten zugeführten Spannung (Vcc1) arbeitet und die dritte Spannung höher als die zweite Spannung (Vcc2) ist.

6. Magnetische Dünnfilm-Speichervorrichtung gemäß einem der Ansprüche 1 bis 5, wobei die erste Spannung (Vss) eine Massespannung ist und die Bitleitung (BL) vor dem Datenlesevorgang auf diese Massespannung vorgeladen wird.

7. Magnetische Dünnfilm-Speichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), jede zum Halten von Speicherdaten, jede dieser Speicherzellen mit einem magnetischen Speicherabschnitt (TMR), der durch ein durch einen Schreibstrom (Iw) erzeugtes Magnetfeld in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist und der einen elektrischen Widerstandswert aufweist, der sich entsprechend der Magnetisierungsrichtung ändert, und einem Zugriffsgatter (ATR), das bei einem Datenlesevorgang selektiv eingeschaltet wird;
einer Decodiereinheit (20, 25) zum Bezeichnen einer ausgewählten Speicherzelle aus der Mehrzahl von Speicherzellen, die einem Ziel entspricht, von dem Daten gelesen oder in das Daten geschrieben werden, entsprechend einem Adresssignal (ADD);
einer Bitleitung (BL), die zum Übertragen eines elektrischen Signals entsprechend dem Speicherdatenwert in jedem vorherbestimmten Abschnitt der Mehrzahl von Speicherzellen vorgesehen ist und bei dem Datenlesevorgang auf das Einschalten des Zugriffsgatters der ausgewählten Speicherzelle hin über den magnetischen Speicherabschnitt der ausgewählten Speicherzelle mit einer ersten Spannung (Vss) verbunden ist;
einer Bitleitungstreibeinheit (RCDG) zum elektrischen Verbinden der Bitleitung mit einer zweiten Spannung (Vcc2) bei dem Datenlesevorgang;
einem Datenlesebus (RDB), der von der Mehrzahl von Speicherzellen gemeinsam genutzt wird zum Übertragen von Lesedaten (DOUT) von der ausgewählten Speicherzelle;
einer Lesegatterschaltung (RG) zum Treiben einer Spannung auf dem Datenlesebus auf eine feste Spannung mit einer Treibstärke gemäß der Spannung auf der mit der ausgewählten Speicherzelle verbundenen Bitleitung;
einer Datenleseschaltung (51R, 52R) zum Erzeugen der Lesedaten durch Erfassen und Verstärken der Spannung auf dem Datenlesebus; und
einer Datenschreibschaltung (51W), die bei einem Datenschreibvorgang mit einer dritten zugeführten Spannung (Vcc3) arbeitet, die höher ist als die zweite Spannung, zum Zuführen des Datenschreibstroms an die der ausgewählten Speicherzelle entsprechende Bitleitung.

8. Magnetische Dünnfilm-Speichervorrichtung gemäß Anspruch 7, wobei
der magnetische Speicherabschnitt (TMR) eine feste magnetische Schicht (FL) mit einer festen Magnetisierungsrichtung, eine freie magnetische Schicht (VL), die in einer einem durch den Datenschreibstrom (Iw) erzeugten Magnetfeld entsprechenden Richtung magnetisiert ist, und eine zwischen der festen magnetischen Schicht und der freien magnetischen Schicht ausgebildete Tunnelschicht (TB) zum Durchlassen eines Datenlesestroms (Is) aufweist;
der elektrische Widerstandswert sich entsprechend der Relativbeziehung zwischen der Magnetisierungsrichtung der festen magnetischen Schicht und der Magnetisierungsrichtung der freien magnetischen Schicht ändert;
die zweite Spannung (Vcc2) so festgelegt wird, dass eine über der ausgewählten Speicherzelle abfallende Spannung kleiner wird als eine vorherbestimmte Spannung; und
die vorherbestimmte Spannung im Hinblick auf die Zuverlässigkeit der Tunnelschicht festgelegt wird.

9. Magnetische Dünnfilm-Speichervorrichtung gemäß Anspruch 7 oder 8, wobei als dritte Spannung (Vcc3) eine externe Versorgungsspannung verwendet wird, die von außerhalb der magnetischen Dünnfilm-Speichervorrichtung zugeführt wird.

10. Magnetische Dünnfilm-Speichervorrichtung gemäß einem der Ansprüche 7 bis 9, wobei die Datenleseschaltung (51R, 52R) mit einer vierten zugeführten Spannung (Vcc1) arbeitet und die vierte Spannung niedriger ist als die dritte Spannung (Vcc3) und höher als die zweite Spannung (Vcc2).

11. Magnetische Dünnfilm-Speichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), die in einer Matrix angeordnet sind, jede dieser Speicherzellen mit einem magnetischen Speicherabschnitt (TMR), der durch ein durch einen Schreibstrom (Iw) erzeugtes Magnetfeld in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist und der einen elektrischen Widerstandswert aufweist, der sich entsprechend der Magnetisierungsrichtung ändert, und einem Zugriffsgatter (ATR), das bei einem Datenlesevorgang zum Durchlassen eines Datenlesestroms (Is) durch den magnetischen Speicherabschnitt selektiv eingeschaltet wird;
einer Mehrzahl von Bitleitungen (BL), von denen jede entsprechend einer Speicherzellenspalte vorgesehen ist zum Übertragen eines elektrischen Signals entsprechend dem Speicherdatenwert;
einer Mehrzahl von Datenleseleitungen (RDB, DB), jede zum Übertragen von Lesedaten (DOUT) von einer ausgewählten Speicherzelle;
einer Mehrzahl von Datenschreibleitungen (WDB, DB), jede zum Übertragen von Schreibdaten (DIN) in eine ausgewählte Speicherzelle; und
einer Steuerschaltung (5) zum Anweisen parallelen Lesens von Daten mit M Bit (M: natürliche Zahl größer gleich 2) unter Verwendung zumindest eines Teils der Mehrzahl von Datenleseleitungen bei dem Datenlesevorgang und zum Anweisen parallelen Schreibens von Daten mit N Bit (N: natürliche Zahl kleiner als M) unter Verwendung eines Teils der Mehrzahl von Datenschreibleitungen bei dem Datenschreibvorgang.

12. Magnetische Dünnfilm-Speichervorrichtung gemäß Anspruch 11, wobei die Mehrzahl von Datenleseleitungen und die Mehrzahl von Datenschreibleitungen in einer Richtung längs der Mehrzahl von Bitleitungen vorgesehen sind.

13. Magnetische Dünnfilm-Speichervorrichtung gemäß Anspruch 11 oder 12, wobei
die Mehrzahl von Datenleseleitungen und die Mehrzahl von Datenschreibleitungen in gleicher Anzahl vorgesehen sind, wobei jeweils jede Datenleseleitung und Datenschreibleitung als dieselbe Leitung ausgebildet sind durch Verwendung eines Datenbusses (DB), der in jedem vorherbestimmten Abschnitt der Mehrzahl von Speicherzellen vorgesehen ist;
die magnetische Dünnfilm-Speichervorrichtung weiterhin eine Datenleseschaltung (RDV), die für jeden Datenbus bereitgestellt ist und bei einem Datenlesevorgang selektiv aktiviert wird zum Ausführen des Datenlesens aus der ausgewählten Speicherzelle entsprechend der Spannung auf dem Datenbus, und eine Datenschreibschaltung (WDV), die für jeden Datenbus bereitgestellt ist und bei einem Datenschreibvorgang selektiv aktiviert wird zum Zuführen des Datenschreibstroms an einen entsprechenden Datenbus, aufweist; und
die Steuerschaltung (5) bei dem Datenlesevorgang M Datenleseschaltungen aktiviert und bei dem Datenschreibvorgang selektiv N Datenschreibschaltungen aktiviert.

14. Magnetische Dünnfilm-Speichervorrichtung gemäß einem der Ansprüche 11 bis 13, wobei insgesamt M Exemplare der Datenbusse (DB) vorgesehen sind und die Steuerschaltung (5) bei dem Datenlesevorgang alle Datenleseschaltungen (RDV) aktiviert und bei dem Datenschreibvorgang selektiv N Datenschreibschaltungen (WDV) aus M Datenschreibschaltungen aktiviert.

15. Magnetische Dünnfilm-Speichervorrichtung gemäß einem der Ansprüche 11 bis 14, wobei die Mehrzahl von Datenleseleitungen (RDB) alle K Speicherzellenspalten vorgesehen ist (K: Natürliche Zahl größer gleich 2), die Mehrzahl von Datenschreibleitungen (WDB) alle L Speicherzellenspalten vorgesehen ist (L: Natürliche Zahl größer als K) und die Steuerschaltung (5) bei dem Datenlesevorgang M Datenleseschaltungen (RDV) aktiviert und bei dem Datenschreibvorgang N Datenschreibschaltungen (WDV) aktiviert.

16. Magnetische Dünnfilm-Speichervorrichtung gemäß einem der Ansprüche 11 bis 15, wobei insgesamt N Exemplare der Mehrzahl der Datenschreibbusse (WDB) und M Exemplare der Mehrzahl der Datenlesebusse (RDB) vorgesehen sind und die Steuerschaltung (5) bei dem Datenlesevorgang alle Datenleseschaltungen (RDV) aktiviert und bei dem Datenschreibvorgang alle Datenschreibschaltungen (WDV) aktiviert.

17. Magnetische Dünnfilm-Speichervorrichtung gemäß einem der Ansprüche 11 bis 16, wobei die M Bits ein ganzzahliges Vielfaches der N Bits sind und die Steuerschaltung (5) als Antwort auf einen einzelnen Datenschreibbefehl M/N-mal wiederholt den parallelen Datenschreibvorgang von N Bits anweist.