KR20030014567A

KR20030014567A - 고속 데이터 판독과 동작 안정화를 양립하는 박막 자성체기억 장치

Info

Publication number: KR20030014567A
Application number: KR1020020039365A
Authority: KR
Inventors: 히다까히데또
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2001-08-09
Filing date: 2002-07-08
Publication date: 2003-02-19
Also published as: KR100483409B1; US6791875B2; TW583665B; JP2003059257A; CN1402253A; CN1241203C; JP4737886B2; DE10230922A1; US20030031046A1

Abstract

선택 열에 대응하는 상보적인 2개의 비트선 BL은, 선택된 MTJ 메모리 셀 및 더미 메모리 셀 DMC의 한쪽씩을 통해서 접지 전압으로 풀다운됨과 동시에, 리드 드라이브 선택 게이트 RCDG를 통해서 전원 전압으로 풀업된다. 선택 열에 대응하는 리드 게이트 RG는, 대응하는 상보적인 2개의 비트선의 전압에 따른 구동력으로, 상보적인 2개의 리드 데이터 버스의 각 RDB, /RDB의 전압을 구동한다. 데이터 판독 회로(51R)는 상보적인 2개의 리드 데이터 버스의 전압차에 기초하여 데이터 판독을 실행한다. 전원 전압은 MTJ 메모리 셀의 터널 절연막의 신뢰성을 고려하여 결정된다.

Description

고속 데이터 판독과 동작 안정화를 양립하는 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE REALIZING BOTH HIGH-SPEED DATA READING OPERATION AND STABLE OPERATION}

본 발명은 박막 자성체 기억 장치에 관한 것으로, 보다 특정적으로는 자기 터널 접합(MTJ:Magnetic Tunnel Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 메모리에 관한 것이다.

저소비 전력으로 불휘발적인 데이터의 기억이 가능한 기억 장치로서 MRAM(Magnetic Random Access Memory) 장치가 주목되고 있다. MRAM 장치는 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발적인 데이터를 기억하고, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.

특히, 최근에는 자기 터널 접합(MTJ:Magnetic Tunnel Junction)을 이용한 박막 자성체를 메모리 셀로 이용함으로써, MRAM 장치의 성능이 비약적으로 진보된다는 것이 발표되었다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 장치에 대해서는, "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000. 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 등의 기술 문헌에 개시되어 있다.

도 14는 자기 터널 접합부를 갖는 메모리 셀(이하, 단지 「MTJ 메모리 셀」이라고도 함)의 구성을 나타내는 개략도이다.

도 14를 참조하면, MTJ 메모리 셀은 기억 데이터 레벨에 따라 전기 저항이 변화되는 터널 자기 저항 소자 TMR과, 데이터 판독 시에 터널 자기 저항 소자 TMR을 통과하는 센스 전류 Is의 경로를 형성하기 위한 액세스 트랜지스터 ATR을 구비한다. 액세스 트랜지스터 ATR은 예를들면 전계 효과형 트랜지스터로 형성되고, 터널 자기 저항 소자 TMR과 고정 전압(접지 전압 Vss) 사이에 결합된다.

MTJ 메모리 셀에는, 데이터 기록을 지시하기 위한 라이트 워드선 WWL과, 데이터 판독을 실행하기 위한 리드 워드선 RWL과, 데이터 판독 시 및 데이터 기록 시에 기억 데이터의 데이터 레벨에 대응한 전기 신호를 전달하기 위한 데이터선인 비트선 BL이 배치된다.

도 15는 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도이다.

도 15를 참조하면, 터널 자기 저항 소자 TMR은, 일정 방향의 자화 방향을 갖는 강자성체층(이하, 단지 「고정 자화층」이라고도 함) FL과, 외부에서 인가되는 자계에 따른 방향으로 자화되는 강자성체층(이하, 단지「자유 자화층」이라고도 함) V1을 갖는다. 고정 자화층 FL 및 자유 자화층 VL 사이에는 절연체막으로 형성되는 터널 배리어 TB가 마련된다. 자유 자화층 VL은 기억 데이터의 데이터 레벨에 따라서, 고정 자화층과 동일 방향 또는 고정 자화층 FL과 다른 방향으로 자화된다.

데이터 판독 시에는 리드 워드선 RWL의 활성화에 따라 액세스 트랜지스터 ATr이 턴온된다. 이에 의해, 비트선 BL→터널 자기 저항 소자 TMR→액세스 트랜지스터 ATR→접지 전압 Vss의 전류 경로로 센스 전류 Is를 흘려보낼 수 있다.

터널 자기 저항 소자 TMR의 전기 저항은 고정 자화층 FL 및 자유 자화층 VL의 자화 방향의 상대 관계에 따라 변화된다. 구체적으로는, 고정 자화층 FL의 자화 방향과 자유 자화층 VL에 기록된 자화 방향이 평행·동일한 경우에는, 양자의 자화 방향이 반대 방향인 경우에 비하여 터널 자기 저항 소자 TMR의 전기 저항은 작아진다. 이하, 본 명세서에서는 기억 데이터의 "1" 및 "0"에 각각 대응하는 터널 자기 저항 소자 TMR의 전기 저항을 R1 및 R0으로 각각 나타내기로 한다. 단, R1>R0인 것으로 한다.

이와 같이, 터널 자기 저항 소자 TMR은 자화 방향에 따라 그 전기 저항이 변화된다. 따라서, 터널 자기 저항 소자 TMR 중의 자유 자화층 VL의 2가지 자화 방향과 기억 데이터의 레벨("1" 및 "O")을 각각 대응시킴으로써, 데이터 기억을 실행할 수 있다.

센스 전류 Is에 의해 터널 자기 저항 소자 TMR에서 발생하는 전압 변화는 자유 자화층의 자화 방향, 즉 기억 데이터 레벨에 따라 다르다. 따라서, 예를들면, 비트선 BL을 일정 전압으로 프리차지한 상태로 한 후에, 터널 자기 저항 소자 TMR에 센스 전류 Is를 흘려보내면, 비트선 BL의 전압 레벨의 변화 검지에 의해서 MTJ 메모리 셀의 기억 데이터를 판독할 수 있다.

도 16은 MTJ 메모리 셀에 대한 데이터 기록 동작을 설명하는 개념도이다.

도 16을 참조하면, 데이터 기록 시에는, 리드 워드선 RWL은 비 활성화되고, 액세스 트랜지스터 ATR은 턴오프된다. 이 상태에서, 자유 자화층 VL을 기록 데이터에 따른 방향으로 자화하기 위한 데이터 기록 전류가, 라이트 워드선 WWL 및 비트선 BL에 각각 흐른다. 자유 자화층 VL의 자화 방향은 라이트 워드선 WWL 및 비트선 BL을 각각 흐르는 데이터 기록 전류의 방향의 조합에 의해서 결정된다.

도 17은 데이터 기록 시에 있어서의 데이터 기록 전류의 방향과 자화 방향의 관계를 설명하는 개념도이다.

도 17을 참조하면, 횡축 Hx는 비트선 BL을 흐르는 데이터 기록 전류에 의해서 발생하는 데이터 기록 자계 H(BL)의 방향을 나타내는 것으로 한다. 한편, 종축 Hy는 라이트 워드선 WWL을 흐르는 데이터 기록 전류에 의해서 발생하는 데이터 기록 자계 H(WWL)의 방향을 나타내는 것으로 한다.

자유 자화층 VL의 자화 방향은, 데이터 기록 자계 H(BL)와 H(WWL)의 합이 도면에 도시한 아스테로이드 특성선의 외측 영역에 달하는 경우에만 새롭게 재기록할 수 있다.

즉, 인가된 데이터 기록 자계가 아스테로이드 특성선의 내측 영역에 상당하는 강도인 경우에는, 자유 자화층 VL의 자화 방향은 변화되지 않는다. 따라서, MTJ 메모리 셀의 기억 데이터를 갱신하기 위해서는, 라이트 워드선 WWL과 비트선 BL의 양쪽에 소정 레벨 이상의 전류를 흘려보낼 필요가 있다. 터널 자기 저항 소자에 일단 기록된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는 새로운 데이터 기록이 실행될 때까지는 불휘발적으로 유지된다.

데이터 판독 시에 있어서도 비트선 BL에는 센스 전류 Is가 흐른다. 그러나, 센스 전류 Is는 일반적으로 상술한 데이터 기록 전류보다는 1 내지 2자리수 정도작게 되도록 설정되기 때문에, 센스 전류 Is의 영향에 의해 데이터 판독 시에 MTJ 메모리 셀의 기억 데이터가 잘못 기록될 가능성은 작다.

상술한 기술 문헌에는 이러한 MTJ 메모리 셀을 반도체 기판 상에 집적하여 랜덤 액세스 메모리 MRAM 장치를 구성하는 기술이 개시되어 있다.

도 18은 행렬 형상으로 집적 배치된 MTJ 메모리 셀을 나타내는 개념도이다.

반도체 기판 상에 MTJ 메모리 셀을 행렬 형상으로 배치함으로써 고 집적화된 MRAM 장치를 실현할 수 있다. 도 18에는 MTJ 메모리 셀을 n행×m열(n, m:자연수)로 배치한 구성이 도시되어 있다. 이미 설명한 바와 같이, 각 MTJ 메모리 셀에 대하여 비트선 BL, 라이트 워드선 WWL 및 리드 워드선 RWL을 배치해야 한다. 따라서, 행렬 형상으로 배치된 (n×m)개의 MTJ 메모리 셀에 대하여, n개의 라이트 워드선 WWL1 내지 WWLn 및 리드 워드선 RWL1 내지 RWLn과, m개의 비트선 BL1 내지 BLm이 배치된다.

데이터 판독 시에서의 데이터 판독 전류, 즉 센스 전류 Is의 공급은 메모리 어레이에 인접하여 배치되는 데이터 판독 회로(500)에 의해서 실행된다. 데이터 판독 회로(500)는, 비트선 BL1 내지 BLm에서 공유되는 전류 공급 유닛(510)과, 데이터 버스 DB와, 메모리 셀 열에 각각 대응하여 마련되는 컬럼 선택 게이트 CSG1 내지 CSGm을 포함한다.

전류 공급 유닛(510)은 데이터 버스 DB에 대하여 센스 전류 Is를 공급한다. 데이터 버스 DB는 컬럼 선택 게이트 CSG1 내지 CSGm을 통해서 비트선 BL1 내지 BLm과 결합된다.

컬럼 선택선 CSL1 내지 CSLm은 메모리 셀 열에 각각 대응하여 마련되고, 열 선택 결과에 따라 선택적으로 활성화된다. 마찬가지로, 리드 워드선 RWL1 내지 RWLn 중의 행 선택 결과에 따라 선택되는 하나가 선택적으로 활성화된다. 이와 같은 행 선택 결과와 열 선택 결과의 조합에 의해서 데이터 판독 대상인 선택 메모리 셀이 지정된다.

이러한 구성으로 함으로써, 메모리 어레이(10) 전체에서 공유되는 전류 공급 유닛(510)에 의해서, 선택 메모리 셀에 의해 풀다운된 비트선에 대하여 센스 전류 Is를 선택적으로 공급하여, 선택 메모리 셀의 터널 자기 저항 소자 TMR에 센스 전류 Is를 통과시킬 수 있다. 그 결과, 데이터 버스 DB의 전압 변화를 검지함으로써, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.

그러나, MTJ 메모리 셀 내의 터널 자기 저항 소자는, 약 10KΩ 정도의 비교적 높은 전기 저항을 갖는 저항체이다. 한편, 메모리 어레이(10) 전체에서 공유되도록 배치되는 데이터 버스 DB는 비교적 큰 기생 용량을 갖는다. 따라서, 도 18에 도시한 바와 같이, 비트선 BL을 통해서 데이터 버스 DB에 선택 메모리 셀을 결합하고, 데이터 버스 DB의 전압 변화의 검지에 의해서 데이터 판독을 실행하는 구성에서는, 센스 전류 Is 경로의 RC 시정수가 커져, 데이터 판독의 고속성이 방해될 우려가 있다.

또한, 선택된 MTJ 메모리 셀에 센스 전류 Is를 흘려보내기 위해서는, 도 15에 도시된 바와 같이, 터널 자기 저항 소자 TMR의 양단에 바이어스 전압을 인가해야 한다. 그러나, 이 바이어스 전압이 크면, 터널 배리어 TB에 과대한 전계가 작용하여 절연막 파괴를 초래하고, MTJ 메모리 셀의 신뢰성을 손상시킬 우려가 있다.

한편, 최근에는 메모리 장치에 대하여 동시에 다수 비트의 데이터를 병렬로 취급할 것을 요하고 있다. 대표적으로는 데이터 처리 분야 등에 있어서, 고속이고 저소비 전력으로 데이터를 처리하기 위해, 프로세서 등의 논리와 동일한 반도체 칩에 집적된 시스템 LSI(대규모 집적 회로)에 적용되는 메모리 장치에 있어서, 해당 논리와의 사이의 데이터 수수를 다수 비트·병렬로 실행할 것이 요구된다.

그러나, MRAM 장치에 대한 데이터 기록에서는, MTJ 메모리 셀의 자화 방향을 재기록하기 위한 데이터 기록 자계를 발생시킬 필요가 있기 때문에, 비트선 BL 및 라이트 워드선 WWL에 비교적 큰 전류를 흘려보낼 필요가 있다. 따라서, MRAM 장치가 이러한 시스템 LSI에 적용된 경우에 있어서, 단순히 다수 비트 데이터를 병렬로 데이터 기록하는 구성으로 하면, 소비 전류, 특히 피크 전류값이 과대해지기 때문에, 전원 계통에의 부담이 증가하고, 전원 전압의 변동 영향으로 오동작에 이를 우려조차 발생한다.

본 발명의 목적은 MTJ 메모리 셀의 신뢰성 확보와 고속 데이터 판독을 양립하는 박막 자성체 기억 장치의 구성을 제공하는 것이다.

본 발명의 다른 목적은 동시에 다수 비트의 데이터 수수를 안정적으로 실행하는 박막 자성체 기억 장치의 구성을 제공하는 것이다.

본 발명에 따른 박막 자성체 기억 장치는 각각이 기억 데이터를 유지하기 위한 복수의 메모리 셀을 구비한다. 각 메모리 셀은 기억 데이터의 레벨에 따라 전기 저항이 변화되는 자기 기억부와, 데이터 판독 시에 선택적으로 온하는 액세스 게이트를 포함한다. 박막 자성체 기억 장치는 또한, 복수의 메모리 셀로부터, 데이터 판독 또는 데이터 기록의 대상으로 선택된 선택 메모리 셀을 어드레스 신호에 따라 지정하기 위한 디코드부와, 복수의 메모리 셀의 소정 구분마다 배치되고, 데이터 판독 시에 있어서, 선택 메모리 셀의 액세스 게이트의 턴온에 응답하여, 선택 메모리 셀의 자기 기억부를 통해서 제 1 전압과 결합되는 비트선과, 데이터 판독 시에 있어서, 비트선을, 선택 메모리 셀 양단으로의 인가 전압이 소정 전압 이하로 되도록 정해진 제 2 전압과 전기적으로 결합하기 위한 비트선 구동부와, 복수의 메모리 셀에 의해서 공유되는, 선택 메모리 셀로부터의 판독 데이터를 전달하기 위한 판독 데이터선과, 판독 데이터선의 전압을, 선택 메모리 셀과 결합된 비트선의 전압에 따른 구동력에 의해서 고정 전압으로 구동하기 위한 판독 게이트 회로와, 판독 데이터선의 전압을 검지 및 증폭하여 판독 데이터를 생성하기 위한 데이터 판독 회로를 구비한다.

바람직하게는, 자기 기억부는, 고정된 자화 방향을 갖는 고정 자화층과, 데이터 기록 전류에 의해 발생한 자계에 의해서, 기억 데이터의 레벨에 따른 방향으로 자화되는 자유 자화층과, 고정 자화층과 자유 자화층 사이에 형성되고, 데이터 판독 전류를 통과시키기 위한 터널막을 갖는다. 전기 저항은 고정 자화층 및 자유 자화층의 각 자화 방향의 상대 관계에 따라 변화된다. 소정 전압은 터널막의 신뢰성을 고려하여 결정된다.

이러한 박막 자성체 기억 장치는, 선택 메모리 셀을 흐르는 데이터 판독 전류의 경로에 기생 용량이 큰 판독 데이터선을 포함하는 일없이, 판독 게이트 회로(리드 게이트)에 의해서 판독 데이터선(리드 데이터 버스)의 전위를 구동하기 때문에, 센스 전류 경로의 RC 부하를 경감할 수 있다. 또한, MTJ 메모리 셀 내의 자기 기억부(터널 자기 저항 소자)의 양단 인가 전압은, 터널막(터널 배리어)의 신뢰성을 고려하여 소정 전압 이하로 억제되기 때문에, MTJ 메모리 셀의 동작 신뢰성을 확보할 수 있고, 게다가 데이터 판독의 고속화를 도모할 수 있다.

본 발명의 다른 구성에 따른 박막 자성체 기억 장치는 각각이 기억 데이터를 유지하기 위한 복수의 메모리 셀을 구비한다. 각 메모리 셀은, 데이터 기록 전류에 의해 발생한 자계에 의해서 기억 데이터의 레벨에 따른 방향으로 자화됨과 동시에, 자화의 방향에 따라 전기 저항이 변화되는 자기 기억부와, 데이터 판독 시에 있어서 선택적으로 온하는 액세스 게이트를 포함한다. 이 박막 자성체 기억 장치는 또한, 복수의 메모리 셀로부터, 데이터 판독 또는 데이터 기록의 대상으로 선택된 선택 메모리 셀을 어드레스 신호에 따라 선택하기 위한 디코드부와, 기억 데이터의 레벨에 따른 전기 신호를 전달하기 위해서 복수의 메모리 셀의 소정 구분마다 배치되고, 데이터 판독 시에 있어서, 선택 메모리 셀의 액세스 게이트의 턴온에 응답하여, 선택 메모리 셀의 자기 기억부를 통해서 제 1 전압과 결합되는 비트선과, 데이터 판독 시에 있어서, 제 2 전압과 전기적으로 결합하기 위한 비트선 구동부와, 복수의 메모리 셀에 의해서 공유되는, 선택 메모리 셀로부터의 판독 데이터를 전달하기 위한 판독 데이터선과, 판독 데이터선의 전압을, 선택 메모리 셀과 결합된 비트선의 전압에 따른 구동력에 의해서 고정 전압으로 구동하기 위한 판독 게이트 회로와, 판독 데이터선의 전압을 검지 및 증폭하여 판독 데이터를 생성하기 위한 데이터 판독 회로와, 제 2 전압보다도 높은 제 3 전압에 의한 공급을 받아 동작하고, 데이터 기록 시에 있어서, 선택 메모리 셀에 대응하는 비트선에 대하여 데이터 기록 전류를 공급하기 위한 데이터 기록 회로를 구비한다.

이러한 박막 자성체 기억 장치는, 선택 메모리 셀을 흐르는 데이터 판독 전류의 경로에 기생 용량이 큰 판독 데이터선을 포함하는 일없이, 판독 게이트 회로(리드 게이트)에 의해서 판독 데이터선(리드 데이터 버스)의 전위를 구동하기 때문에, 센스 전류 경로의 RC 부하를 경감할 수 있다. 또한, MTJ 메모리 셀 내의 자기 기억부(터널 자기 저항 소자)의 양단 인가 전압은 터널막(터널 배리어)의 신뢰성을 고려하여 소정 전압 이하로 억제되는 한편, 데이터 기록 회로의 전원 전압은 충분한 데이터 기록 전류를 공급하기 위해서 높게 설정된다. 따라서, MTJ 메모리 셀의 동작 신뢰성을 확보하는 데다, 데이터 기록 및 데이터 판독의 고속화를 도모할 수 있다.

본 발명의 또 다른 구성에 따른 박막 자성체 기억 장치는 행렬 형상으로 배치된 복수의 메모리 셀을 구비한다. 각 메모리 셀은, 데이터 기록 전류에 의해 발생한 자계에 의해 기억 데이터의 레벨에 따른 방향으로 자화됨과 동시에, 자화의 방향에 따라 전기 저항이 변화되는 자기 기억부와, 데이터 판독 시에 선택적으로 턴온되어, 자기 기억부에 데이터 판독 전류를 흘리기 위한 액세스 게이트를 포함한다. 이 박막 자성체 기억 장치는 또한, 기억 데이터의 레벨에 따른 전기 신호를 전달하기 위해서 메모리 셀 열에 각각 대응하여 배치되는 복수의 비트선과, 각각이, 선택된 메모리 셀 사이에서 판독 데이터를 전달하기 위한 복수의 판독 데이터선과, 각각이, 선택된 메모리 셀 사이에서 기록 데이터를 전달하기 위한 복수의 기록 데이터선과, 데이터 판독 시에, 복수의 판독 데이터선의 적어도 일부를 이용한, M비트(M: 2 이상의 정수)의 병렬적 데이터 판독을 지시하는 제어 회로를 구비한다. 제어 회로는, 데이터 기록 시에는, 복수의 기록 데이터선의 일부를 이용한, N비트(N: N<M의 자연수)의 병렬적인 데이터 기록을 지시한다.

바람직하게는, 복수의 판독 데이터선 및 복수의 기록 데이터선은 복수의 비트선에 따른 방향으로 배치된다.

또한 바람직하게는, 복수의 판독 데이터선 및 복수의 기록 데이터선은 동수씩 배치되고, 각 판독 데이터선 및 각 기록 데이터선은 복수의 메모리 셀의 소정 구분마다 배치되는 데이터 버스를 이용하여 동일 배선으로서 형성된다. 박막 자성체 기억 장치는, 데이터 버스마다 마련되고, 데이터 판독 시에 선택적으로 활성화되며, 데이터 버스의 전압에 따라 데이터 판독을 실행하는 데이터 판독 회로와, 데이터 버스마다 마련되고, 데이터 기록 시에 선택적으로 활성화되며, 대응하는 데이터 버스에 대하여 데이터 기록 전류를 공급하기 위한 데이터 기록 회로를 더 구비한다. 제어 회로는 데이터 판독 시에 M개의 데이터 판독 회로를 활성화함과 동시에, 데이터 기록 시에 N개의 데이터 기록 회로를 선택적으로 활성화한다.

이러한 박막 자성체 기억 장치는, 데이터 판독 시에 있어서, 복수 비트의 데이터를 병렬로 판독할 수 있는 한편, 데이터 기록 시의 병렬 기록 비트 수를 데이터 판독 시보다도 작게 설정한다. 따라서, 논리와 동일한 칩 상에 혼재되는 시스템 LSI 등에 적합한 구성으로 함과 동시에, 데이터 기록 시의 피크 소비 전류의 증대를 억제하여 동작의 안정화를 도모할 수 있다.

또한 바람직하게는, M 비트는 N비트의 정수배이며, 제어 회로는 1회의 데이터 기록 커맨드에 응답하여 N비트의 병렬적 데이터 기록을 (M/N)회 반복 지시한다.

이에 의해, 1회의 데이터 판독 커맨드의 단어 길이(비트 수)와 1회의 데이터 기록 커맨드의 단어 길이(비트 수)를 맞출 수 있다.

도 1은 본 발명의 실시예에 따른 MRAM 장치의 전체 구성을 나타내는 개략 블럭도.

도 2는 메모리 어레이 및 그 주변 회로의 실시예 1에 따른 구성을 상세히 설명하기 위한 회로도.

도 3은 도 2에 도시한 데이터 판독 회로의 구성을 나타내는 회로도.

도 4는 도 2에 도시한 데이터 판독 회로의 다른 구성예를 나타내는 회로도.

도 5는 도 2에 도시한 데이터 기록 회로의 구성을 나타내는 회로도.

도 6은 실시예 1에 따른 MRAM 장치에 있어서의 데이터 판독 및 데이터 기록 동작을 설명하기 위한 타이밍 차트.

도 7은 메모리 어레이 및 그 주변 회로의 실시예 1의 변형예에 따른 구성을 상세히 설명하기 위한 회로도.

도 8은 도 7에 도시한 데이터 기록 회로의 구성을 설명하는 회로도.

도 9는 실시예 1의 변형예에 따른 데이터 기록 동작 및 데이터 판독 동작을 설명하는 타이밍 차트.

도 10은 메모리 어레이 및 그 주변 회로의 실시예 2에 따른 구성을 설명하는 개략 블럭도.

도 11은 도 10에 도시한 데이터 버스 쌍의 배치를 설명하는 회로도.

도 12a, 12b는 제어 회로에 의한 데이터 기록 회로의 동작 제어를 설명하는 타이밍 차트.

도 13은 메모리 어레이 및 그 주변 회로의 실시예 2의 변형예에 따른 구성을 나타내는 개략 블럭도.

도 14는 MTJ 메모리 셀의 구성을 나타내는 개략도.

도 15는 MTJ 메모리 셀로부터의 데이터 판독 동작을 설명하는 개념도.

도 16은 MTJ 메모리 셀에 대한 데이터 기록 동작을 설명하는 개념도.

도 17은 데이터 기록 시에 있어서의 데이터 기록 전류의 방향과 자화 방향의 관계를 설명하는 개념도.

도 18은 행렬 형상으로 집적 배치된 MTJ 메모리 셀을 나타내는 개념도

<도면의 주요 부분에 대한 간단한 설명>

1 : MRAM 장치

5 : 제어 회로

10 : 메모리 어레이

20 : 행 디코더

25 : 열 디코더

30 : 워드선 드라이버

40 : 워드선 전류 제어 회로

50, 60 : 판독/기록 제어 회로

이하에 있어서, 본 발명의 실시예에 대하여 도면을 참조하여 자세히 설명한다. 또, 도면에서 동일 부호는 동일 또는 상당하는 부분을 나타내는 것으로 한다.

(실시예 1)

도 1을 참조하면, 본 발명의 실시예에 따른 MRAM 장치(1)는 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 실행하고, 기록 데이터 DIN의 입력 및 판독 데이터 DOUT의 출력을 실행한다.

MRAM 장치(1)는, 제어 신호 CMD에 응답하여 MRAM 장치(1)의 전체 동작을 제어하는 제어 회로(5)와, 행렬 형상으로 배치된 복수의 MTJ 메모리 셀을 갖는 메모리 어레이(10)를 구비한다. 메모리 어레이(10)의 구성에 대해서는 나중에 상세히 설명하지만, MTJ 메모리 셀의 행(이하, 단지 「 메모리 셀 행」이라고도 함)에 대응하여 복수의 라이트 워드선 WWL 및 리드 워드선 RWL이 배치된다. 또한, MTJ 메모리 셀의 열(이하, 단지 「 메모리 셀 열」이라고도 함)에 대응하여 비트선 BL이 배치된다.

MRAM 장치(1)는 또한 행 디코더(20)와, 열 디코더(25)와, 워드선 드라이버(30)와, 워드선 전류 제어 회로(40)와, 판독/기록 제어 회로(50, 60)를 구비한다.

행 디코더(20)는 어드레스 신호 ADD에 의해 나타내지는 로우 어드레스 RA에 따라서, 메모리 어레이(10)에서의 행 선택을 실행한다. 열 디코더(25)는 어드레스 신호 ADD에 의해 나타내지는 컬럼 어드레스 CA에 따라서, 메모리 어레이(10)에서의 열 선택을 실행한다. 워드선 드라이버(30)는 행 디코더(20)의 행 선택 결과에 기초하여 리드 워드선 RWL 또는 라이트 워드선 WWL을 선택적으로 활성화한다. 로우 어드레스 RA 및 컬럼 어드레스 CA에 의해서, 데이터 판독 또는 데이터 기록 대상으로 지정된 메모리 셀(이하, 「 선택 메모리 셀」이라고도 함)이 나타내진다.

워드선 전류 제어 회로(40)는 데이터 기록 시에 있어서, 라이트 워드선 WWL에 데이터 기록 전류를 흘려보내기 위해서 마련된다. 판독/기록 제어 회로(50, 60)는 데이터 판독 및 데이터 기록 시에 있어서, 비트선 BL에 데이터 기록 전류 및 센스 전류(데이터 판독 전류)를 흘려보내기 위해서, 메모리 어레이(10)에 접하는 영역에 배치되는 회로군을 총칭한 것이다.

도 2를 참조하면, 메모리 어레이(10)는 n행×m열(n, m:자연수)로 배열되는 MTJ 메모리 셀 MC를 갖는다. MTJ 메모리 셀의 각 구성은 도 14에 도시한 것과 마찬가지로, 기억 데이터의 레벨에 따라 전기 저항이 변화되는 자기 기억부로서 작용하는 터널 자기 저항 소자 TMR과, 액세스 게이트로서 작용하는 액세스 트랜지스터 ATR을 구비한다.

제1 번째에서 제n 번째의 메모리 셀 행에 각각 대응하여 리드 워드선 RWL1 내지 RWLn 및 라이트 워드선 WWL1 내지 WWLn이 각각 마련된다. 제1 번째에서 제m 번째의 메모리 셀 열에 각각 대응하여, 비트선 쌍 BLP1 내지 BLPm을 구성하는, 비트선 BL1, /BL1 내지 BLm, /BLm이 마련된다.

또한, 이하에서는 더미 리드 워드선 DRWL1 및 DRWL2를 총칭하여 더미 리드 워드선 DRWL이라고도 칭한다.

또한, 이하에 있어서는, 라이트 워드선, 리드 워드선, 비트선 및 비트선 쌍을 총괄적으로 표기하는 경우에는, 부호 WWL, RWL, BL(/BL) 및 BLP를 이용하여 각각 표기하기로 하고, 특정한 라이트 워드선, 리드 워드선, 비트선 및 비트선 쌍을 나타내는 경우에는, 이들 부호에 첨자를 부여하여, RWL1, WWL1, BL1(/BL1), BLP1과 같이 표기하는 것으로 한다.

MTJ 메모리 셀 MC는 1행마다 비트선 BL 및 /BL 중 어느 한쪽씩과 접속된다. 예를들면, 제1 번째의 메모리 셀 열에 속하는 MTJ 메모리 셀에 대하여 설명하면, 제1 행째의 MTJ 메모리 셀은 비트선 /BL1과 결합되고, 제2 행째의 MTJ 메모리 셀은 비트선 BL1과 결합된다. 이하 마찬가지로, MTJ 메모리 셀의 각각은 기수 행에 있어서 비트선 쌍의 한쪽씩의 /BL1 내지 /BLm과 접속되고, 우수 행에 있어서 비트선 쌍의 다른 쪽씩의 BL1 내지 BLm과 접속된다.

메모리 어레이(10)는 또한, 비트선 BL1, /BL1 내지 BLm, /BLm과 각각 결합되는 복수의 더미 메모리 셀 DMC를 갖는다. 더미 메모리 셀 DMC는 더미 리드 워드선 DRWL1 및 DRWL2 중 어느 한쪽과 대응하도록 2행×m열로 배치된다. 더미 리드 워드선 DRWL1에 대응하는 더미 메모리 셀은 비트선 BL1, BL2 내지 BLm과 각각 결합된다. 한편, 더미 리드 워드선 DRWL2에 대응하는 나머지 더미 메모리 셀은 비트선 /BL1, /BL2 내지 /BLm과 각각 결합된다.

더미 메모리 셀 DMC는, 예를들면 도 14에 도시한 MTJ 메모리 셀의 구성에 있어서, 터널 자기 저항 소자 TMR을 더미 저항 소자(도시하지 않음)로 치환한 구성을 갖는다. 더미 저항 소자의 전기 저항 Rd는 MTJ 메모리 셀 MC에서의 기억 데이터 레벨 "1" 및 "0"에 각각 대응하는 전기 저항 R1 및 R0의 중간에, 즉 R1>Rd>R0으로 설정된다.

행 선택 결과에 따라 기수 행이 선택되고, 비트선 /BL1 내지 /BLm의 각각과 MTJ 메모리 셀 MC이 결합되는 경우에는, 더미 리드 워드선 DRWL1이 활성화되어, 비트선 BL1 내지 BLm의 각각과 더미 메모리 셀 DMC가 결합된다. 반대로, 행 선택 결과에 따라 우수 행이 선택되고, 비트선 BL1 내지 BLm의 각각과 MTJ 메모리 셀 MC가 결합되는 경우에는, 더미 리드 워드선 DRWL2가 활성화되어, 비트선 /BL1 내지 /BLm의 각각과 더미 메모리 셀 DMC가 결합된다.

또한, 이하에서는 신호 및 신호선의 고전압 상태(전원 전압 Vcc1, Vcc2, Vcc3) 및 저전압 상태(접지 전압 Vss)의 각각을 「H 레벨」 및 「L 레벨」이라고도 한다.

워드선 전류 제어 회로(40)는 메모리 어레이(10)를 사이에 두고, 워드선 드라이버(30)와 반대측 영역에서 각 라이트 워드선 WWL을 접지 전압 Vss와 결합한다. 이에 의해 워드선 드라이버에 의해서 선택적으로 전원 전압과 결합된 라이트 워드선에 대하여, 일정 방향의 데이터 기록 전류 Ip를 흘려보낼 수 있다.

제1 번째에서 제 m 번째의 메모리 셀 열에 각각 대응하여, 열 선택을 실행하기 위한 라이트 컬럼 선택선 WCSL1 내지 WCSLm 및 리드 컬럼 선택선 RCSL1 내지 RCSLm이 마련된다.

열 디코더(25)는 컬럼 어드레스 CA의 디코딩 결과, 즉 열 선택 결과에 따라서, 데이터 기록 시에 있어서, 라이트 컬럼 선택선 WCSL1 내지 WCSLm 중의 하나를 선택 상태(H 레벨)로 활성화한다. 데이터 판독 시에 있어서는, 열 디코더(25)는 열 선택 결과에 따라서 리드 컬럼 선택선 RCSL1 내지 RCSLm 중의 하나를 선택 상태(H 레벨)로 활성화한다.

또한, 기록 데이터를 전달하기 위한 라이트 데이터 버스 쌍 WDBP와, 판독 데이터를 전달하기 위한 리드 데이터 버스 쌍 RDBP가 독립적으로 배치된다. 라이트 데이터 버스 쌍 WDBP는 서로 상보적인 라이트 데이터 버스 WDB 및 /WDB를 포함하고, 리드 데이터 버스 쌍 RDBP는 서로 상보적인 리드 데이터 버스 RDB 및 /RDB를 포함한다.

기록 제어 회로(50)는, 데이터 기록 회로(51W)와, 데이터 판독 회로(51R)와, 메모리 셀 열에 각각 대응하여 마련된, 리드 컬럼 선택 게이트 RCSG1 내지 RCSGm, 리드 게이트 RG1 내지 RGm, 리드 드라이브 선택 게이트 RCDG1 내지 RCDGm 및 라이트 컬럼 선택 게이트 WCSG1 내지 WCSGm을 포함한다.

메모리 셀 열에 각각 대응하여 배치된, 리드 컬럼 선택 게이트 RCSG1 내지 RCSGm의 각각, 리드 게이트 RG1 내지 RGm의 각각, 리드 드라이브 선택 게이트RCDG1 내지 RCDGm의 각각 및 라이트 컬럼 선택 게이트 WCSG1 내지 CSGm의 각각은, 각각 동일한 구성을 갖기 때문에, 비트선 BL1, /BL1에 대응하여 마련된, 리드 컬럼 선택 게이트 RCSG1, 리드 게이트 RG1, 리드 드라이브 선택 게이트 RCDG1 및 라이트 컬럼 선택 게이트 WCSG1의 구성에 대하여 대표적으로 설명한다.

리드 드라이브 선택 게이트 RCDG1은 비트선 BL1 및 /BL1과 전원 전압 Vcc2 사이에 각각 전기적으로 결합되는 트랜지스터 스위치(pl.)를 포함한다. 이들 트랜지스터 스위치는 리드 컬럼 선택선 RCSL1의 전압에 따라 온오프된다. 즉, 리드 컬럼 선택선 RCSL1이 선택 상태(H 레벨)로 활성화된 경우에는, 리드 드라이브 선택 게이트 RCDG1는 비트선 BL1 및 /BL1을 전원 전압 Vcc2와 전기적으로 결합한다.

리드 컬럼 선택 게이트 RCSG1 및 리드 게이트 RG1은 리드 데이터 버스 RDB, /RDB와 접지 전압 Vss 사이에 직렬로 결합된다. 리드 컬럼 선택 게이트 RCSG1은 리드 데이터 버스 RDB와 노드 N1a 사이에 전기적으로 결합되는 트랜지스터 스위치와, 리드 데이터 버스 /RDB와 노드 N1b 사이에 전기적으로 결합되는 트랜지스터 스위치를 갖는다. 이들 트랜지스터 스위치는 리드 컬럼 선택선 RCSL1의 전압에 따라 온오프된다. 즉, 리드 컬럼 선택선 RCSL1이 선택 상태(H 레벨)로 활성화된 경우에는, 리드 컬럼 선택 게이트 RCSG1는 리드 데이터 버스 RDB 및 /RDB를 노드 N1a 및 N1b와 각각 전기적으로 결합한다.

리드 게이트 RG1은 노드 N1a 및 노드 N1b와 접지 전압 Vss 사이에 각각 전기적으로 결합되는 N형 MOS 트랜지스터 Q11 및 Q12를 갖는다. 트랜지스터 Q11 및 Q12의 게이트는 비트선 /BL1 및 BL1과 각각 결합된다. 따라서, 노드 N1a 및 N1b의전압은 비트선 /BL1 및 BL1의 각 전압에 따른 구동력에 의해 접지 전압 Vss로 구동된다.

구체적으로는, 비트선 BL1의 전압이 비트선 /BL1의 전압보다도 높은 경우에는, 트랜지스터 Q12에 의해서 노드 N1b가 보다 강하게 접지 전압 Vss로 구동되기 때문에, 노드 N1a의 전압은 노드 N1b의 전압보다도 높아진다. 반대로, 비트선 BL1의 전압이 비트선 /BL1의 전압보다도 낮은 경우에는, 노드 N1b의 전압이 노드 N1a의 전압보다도 높아진다.

라이트 컬럼 선택 게이트 WCSG1은, 라이트 데이터 버스 WDB와 비트선 BL 사이에 전기적으로 결합되는 트랜지스터 스위치와, 라이트 데이터 버스 /WDB와 비트선 /BL1 사이에 전기적으로 결합되는 트랜지스터 스위치를 갖는다. 이들 트랜지스터 스위치는 라이트 컬럼 선택선 WCSL1의 전압에 따라 온·오프된다. 즉, 라이트 컬럼 선택선 WCSL1이 선택 상태(H 레벨)로 활성화된 경우에는, 라이트 컬럼 선택 게이트 WCSG1은 라이트 데이터 버스 WDB 및 /WDB를 비트선 BL1 및 /BL1과 각각 전기적으로 결합한다.

또, 이하에서는, 리드 컬럼 선택선 RCSL1 내지 RCSLm, 라이트 컬럼 선택선 WCSL1 내지 WCSLm, 리드 컬럼 선택 게이트 RCSG1 내지 RCSGm, 리드 게이트 RG1 내지 RGm, 리드 드라이브 선택 게이트 RCDG1 내지 RCDGm 및 라이트 컬럼 선택 게이트 WCSG1 내지 WCSGm을 각각 총칭하여, 단지, 리드 컬럼 선택선 RCSL, 라이트 컬럼 선택선 WCSL, 리드 컬럼 선택 게이트 RCSG, 리드 게이트 RG, 리드 드라이브 선택 게이트 RCDG 및 라이트 컬럼 선택 게이트 WCSG라고도 칭한다.

판독/기록 제어 회로(60)는 메모리 셀 열에 각각 대응하여 마련되는 단락 스위치 트랜지스터(62-1 내지 62-m)를 갖는다. 단락 스위치 트랜지스터(62-1 내지 62-m)는 라이트 컬럼 선택선 WCSL1 내지 WCSLm에 각각 응답하여 온/오프된다. 예를들면, 단락 스위치 트랜지스터(62-1)는 제1 번째의 메모리 셀 열에 대응하여 마련되고, 라이트 컬럼 선택선 WCSL1의 활성화(H 레벨)에 응답하여, 비트선 BL1 및 /BL1의 한쪽 단부끼리(라이트 컬럼 선택 게이트 WCSG1의 반대측)를 전기적으로 결합한다. 그 밖의 메모리 셀 열에 대응하여 각각 마련되는 단락 스위치 트랜지스터(62-2 내지 62-m)도 마찬가지로, 라이트 컬럼 선택선 WCSL2 내지 WCSLm의 활성화에 각각 응답하여, 대응하는 메모리 셀 열에서, 비트선 쌍 BLP를 구성하는 비트선 BL 및 /BL 사이를 전기적으로 결합한다.

판독/기록 제어 회로(60)는 또한, 비트선 BL1, /BL1 내지 BLm, /BLm과 접지 전압 Vss 사이에 각각 마련되는 프리차지 트랜지스터(64-1a, 64-1b 내지 64-ma, 64-mb)를 갖는다. 프리차지 트랜지스터(64-1a, 64-1b 내지 64-ma, 64-mb)는 비트선 프리차지 신호 BLPR의 활성화에 응답하여 온함으로써, 비트선 BL1, /BL1 내지 비트선 BLm, /BLm을 접지 전압 Vss로 프리차지한다.

또, 이하에서는, 단락 스위치 트랜지스터(62-1 내지 62-m) 및 프리차지 트랜지스터(64-1a, 64-1b 내지 64-ma, 64-mb)를 각각 총칭하여 단락 스위치 트랜지스터(62) 및 프리차지 트랜지스터(64)라고도 칭한다.

제어 회로(5)에 의해서 생성되는 비트선 프리차지 신호 BLPR은, MRAM 장치(1)의 액티브 기간에 있어서, 적어도 데이터 판독 실행 전의 소정 기간에서 H레벨로 활성화된다. 한편, MRAM 장치(1)의 액티브 기간 중의 데이터 판독 동작 시 및 데이터 기록 동작 시에 있어서는, 비트선 프리차지 신호 BLPR은 L 레벨로 비 활성화되고, 프리차지 트랜지스터(64)는 오프된다.

다음에, 데이터 판독 회로 및 데이터 기록 회로의 구성에 대하여 설명한다.

도 3을 참조하면, 데이터 판독 회로(51R)는, 전원 전압 Vcc1을 수취하여 내부 노드 Ns1 및 Ns2에 일정 전류를 각각 공급하기 위한 전류원(161 및 162)과, 내부 노드 Ns1과 리드 데이터 버스 RDB 사이에 전기적으로 결합되는 N형 MOS 트랜지스터(163)와, 내부 노드 Ns2와 리드 데이터 버스 /RDB 사이에 전기적으로 결합되는 N형 MOS 트랜지스터(164)와, 내부 노드 Ns1 및 Ns2 사이의 전압 레벨차를 증폭하여 판독 데이터 DOUT를 출력하는 증폭기(165)를 구비한다.

N형 MOS 트랜지스터(163 및 164)의 각 게이트에는 기준 전압 Vrr이 인가된다. 저항(166 및 167)은 내부 노드 Ns1 및 Ns2를 접지 전압 Vss로 풀다운하기 위해서 마련된다. 이러한 구성으로 함으로써, 데이터 판독 회로(51R)는 데이터 판독 시에 있어서, 리드 데이터 버스 RDB 및 /RDB의 각각과 동일한 전류를 공급할 수 있다.

데이터 판독 시에 있어서, 선택 메모리 셀 행에 대응하는 리드 게이트 RG에 의해, 리드 데이터 버스 RDB 및 /RDB의 각각은 서로 다른 구동력에 의해서 접지 전압 Vss로 풀다운된다. 따라서, 데이터 판독 회로(51R)에 의해서, 내부 노드 Ns1 및 Ns2 사이의 전압차를 증폭함으로써, 선택 메모리 셀의 기억 데이터를 판독할 수 있다.

도 4를 참조하면, 다른 회로 구성예에 따른 데이터 판독 회로(52R)는, 프리차지 트랜지스터로서 이용되는 P형 MOS 트랜지스터(171 및 172)와, 스위칭 트랜지스터로서 이용되는 N형 MOS 트랜지스터(173 및 174)와, 크로스 커플 증폭기(175)와, 크로스 커플 증폭기로의 동작 전류 공급 스위치로서 이용되는 N형 MOS 트랜지스터(180)와, 인버터(182 및 184)를 포함한다.

P형 MOS 트랜지스터(171 및 172)는 전원 전압 Vcc1과 내부 노드 Nr 및 /NR 사이에 각각 전기적으로 결합된다. P형 MOS 트랜지스터(171 및 172)의 각 게이트에는 데이터 판독 전의 소정 기간에 L 레벨로 활성화되는 프리차지 신호 φtr이 입력된다.

N형 MOS 트랜지스터(173 및 174)는 내부 노드 Nr 및 /Nr과 리드 데이터 버스 RDB 및 /RDB 사이에 각각 전기적으로 결합된다. MOS 트랜지스터(173 및 174)의 각 게이트에는 데이터 판독 시에 소정 기간 L 레벨로 활성화되는 트리거 펄스 φtr이 입력된다.

크로스 커플 증폭기(175)는, 교차 결합된, P형 MOS 트랜지스터(176 및 177)와, N형 MOS 트랜지스터(178 및 179)를 갖는다. N형 MOS 트랜지스터(180)는 크로스 커플 증폭기(175)와 접지 전압 Vss 사이에 전기적으로 결합되어, 게이트에 센스 신호 φs의 입력을 받는다. 센스 신호 φs는 데이터 판독 시에 있어서, 적어도 트리거 펄스 φtr과 중복하는 활성화 기간(H 레벨)을 갖는다.

데이터 판독 전에 있어서, 노드 Nr 및 /Nr의 각각은 프리차지 신호 φpr의 활성화에 응답하여 전원 전압 Vcc1로 프리차지된다. 노드 Nr 및 /Nr과 리드 데이터 버스 RDB 및 /RDB가 각각 전기적으로 결합된 상태로 데이터 판독 동작이 시작된다. 또한, 데이터 판독 동작 개시 후의 소정 타이밍에 있어서, 트리거 펄스 φtr의 활성화(L 레벨)에 응답하여, N형 MOS 트랜지스터(173 및 174)는 리드 데이터 버스 RDB 및 /RDB를 내부 노드 Nr 및 /NR과 전기적으로 잘라 버린다.

크로스 커플 증폭기(175)는 센스 신호 φs의 활성화에 응답하여, N형 MOS 트랜지스터(180)로부터 동작 전류를 공급받아, 내부 노드 Nr 및 /Nr의 전압차를 전원 전압 Vcc1 내지 접지 전압 Vss의 진폭으로 증폭한다. 즉, 데이터 판독 동작에 의해 리드 데이터 버스 RDB의 전압이 리드 데이터 버스 /RDB보다도 높아진 경우에는, 내부 노드 Nr 및 /NR은 전원 전압 Vcc1 및 접지 전압 Vss로 각각 설정된다.

인버터(182 및 184)는 내부 노드 Nr 및 /Nr의 전압 레벨을 반전하여 판독 데이터 /DOUT 및 DOUT를 각각 생성한다. 즉, 판독 데이터 DOUT 및 /DOUT의 극성은 리드 데이터 버스 RDB 및 /RDB의 극성과 일치한다.

도 5를 참조하면, 데이터 기록 회로(51W)는, 내부 노드 Nw0에 일정 전류를 공급하기 위한 P형 MOS 트랜지스터(151)와, 트랜지스터(151)의 통과 전류를 제어하기 위한 커런트 미러 회로를 구성하는 P형 MOS 트랜지스터(152) 및 전류원(153)과, 내부 노드 Nw0을 통해서 동작 전류를 공급받아 동작하는 인버터(154, 155 및 156)를 구비한다. 인버터(154, 155 및 156)의 각각은 전원 전압 Vcc3 및 접지 전압 Vss의 공급을 받아 동작한다.

인버터(154)는 기록 데이터 DIN의 전압 레벨을 반전하여 라이트 데이터 버스 WDB에 전달한다. 인버터(155)는 기록 데이터 DIN의 전압 레벨을 반전하여인버터(156)의 입력 노드에 전달한다. 인버터(156)는 인버터(154)의 출력을 반전하여 라이트 데이터 버스 /WDB에 전달한다. 따라서, 데이터 기록 회로(51W)는 기록 데이터 DIN의 전압 레벨에 따라서, 내부 노드 Nw1 및 Nw2의 전압을 전원 전압 Vcc3 및 접지 전압 Vss의 한쪽씩으로 설정한다.

다음에, 도 6을 이용하여, 실시예 1에 따른 MRAM 장치에서의 데이터 판독 및 데이터 기록 동작을 설명한다.

우선, 데이터 판독 동작에 대하여 설명한다.

데이터 판독 전에 있어서, 리드 데이터 버스 RDB, /RDB는 전원 전압 Vcc1로 프리차지되고, 비트선 BL, /BL은 접지 전압 Vss로 프리차지된다.

데이터 판독 시에서는, 선택 메모리 셀에 대응하는 비트선 BL 및 /BL의 각각은, 대응하는 리드 드라이브 선택 게이트 RCDG에 의해서 전원 전압 Vcc2와 전기적으로 결합된다.

또한, 리드 워드선 RWL 중의 선택 메모리 셀에 대응하는 하나가 행 선택 결과에 따라 선택 상태(H 레벨)로 활성화된다. 그 결과, 선택 메모리 셀은 비트선 BL 및 /BL의 한쪽과 접지 전압 Vss 사이에 전기적으로 결합된다. 또한, 더미 리드 워드선 DRWL1 및 DRWL2 중 어느 한쪽이 활성화되어, MTJ 메모리 셀 MC와 결합되어 있지 않은, 비트선 BL 및 /BL의 다른 쪽은 더미 메모리 셀 DMC와 결합된다.

한편, 라이트 워드선 WWL과 라이트 컬럼 선택선 WCSL은 L 레벨(접지 전압 Vss)로 비 활성화된다. 라이트 워드선 WWL 및 라이트 데이터 버스 WDB, /WDB에는 전류는 흐르지 않는다.

이와 같이, 데이터 판독 시에 있어서, 비트선 BL 및 /BL의 각각은, 저항체로서 작용하는 선택 메모리 셀 또는 더미 메모리 셀 DMC를 통해서 접지 전압 Vss로 풀다운된다. 또한, 선택 메모리 셀 열에서는 리드 드라이브 선택 게이트 RCDG에 의해서, 대응하는 비트선 BL 및 /BL의 각각이 전원 전압 Vcc2로 풀업되어 있다. 따라서, 비트선 BL 및 /BL의 전압은 풀업력(Vcc2로)과 풀다운력(Vss로)의 밸런스, 바꿔 말하면 저항체인 선택 메모리 셀 또는 더미 메모리 셀의 전기 저항에 따라 결정된다.

예를 들면, 선택 메모리 셀의 기억 데이터 레벨이 "1"(전기 저항 R1)인 경우, 메모리 셀과 결합된 비트선 BL 및 /BL의 한쪽에는, 더미 메모리 셀 DMC와 결합된 비트선 BL 및 /BL의 다른 쪽에 발생하는 전압 변화 ΔVm보다도 큰 전압 변화 ΔV1이 발생한다. 선택 메모리 셀에 대응하는 비트선 쌍 BLP를 구성하는 비트선 BL 및 /BL 전압간의 상대 관계는, 판독된 기억 데이터의 레벨에 따라 변화된다. 이러한, 비트선 BL 및 /BL 사이의 전압차에 따라서, 리드 게이트 RG에 의해 리드 데이터 버스 RDB 및 /RDB의 전위가 구동된다.

즉, 비트선 BL의 전압이 비트선 /BL의 전압보다도 높은 경우에는, 리드 게이트 RG에 의해서, 리드 데이터 버스 /RDB 쪽이 리드 데이터 버스 RDB보다도 보다 강하게 접지 전압 Vss 측으로 구동된다(도 6에서의 전압 변화 ΔVb1>ΔVbm).

이렇게 해서 발생한 리드 데이터 버스 RDB 및 /RDB 사이의 전압차를 데이터 판독 회로(51R 또는 52R)에 의해 증폭하여, H 레벨의 판독 데이터 DOUT를 출력할 수 있다. 데이터 판독 회로(52R)를 이용하는 경우에는, 프리차지 신호 φpr은 데이터 판독 동작 중에 H 레벨로 비 활성화된다. 또한, 데이터 판독 동작 개시부터 소정 시간 경과 후에, 센스 신호 φs는 H 레벨로 활성화되고, 트리거 펄스 φtr은 센스 신호 φs와 중복되는 활성화 기간을 갖도록 L 레벨로 활성화된다.

반대로, 선택 메모리 셀이 "0"(전기 저항 R0)을 유지하는 경우, 즉 비트선 /BL의 전압이 비트선 BL의 전압보다도 높은 경우에는, 리드 게이트 RG에 의해서, 리드 데이터 버스 RDB 쪽이 리드 데이터 버스 /RDB보다도 보다 강하게 접지 전압 Vss 측으로 구동된다. 이렇게 해서 발생한 리드 데이터 버스 RDB 및 /RDB 사이의 전압차에 기초하여 L 레벨의 판독 데이터 DOUT를 출력할 수 있다.

이와 같이, 리드 게이트 RG를 통해서 리드 데이터 버스 RDB 및 /RDB의 전위를 구동하는 구성으로 함으로써, 기생 용량이 큰 리드 데이터 버스 RDB 및 /RDB를, 선택 메모리 셀(또는 더미 메모리 셀) 및 비트선을 흐르는 센스 전류 경로에서 제외하여 데이터 판독을 실행할 수 있다. 이에 의해, 선택 메모리 셀 및 더미 메모리 셀을 통과하는 센스 전류 경로의 RC 부하를 경감하여, 데이터 판독에 필요한 전압 변화를 비트선 BL 및 /BL에 신속하게 발생시킬 수 있다. 따라서, 데이터 판독을 고속으로 실행하여 MRAM 장치에 대한 액세스를 고속화할 수 있다.

또한, MTJ 메모리 셀 내의 터널 자기 저항 소자 TMR의 양단 인가 전압을 억제하기 위해서, 데이터 판독 시에 비트선 BL 및 /BL을 풀업하는 전원 전압 Vcc2가 결정된다. 일반적으로, 터널 자기 저항 소자의 터널 배리어인 절연막의 신뢰성을 고려하면, 이 바이어스 전압은 약 400mV 이하로 되도록 설정해야 한다. 그 결과, MTJ 메모리 셀의 동작 신뢰성을 확보하고, 또한 데이터 판독의 고속화를 도모할 수있다.

또한, 비트선 BL 및 /BL의 프리차지 전압을 접지 전압으로 하고 있기 때문에, 비 선택 열에 있어서, 선택 행의 리드 워드선 RWL이 활성화에 응답하여 턴온된 액세스 트랜지스터를 통해서, 비트선 BL 및 /BL로부터 방전 전류가 발생하는 일이 없다. 그 결과, 비트선 BL 및 /BL에 있어서의, 프리차지에 따른 충방전에 의한 소비 전력을 삭감할 수 있다.

다음에, 데이터 기록 시의 동작에 대하여 설명한다.

열 선택 결과에 대응한 라이트 컬럼 선택선 WCSL이 선택 상태(H 레벨)로 활성화되어, 대응하는 라이트 컬럼 선택 게이트 WCSG가 온 상태로 된다. 이에 따라서, 선택 메모리 셀에 대응하는 선택 열의 비트선 BL 및 /BL의 한쪽 단부씩은 라이트 데이터 버스 WDB 및 /WDB와 각각 결합된다.

또한, 데이터 기록 시에는, 대응하는 단락 스위치 트랜지스터(62)가 턴온하여, 선택 열의 비트선 BL 및 /BL의 다른 쪽 단부(라이트 컬럼 선택 게이트 WCSG의 반대측)끼리를 단락한다.

이미 설명한 바와 같이, 데이터 기록 회로(51W)는 라이트 데이터 버스 WDB 및 /WDB를 전원 전압 Vcc3 및 접지 전압 Vss 중 어느 한쪽씩으로 설정한다. 예를들면, 기록 데이터 DIN의 데이터 레벨이 L 레벨인 경우에는, 라이트 데이터 버스 WDB에 L 레벨 데이터를 기록하기 위한 데이터 기록 전류 -Iw가 흐른다. 데이터 기록 전류 -Iw는 라이트 컬럼 선택 게이트 WCSG를 통해서 선택 열의 비트선 BL에 공급된다.

선택 열의 비트선 BL에 흐르는 데이터 기록 전류 -Iw는, 단락 스위치 트랜지스터(62)에 의해서 턴(turn back)한다. 이에 의해, 다른 쪽의 비트선 /BL에서는 반대 방향의 데이터 기록 전류 +Iw가 흐른다. 비트선 /BL을 흐르는 데이터 기록 전류 +Iw는, 라이트 컬럼 선택 게이트 WCSG를 통해서 라이트 데이터 버스 /WDB에 전달된다.

또한, 라이트 워드선 WWL 중 어느 하나가 행 선택 결과에 따라 선택 상태(H 레벨: 전원 전압 Vcc3)로 활성화되어, 데이터 기록 전류 Ip가 흐른다. 그 결과, 대응하는 라이트 워드선 WWL 및 비트선 BL(/BL)의 양쪽에 데이터 기록 전류가 흐른 선택 메모리 셀에 대하여, 데이터 기록이 실행된다. 선택 열의 비트선 BL 및 /BL을 턴하여 흐르는 데이터 기록 전류 ±Iw의 방향은, 기록 데이터 DIN의 데이터 레벨에 따라 반전된다.

데이터 기록 시에 있어서, 리드 워드선 RWL은 비 선택 상태(L 레벨)로 유지된다. 또, 데이터 판독 회로(52R)에서는, 데이터 기록 시에 프리차지 신호 φpr은 H 레벨로 활성화된다. 한편, 센스 신호 φs는 L 레벨로 비 활성화되고, 트리거 펄스 φtr은 H 레벨로 비 활성화된다.

또한, 데이터 기록 시에 있어서도 비트선 프리차지 신호 BLPR을 H 레벨로 활성화함으로써, 데이터 기록 시의 비트선 BL 및 /BL의 전압은, 데이터 판독 시의 프리차지 전압 레벨에 상당하는 접지 전압 Vss로 설정된다.

마찬가지로, 리드 데이터 버스 RDB 및 /RDB는 데이터 판독 시의 프리차지 전압에 상당하는 전원 전압 Vcc1로 설정된다. 이와 같이, 비 선택 열에 대응하는 비트선 BL, /BL과, 리드 데이터 버스 RDB, /RDB와의 데이터 기록 시에서의 전압을, 데이터 판독에 대비한 프리차지 전압과 일치시킴으로써, 데이터 판독 전에 새로운 프리차지 동작의 실행이 불필요해져, 데이터 판독 동작을 고속화할 수 있다.

다음에, 데이터 판독 및 데이터 기록 회로계의 전원 전압 레벨에 대하여 설명한다. 데이터 판독 회로(51R, 52R)의 동작 전원 전압인 Vcc1 및 비트선 BL, /BL의 풀업 전압인 Vcc2는, 비트선 진폭을 작게 하여 터널 자기 저항 소자의 양단 인가 전압을 억제함과 동시에, 리드 데이터 버스 RDB, /RDB의 진폭 전압을 크게 하기 위해서, Vcc1>Vcc2로 설정된다.

한편, 데이터 기록 시에는 선택 메모리 셀의 터널 자기 저항 소자 TMR을 충분히 자화해야 한다. 이 때문에, 데이터 기록 회로(51W)의 동작 전원 전압인 Vcc3은, 라이트 데이터 버스 WDB, /WDB를 통해 충분한 데이터 기록 전류를 공급하기 위해서, 전원 전압 Vcc1 및 Vcc2보다도 높게 설정된다. 즉, Vcc3>Vcc1>Vcc2로 설정된다.

예를들면, 전원 전압 Vcc3에는 MRAM 장치 외부로부터 공급되는 외부 전원 전압을 그대로 적용하고, 또한 이 외부 전원 전압을 도시하지 않은 전압 강하 회로에 의해 강하시켜, 전원 전압 Vcc1 및 Vcc2을 발생하는 구성으로 하면, 상기 "Vcc3>Vcc1>Vcc2"의 관계에 따른 전원 전압을 효율적으로 공급할 수 있다.

(실시예 1의 변형예)

도 7을 참조하면, 실시예 1의 변형예에 따른 구성에서는, 데이터 기록 회로(51W) 대신에 데이터 기록 회로(52W)가 마련된 점과, 리드 드라이브 선택 게이트 RCDG1 내지 RCDGm의 배치가 생략된 점이, 실시예 1에 따른 구성과 비교하여 다르다.

도 8을 참조하면, 실시예 1의 변형예에 따른 데이터 기록 회로(52W)는, 데이터 기록 전류를 공급하기 위한 데이터 기록 회로(51W)의 구성 외에, 풀업 회로(53)를 더 포함한다.

풀업 회로(53)는 전원 전압 Vcc2와 라이트 데이터 버스 WDB 및 /WDB 사이에 각각 배치되는 풀업 트랜지스터(157 및 158)를 구비한다. 풀업 트랜지스터(157 및 158)는 예를들면 데이터 기록 시에 H 레벨로 활성화되고, 데이터 판독 시에 L 레벨로 비 활성화되는 기록 제어 신호 WE를 게이트에 수신하는 P형 MOS 트랜지스터로 구성할 수 있다. 데이터 기록 회로(51W)에 상당하는 부분의 구성은 도 5에 도시한 것과 마찬가지이므로, 상세한 설명은 반복하지 않는다.

데이터 기록 시에 있어서는, 풀업 트랜지스터(157 및 158)는 턴오프되므로, 데이터 기록 회로(51W)와 마찬가지로, 라이트 데이터 버스 WDB 및 /WDB에 대하여 데이터 기록 전류 ±Iw를 공급할 수 있다. 한편, 데이터 판독 시에는, 데이터 기록 회로(51W)에 상당하는 부분에 의한 데이터 기록 전류 ±1w의 공급은 정지되고, 라이트 데이터 버스 WDB 및 /WDB의 각각은 턴온한 풀업 트랜지스터(157 및 158)에 의해서 전원 전압 Vcc2로 풀업된다.

도 9를 참조하면, 실시예 1의 변형예에 따른 구성에서는, 데이터 판독 시에 있어서도, 선택 열에 대응하는 라이트 컬럼 선택선 WCSL이 H 레벨로 활성화된다. 그 결과, 전원 전압 Vcc2로 풀업된 라이트 데이터 버스 WDB 및 /WDB는 선택 열의비트선 BL 및 /BL과 각각 전기적으로 결합된다.

즉, 실시예 1의 변형예에 따른 구성에서는, 선택 열의 비트선 BL 및 /BL이 데이터 기록계 회로(데이터 기록 회로(52W))에 의해서 풀업되는 점이, 실시예 1에 따른 구성과 다르다. 전원 전압 Vcc2로 풀업된 비트선 BL, /BL 및, 리드 게이트 RG에 의해서 접지 전압 Vss로 구동되는 리드 데이터 버스 RDB, /RDB에 각각 발생하는 전압 변화, 및 이들의 전압 변화를 검지하는 것에 의한 데이터 판독 동작은, 도 6에 설명한 것과 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.

또한, 데이터 기록 시에서의 동작에 대해서도 도 6과 마찬가지이기 때문에 상세한 설명은 되풀이하지 않는다.

실시예 1의 변형예에 따른 구성에서는, 리드 드라이브 선택 게이트 RCDG1 내지 RCDGm의 배치를 생략하여, 선택 열에 대응하는 비트선 BL 및 /BL을 효율적으로 풀업할 수 있다. 또, 라이트 데이터 버스 WDB 및 /WDB는 데이터 기록 시 이외에 있어서 전원 전압 Vcc2로 풀업해 둘 수 있기 때문에, 데이터 판독 개시 시에서의 동작 속도의 저하를 초래하는 일이 없다.

또, 전원 전압 Vcc1, Vcc2 및 Vcc3의 전압 레벨에 대해서도 실시예 1과 마찬가지로 설정하면 된다.

(실시예 2)

실시예 2에서는 외부와의 사이에서, 다수 비트 데이터를 병렬로 수수하는 MRAM 장치의 구성에 대하여 설명한다.

도 10을 참조하면, 실시예 2에 따른 메모리 어레이는 열 방향에 따라 배치되는 N개(N: 2이상의 정수)의 메모리 뱅크 MB1 내지 MBN의 각각은, 실시예 1에 따른 메모리 어레이(10)와 동일한 구성을 갖는다.

열 방향에 따라, 메모리 뱅크 MB1 내지 MBN에서 공유되는 M개(M: 2개 이상의 정수)의 데이터 버스 쌍 DBP1 내지 DBPM이 배치된다. 예를들면, 데이터 버스 쌍 DBP1은 상보의 데이터 버스 DB1 및 /DB1을 갖는다. 이하에서는 데이터 버스 쌍 DBP1 내지 DBPM을 총칭하여 단지 DBP라도 하고, 데이터 버스 DB1 내지 DBM을 총칭하여 단지 데이터 버스 DB라고도 하며, 데이터 버스 /DB1 내지 /DBM을 총칭하여 데이터 버스 /DB라고도 한다.

판독/기록 제어 회로(50, 60)는 데이터 버스 쌍 DBP1 내지 DBPM에 각각 대응하여 마련된, 데이터 판독 회로 RDV1 내지 RDVM과 데이터 기록 회로 WDV1 내지 WDVM을 갖는다. 데이터 판독 회로 RDV1 내지 RDVM은 판독 제어 신호 RE1 내지 REM에 각각 응답하여 동작한다. 마찬가지로, 데이터 기록 회로 WDV1 내지 WDVM은 기록 제어 신호 WE1 내지 WEM에 각각 응답하여 동작한다.

데이터 판독 회로 RDV1 내지 RDVM의 각각에는 도 3 및 도 4에서 각각 설명한 데이터 판독 회로(51R 및 52R)의 구성을 적용할 수 있다. 즉, 데이터 판독 회로(51R 및 52R)에 있어서, 리드 데이터 버스 RDB 및 /RDB에 대신하여, 대응하는 데이터 버스 DB 및 /DB의 전압을 검지 증폭하는 구성으로 하면, 동일한 데이터 판독을 실행할 수 있다.

특히, 메모리 뱅크 MB1 내지 MBK의 각각을 실시예 1과 같은 리드 게이트를 이용하여 데이터 판독을 실행하는 구성으로 함으로써, 센스 전류 Is의 공급 기능을갖지 않는 소형화에 적합한 데이터 판독 회로(52R)를 적용할 수 있기 때문에, 데이터 판독의 고속화 및 MTJ 메모리 셀의 동작 신뢰성의 확보와 동시에, 다수의 데이터 판독 회로가 배치되는 구성에 있어서, 칩 면적의 삭감을 도모할 수 있다.

또한, 센스 전류 Is의 공급 기능을 갖는 데이터 판독 회로(51R)를 이용하는 경우에는, 종래의 기술과 마찬가지로, 데이터 버스 DR 및 비트선 BL(/BL)을 통하여, 선택 메모리 셀에 센스 전류 Is를 흘려보내는 것에 의해 데이터 판독을 실행하는 것도 가능하다.

데이터 기록 회로 WDV1 내지 WDVM의 각각에는 도 5 및 도 8에 각각 도시한 데이터 기록 회로(51W 및 52W)의 구성을 적용할 수 있다. 즉, 데이터 기록 회로(51W 및 52W)에 있어서, 라이트 데이터 버스 WDB 및 /WDB 대신에, 대응하는 데이터 버스 DB 및 /DB의 전압을 구동하는 구성으로 하면, 마찬가지의 데이터 기록을 실행할 수 있다.

특히, 메모리 뱅크 MB1 내지 MBK의 각각을 실시예 1과 같은 리드 게이트를 이용하여 데이터 판독을 실행하는 구성으로 하는 경우에는, 데이터 기록 회로(52W)를 적용함으로써, 칩 면적의 삭감을 더욱 도모할 수 있다.

이러한 구성으로 함으로써, 각 데이터 버스 쌍 DBP마다 독립적으로 선택 메모리 셀 사이에서 데이터 수수를 실행할 수 있다. 따라서, 동시에 복수의 데이터 버스 쌍 DBP를 이용하여, 복수 비트의 병렬적 데이터 판독 및 데이터 기록을 실행할 수 있다.

데이터 버스 쌍 DBP는 k개(k: 자연수)의 메모리 셀마다 배치된다. 도 11은데이터 버스 쌍의 배치를 설명하는 회로도이다. 데이터 버스 쌍 DBP1 내지 DBPM은 마찬가지로 배치되기 때문에, 도 11에서는 데이터 버스 쌍 DBP1의 배치를 대표적으로 도시한다.

도 11을 참조하면, 열 디코더(25)는 동일한 데이터 버스 쌍에 대응하는 k개의 메모리 셀 열 사이에서의 열 선택을 실행하기 위한 리드 컬럼 선택선 RCSL1 내지 RCSLk 및 라이트 컬럼 선택선 WCSL1 내지 WCSLk를 선택적으로 활성화한다.

제1 번째에서 제 k 번째의 메모리 셀 열의 각각에 대응하여, 실시예 1과 같은, 라이트 컬럼 선택 게이트 WCSG, 리드 컬럼 선택 게이트 RCSG, 리드 게이트 RG 및 리드 드라이브 선택 게이트 RDCG가 배치된다. 또한, MTJ 메모리 셀 MC, 더미 메모리 셀 DMC, 단락 스위치 트랜지스터(62) 및 프리차지 트랜지스터(64)의 배치에 대해서도, 도 2에 도시한 메모리 어레이와 마찬가지이다.

리드 컬럼 선택 게이트 RCSG는 대응하는 리드 컬럼 선택선 RCSL의 활성화에 응답하여, 대응하는 비트선 BL 및 /BL을 데이터 버스 DB1 및 /DB1과 전기적으로 결합한다. 마찬가지로, 라이트 컬럼 선택 게이트 WCSG는 대응하는 라이트 컬럼 선택선 WCSL의 전압에 따라서, 대응하는 비트선 BL 및 /BL을 데이터 버스 DB1 및 /DB1 각각과 전기적으로 결합한다.

이러한 구성으로 함으로써, k개의 메모리 셀 열로 하나의 데이터 버스 쌍 DBP를 공유할 수 있다.

데이터 버스 DB1 및 /DB1은 비트선 BL, /BL과 동일 방향을 따라 배치된다. 한편, 리드 컬럼 선택선 RCSL 및 라이트 컬럼 선택선 WCSL은 비트선 BL, /BL과 교차하는 방향(즉 행 방향)을 따라 배치된다. 이에 의해, 비트선 BL, /BL과 동일 방향으로 배치되는 배선이 집중하는 것을 피하여 배선 피치를 확보할 수 있다.

재차 도 10를 참조하면, 메모리 뱅크 MB1 내지 MBN은 도시하지 않은 뱅크 어드레스에 따라서 선택된다. 선택된 메모리 뱅크에 있어서, 1회의 데이터 판독 커맨드 및 1회의 데이터 기록 커맨드에 의해서, M'비트(M':M 이하의 자연수)의 판독 데이터 DOUT 및 기록 데이터 DIN의 각각이 외부와의 사이에서 수수된다.

따라서, 데이터 판독 시에 있어서, 최대 M비트의 데이터를 병렬로 판독할 수 있다. 그 결과, 특히 논리와 동일 칩 상에 혼재(merge)되는 시스템 LSI 등에 적합한 MRAM 장치를 구성할 수 있다.

한편, 데이터 기록 시에는 비교적 큰 데이터 기록 전류를 비트선 BL, /BL에 흘려보낼 필요가 있으므로, 병렬로 기록되는 기록 데이터의 비트 수(이하, 「 병렬 기록 비트 수」라고도 함)를 많이 취하면, 이에 비례하여 데이터 소비 전류도 증대되어 버린다. 특히, 다수 비트를 병렬로 판독하는 구성에 있어서, 병렬로 판독되는 판독 데이터의 비트 수(이하, 「 병렬 판독 비트 수」라고도 함)를 병렬 기록 비트 수와 마찬가지로 하면, 피크 전류값이 과대해져, 전원계에의 부담이 증대된다. 그 결과, 전원 전압 바운스의 영향에 의해 오 동작이 발생할 우려도 있다.

따라서, 실시예 2에 따른 구성에서는, 제어 회로(5)에 포함되는 기록 선택 회로(6)에 의해서, 병렬 기록 비트 수를 병렬 판독 비트 수보다도 작게 설정한다.

예를 들면, 병렬로 M' 비트의 데이터 판독이 실행되는 경우에는, 메모리 어레이(10)에 있어서 동시 병렬로 기록되는 데이터의 비트 수는 N' 비트(N': M'보다작은 자연수)로 설정된다.

다음에, 도 12a 및 12b를 이용하여, 제어 회로(5)에 의한, 데이터 판독 회로 및 데이터 기록 회로의 동작 제어를 설명한다.

도 12a 및 12b에서는, 일례로서, 데이터 버스 쌍 DBP의 배치 개수 M과, 1회의 데이터 판독 동작 및 데이터 기록 동작에 의해서 수수되는 데이터의 비트 수 M'가 동등하며, M=M'=8인 경우에 대하여 대표적으로 설명한다.

도 12a를 참조하면, 데이터 판독 시에는, 시각 tr0에 1회의 데이터 판독 커맨드가 개시되면, 판독 제어 신호 RE1 내지 RE8이 동시에 활성화되어, 8 비트(M' 비트)의 데이터가 병렬로 판독된다. 또, 이러한 M=M'인 경우에는, 각 데이터 판독 회로를 공통의 판독 제어 신호 RE에 응답하여 활성화하는 구성으로 하여도 좋다.

도 12b를 참조하면, 데이터 기록 시에 있어서는, 피크 전류의 증가를 억제하기 위해서, 병렬 기록 비트 수 N'는 병렬 판독 비트 수 M'보다도 작게 억제된다. 예를들면, 1회의 데이터 기록 커맨드가 개시되면, 기록 선택 회로(6)에 의해서 시각 tw0, tw1, tw2 및 tw3으로 각각 분할하여, 기록 제어 신호 WE1 내지 WEM의 일부씩이 활성화된다.

데이터 기록 회로 WDV1 내지 WDVM의 각각은, 기록 제어 신호 WE1 내지 WEM의 활성화 및 비 활성화에 각각 응답하여 활성화 및 비 활성화된다. 활성화된 데이터 기록 회로에서는, 도 5에 도시한 인버터(154 내지 156)에 대한 동작 전류의 공급이 실행되어, 대응하는 데이터 버스 쌍 DBP를 이용한 데이터 기록이 실행된다. 한편, 비 활성화된 데이터 기록 회로에서는, 도 5에 도시한 인버터(154 내지 156)에 대한동작 전류의 공급이 정지된다.

도 12b에 도시한 예에서는 2 비트(N' 비트)씩의 데이터 기록이 병렬로 실행된다. 즉, 1회의 데이터 기록 커맨드에 있어서 입력되는 8 비트(M' 비트)의 기록 데이터를 4분할하여, 2 비트(N' 비트)씩의 병렬적 데이터 기록을 실행하고 있다.

이와 같이, 메모리 어레이(10)에 있어서, 복수 비트의 데이터 판독 및 데이터 기록을 할 수 있는 구성으로 한 다음, 병렬 기록 비트 수 N'를 병렬 판독 비트 수 M'보다도 작게 설정하거나, 혹은 N'=1로 하여, 1 비트씩 시리얼 액세스하는 구성으로 함으로써, 유효하게 데이터 기록 시의 피크 전류를 저감할 수 있다. 그 결과, MRAM 장치에 있어서, 데이터 판독 시의 데이터레이트를 향상시킴과 동시에, 데이터 기록 시의 피크 전류값을 억제하여 전원계에의 부담을 감소함으로써, 동작 신뢰성을 향상시킬 수 있다.

특히, M' 비트의 데이터 기록을 실행하는 1회의 데이터 기록 커맨드를, N' 비트(N': M'보다 작은 자연수)씩의 병렬 기록을 (M'/N')회 반복하여 구성하여, 1회의 데이터 판독 커맨드의 단어 길이(비트 수)와, 1회의 데이터 기록 커맨드의 단어 길이(비트 수)를 맞출 수 있다.

(실시예 2의 변형예)

도 13은 메모리 어레이(10) 및 그 주변 회로의 실시예 2의 변형예에 따른 구성을 나타내는 개략 블럭도이다.

실시예 2의 변형예에 따른 구성에서는, 데이터 버스 쌍 DBP는 리드 데이터 버스 쌍 RDBP 및 라이트 데이터 버스 쌍 WDBP로 분할된다. 또한, 메모리어레이(10) 전체에서의, 리드 데이터 버스 쌍 RDBP의 배치 개수와 라이트 데이터 버스 쌍 WDBP의 배치 개수는 서로 다르다.

도 13에는 메모리 어레이(10) 전체에 있어서, M개의 리드 데이터 버스 쌍 RDBP1 내지 RDBPM과, H개(H: H<M의 자연수)의 라이트 데이터 버스 쌍 WDBP1 내지 WDBPH가 배치되는 구성이 도시되어 있다.

리드 데이터 버스 쌍 RDBP1 내지 RDBPM의 각각은 실시예 2에 따른 구성과 마찬가지로, k개의 메모리 셀 열마다 배치되는 것으로 한다. 한편, 라이트 데이터 버스 쌍 WDBP1 내지 WDBPH의 각각은 k'개(k': k'>k의 자연수)의 메모리 셀 열마다 배치된다.

리드 데이터 버스 쌍 RDBP1 내지 RDBPM의 각각에 대응하여, 데이터 판독 회로 RDV1 내지 RDVM이 실시예 2와 같이 배치된다. 마찬가지로, 라이트 데이터 버스 쌍 WDBP1 내지 WDBPH의 각각에 대응하여, 데이터 기록 회로 WDV1 내지 WDVH가 실시예 2의 구성과 같이 배치된다. 그 밖의 구성은 실시예 2와 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.

이러한 구성으로 함으로써, 병렬 기록 비트 수가 병렬 판독 비트 수보다도 작은 것을 전제로 하는 구성에 있어서, 데이터 기록 회로 WDV의 배치 개수를 삭감할 수 있다. 이에 의해, 레이아웃의 자유도가 향상되어, MRAM 장치의 칩 면적 삭감을 도모할 수 있다.

또한, 라이트 데이터 버스 쌍 WDBP와 리드 데이터 버스 쌍 RDBP의 배치 개수의 비율을 적정히 설정하면, 데이터 기록 회로 및 데이터 판독 회로에서의 활성화선택 제어를 실행할 필요가 없어진다. 예를들면, 라이트 데이터 버스 쌍 WDBP의 배치 개수를 병렬 기록 비트 수와 동일하게 설정하고(H=N'), 또한 리드 데이터 버스 쌍 RDBP의 배치 개수를 병렬 판독 비트 수와 동일하게 설정(M=M')함으로써, 데이터 판독 시에 있어서 각 데이터 판독 회로를 공통의 판독 제어 신호 RE에 기초하여 병렬로 활성화하는 한편, 데이터 기록 시에 있어서 각 데이터 기록 회로를 공통의 기록 제어 신호 WE에 응답하여 병렬로 활성화하는 구성으로 하여도, 실시예 2와 동일한 효과를 얻을 수 있다. 이에 의해, 각 데이터 기록 회로 및 각 데이터 판독 회로의 동작 제어가 간이해진다.

또한, 실시예 2와 마찬가지로, M' 비트의 데이터 기록을 실행하는 1회의 데이터 기록 커맨드를, N' 비트(N': M'보다 작은 자연수)씩의 병렬 기록을 (M'/N')회 반복하여 구성함으로써, 1회의 데이터 판독 커맨드의 단어 길이(비트 수)와 1회의 데이터 기록 커맨드의 단어 길이(비트 수)를 맞출 수 있다.

특히, 상술한 바와 같이, H=N' 및 M=M'로 한 다음, 라이트 데이터 버스 쌍 WDBP 및 리드 데이터 버스 쌍 RDBP의 배치 개수의 비율인 (M/H)가 정수로 되도록 정하고, 또한 1회의 데이터 기록 커맨드에 대응하여, H 비트의 병렬적 데이터 기록을, 서로 다른 메모리 뱅크를 각각 이용하여 (M/H)회 반복하여 실행하는 구성으로 하면, 각 데이터 기록 회로 및 각 데이터 판독 회로에서의 활성화를 선택 제어하는 일없이, 1회의 데이터 판독 커맨드의 단어 길이(비트 수)와 1회의 데이터 기록 커맨드의 단어 길이(비트 수)를 맞출 수 있다.

이상, 본 발명을 바람직한 실시예에 대하여 설명하였지만, 본 발명은 상기한 실시예에 한정되는 것이 아니고, 특허 청구의 범위에 기재한 요지 내에서 여러 가지로 변형 및 변경이 가능하다.

이상 설명한 바와 같이, 본 발명에 따르면, 선택 메모리 셀을 흐르는 데이터 판독 전류의 경로에 기생 용량이 큰 판독 데이터선을 포함하는 일없이, 판독 게이트 회로(리드 게이트)에 의해서 판독 데이터선(리드 데이터 버스)의 전위를 구동하기 때문에, 센스 전류 경로의 RC 부하를 경감할 수 있다. 또한, MTJ 메모리 셀 내의 자기 기억부(터널 자기 저항 소자)의 양단 인가 전압은, 터널막(터널 배리어)의 신뢰성을 고려하여 소정 전압 이하로 억제되기 때문에, MTJ 메모리 셀의 동작 신뢰성을 확보하고, 게다가 데이터 판독의 고속화를 도모할 수 있다.

또한, 본 발명에 따르면, 데이터 판독 시에 있어서, 복수 비트의 데이터를 병렬로 판독할 수 있는 한편, 데이터 기록 시의 병렬 기록 비트 수를 데이터 판독 시보다도 작게 설정한다. 따라서, 논리와 동일한 칩 상에 혼재되는 시스템 LSI 등에 적합한 구성으로 함과 동시에, 데이터 기록 시의 피크 소비 전류의 증대를 억제하여 동작의 안정화를 도모할 수 있다.

Claims

박막 자성체 기억 장치에 있어서,

각각이 기억 데이터를 유지하기 위한 복수의 메모리 셀 ―상기 각 메모리 셀은, 상기 기억 데이터의 레벨에 따라 전기 저항이 변화되는 자기 기억부와, 데이터 판독 시에 선택적으로 온하는 액세스 게이트를 포함함 ―과,

상기 복수의 메모리 셀로부터, 데이터 판독 또는 데이터 기록의 대상으로 선택된 선택 메모리 셀을 어드레스 신호에 따라 지정하기 위한 디코드부와,

상기 복수의 메모리 셀의 소정 구분마다 배치되고, 상기 데이터 판독 시에 있어서, 상기 선택 메모리 셀의 액세스 게이트의 턴온에 응답하여, 상기 선택 메모리 셀의 자기 기억부를 통해서 제 1 전압과 결합되는 비트선과,

상기 데이터 판독 시에 있어서, 상기 비트선을, 상기 선택 메모리 셀의 양단으로의 인가 전압이 소정 전압 이하로 되도록 정해진 제 2 전압과 전기적으로 결합하기 위한 비트선 구동부와,

상기 복수의 메모리 셀에 의해서 공유되는, 상기 선택 메모리 셀로부터의 판독 데이터를 전달하기 위한 판독 데이터선과,

상기 판독 데이터선의 전압을, 상기 선택 메모리 셀과 결합된 비트선의 전압에 따른 구동력에 의해서 고정 전압으로 구동하기 위한 판독 게이트 회로와,

상기 판독 데이터선의 전압을 검지 및 증폭하여 상기 판독 데이터를 생성하기 위한 데이터 판독 회로

를 포함하는 박막 자성체 기억 장치.
박막 자성체 기억 장치에 있어서,

각각이 기억 데이터를 유지하기 위한 복수의 메모리 셀 ―상기 각 메모리 셀은, 데이터 기록 전류에 의해서 발생한 자계에 의해서 상기 기억 데이터의 레벨에 따른 방향으로 자화됨과 동시에, 상기 자화의 방향에 따라 전기 저항이 변화되는 자기 기억부와, 데이터 판독 시에 선택적으로 온하는 액세스 게이트를 포함함 ―과,

상기 복수의 메모리 셀로부터, 데이터 판독 또는 데이터 기록의 대상으로 선택된 선택 메모리 셀을 어드레스 신호에 따라 선택하기 위한 디코드부와,

상기 기억 데이터의 레벨에 따른 전기 신호를 전달하기 위해서 상기 복수의 메모리 셀의 소정 구분마다 배치되고, 상기 데이터 판독 시에 있어서, 상기 선택 메모리 셀의 액세스 게이트의 턴온에 응답하여, 상기 선택 메모리 셀의 자기 기억부를 통해서 제 1 전압과 결합되는 비트선과,

상기 데이터 판독 시에 있어서, 제 2 전압과 전기적으로 결합하기 위한 비트선 구동부와,

상기 복수의 메모리 셀에 의해서 공유되는, 상기 선택 메모리 셀로부터의 판독 데이터를 전달하기 위한 판독 데이터선과,

상기 판독 데이터선의 전압을, 상기 선택 메모리 셀과 결합된 비트선의 전압에 따른 구동력에 의해서 고정 전압으로 구동하기 위한 판독 게이트 회로와,

상기 판독 데이터선의 전압을 검지 및 증폭하여, 상기 판독 데이터를 생성하기 위한 데이터 판독 회로와,

상기 제 2 전압보다도 높은 제 3 전압을 공급받아 동작하고, 데이터 기록 시에 있어서, 상기 선택 메모리 셀에 대응하는 비트선에 대하여 상기 데이터 기록 전류를 공급하기 위한 데이터 기록 회로

를 포함하는 박막 자성체 기억 장치.
박막 자성체 기억 장치에 있어서,

행렬 형상으로 배치된 복수의 메모리 셀 ―상기 각 메모리 셀은, 데이터 기록 전류에 의해 발생한 자계에 의해서 기억 데이터의 레벨에 따른 방향으로 자화됨과 동시에, 상기 자화의 방향에 따라 전기 저항이 변화되는 자기 기억부와, 데이터 판독 시에 선택적으로 턴온하여, 상기 자기 기억부에 데이터 판독 전류를 흘리기 위한 액세스 게이트를 포함함 ― 과,

상기 기억 데이터의 레벨에 따른 전기 신호를 전달하기 위해서, 메모리 셀 열에 각각 대응하여 배치되는 복수의 비트선과,

각각이, 선택된 메모리 셀 사이에서 판독 데이터를 전달하기 위한 복수의 판독 데이터선과,

각각이, 선택된 메모리 셀 사이에서 기록 데이터를 전달하기 위한 복수의 기록 데이터선과,

상기 데이터 판독 시에, 상기 복수의 판독 데이터선의 적어도 일부를 이용한, M비트(M:2 이상의 정수)의 병렬적 데이터 판독을 지시하는 제어 회로

를 포함하며,

상기 제어 회로는, 데이터 기록 시에는, 상기 복수의 기록 데이터선의 일부를 이용한, N비트(N: N<M의 자연수)의 병렬적 데이터 기록을 지시하는 박막 자성체 기억 장치.