JPWO2019112068A1 - 抵抗変化型素子を備えた記憶回路及びセンスアンプ - Google Patents
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Abstract
Description
また、本発明は、高速動作可能なセンスアンプを提供することを目的とする。
抵抗変化型素子から構成され、m行n列(mとnは自然数、mとnの少なくとも一方は2以上)にマトリクス状に配列されたメモリセルと、
前記メモリセルの各列に配置され、読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
前記メモリセルを構成する抵抗変化型素子と同一構成で、低抵抗に設定された抵抗変化型素子と固定抵抗との直列回路から構成され、m行1列に配列されたリファレンス回路と、
前記抵抗電圧変換回路と同一の構成を有し、前記リファレンス回路の抵抗値を基準電圧に変換する基準電圧変換回路と、
各列に配置され、対応する列の抵抗電圧変換回路から出力された前記データ電圧と前記基準電圧とを比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
から構成される。
抵抗変化型素子から構成されたメモリセルと、前記メモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、前記データ電圧のレベルを判定するための基準電圧を生成するリファレンス回路と、を備える記憶回路の前記メモリセルに記憶されたデータを読み出すためのセンスアンプであって、
前記記憶回路から出力される前記データ電圧と前記基準電圧をゲートに受ける一対の同一導電型のMOSトランジスタと、
前記MOSトランジスタの電流路に接続され、CMOS回路から構成され、前記データ電圧と前記基準電圧との差を増幅してラッチするCMOSラッチと、
を備える。
図1に示すように、本実施の形態に係る記憶回路11は、メモリセルアレー21と、リファレンスセルアレー22と、RW回路アレー23と、ローデコーダ31と、コラムデコーダ32と、リード/ライトコントローラ33とを有する。
メモリセルMCijは、1つの2端子型のMTJ素子Mから構成される。MTJ素子は、図2(a)に示すように、ピン(固定)層MP、絶縁層MI、フリー(自由)層MFの3層から構成される。
ピン層MPの磁化の方向は固定されており、層内を電流が流れてもその磁化の方向は変わらない。
一方、フリー層MFの磁化の方向は可変であり、層内を電流が流れると、その磁化の方向は変化する。
図1の記憶回路11では、i行j列のメモリセルMCijのフリー層MFは同一列のビット線BLjに接続され、ピン層MPは選択トランジスタSTijに接続されている。
MTJ素子Mの反平行状態にあるときの抵抗値Rapは、平行状態にあるときの抵抗値Rpよりも大きい。反平行状態にあるMTJ素子Mの抵抗状態を高抵抗状態、平行状態にあるMTJ素子Mの抵抗状態を低抵抗状態と呼ぶ。
リファレンス回路は、リファレンスセルRCiとこれらに共通の固定抵抗FRを備える。
リファレンスセルRCiは、メモリセルMCijを構成するMTJ素子Mと同一の構造(材質、サイズ、不純物濃度等)を有する。ただし、図2(c)に示すように、ピン層MPとフリー層MFの磁化の方向が互いに揃っている低抵抗状態(平行状態)に設定されている。なお、同一の構成とは、完全な同一を意味しない。両MTJ素子が実質的に同一の機能と作用を達成できるならば、わずかな構造上の差異は問題なく、同一の範囲に含まれると解釈されるべきものである。
まず、読み出し動作について図4のタイミングチャートを参照して説明する。
読み出し対象の行を第1行とし、第1行第1列のメモリセルMC11→第1行第2列のメモリセルMC12→・・・→第1行第n列のメモリセルMC1nの順に記憶データを読み出すものとする。
RW回路23jは、センスアンプイネーブル信号/SAEの立ち下がりに応答して、データ電圧Vbjと基準電圧Vrefとを差動増幅し、さらに増幅したデータをラッチする。
このようにして、メモリセルMCijから読み出された各データが、元のメモリセルMCijに書き込まれる。このため、読み出しによるデータの破壊が防止される。
まず、リード/ライトコントローラ33は、リード/ライト制御信号に従って、ライトイネーブル信号/WEをローレベルとする。
ローデコーダ31は、ローアドレスをデコードし、書き込み対象のメモリセルMCijが属す第i行のワード線WLiの電圧をハイレベルとする。
また、コラムデコーダ32は、コラムアドレスをデコードし、書き込み対象のメモリセルMCijが属す第j列のRW回路23jに書き込みコラム選択信号CLWjを供給する。
遅延センスアンプイネーブル信号/SAE2は、例えば、センスアンプイネーブル信号/SAEを一定時間遅延させることにより生成される。リード/ライトコントローラ33が遅延センスアンプイネーブル信号/SAE2を生成しても、RW回路23が遅延センスアンプイネーブル信号/SAE2を生成してもいずれでもよい。
NMOSトランジスタN4の電流路の一端は、PMOSトランジスタP4のドレインとNMOSトランジスタN2のドレインの接続ノードLA2に接続され、電流路の他端は接地されている。
さらに、NMOSトランジスタN3とN4のゲートには、センスアンプリセット信号SARESETが印加されている。センスアンプリセット信号SARESETは、通常時はハイレベルに維持されて、このセンスアンプSAをリセット状態(ノードLA1,LA2が共に接地レベル)に維持し、センスアンプが動作する際にローレベルになる信号である。
PMOSトランジスタP3とNMOSトランジスタN1の接続ノードLA1は、NMOSトランジスタN5のゲートに接続されている。NMOSトランジスタN5の電流路の一端は接地され、他端はNMOSトランジスタN7の電流路の一端に接続されている。NMOSトランジスタN7の電流路の他端は、プルアップされ、出力データDLRTjを出力する。
従って、出力データは、DLRTjとその相補データDLRNjの対となる。
書き込みデータは、DLWTjとその相補データDLWNjの対でバス24を介して提供される。
NMOSトランジスタN9の電流路の一端は接続ノードLA1に接続され、他端には、バス24から書き込みデータDLWTjが供給される。NMOSトランジスタN10の電流路の一端は接続ノードLA2に接続され、他端には、バス24から書き込みデータDLWNが供給される。書き込みデータDLWNjは、書き込みデータDLWTjの反転信号に相当する。
図7のPMOSトランジスタP14とNMOSトランジスタN14とから構成されるインバータから出力されたデータWDATAjは、インバータを構成するPMOSトランジスタP21とNMOSトランジスタN21のゲートに供給される。
PMOSトランジスタP21とNMOSトランジスタN21とから構成されるインバータの出力は、PMOSトランジスタP22のゲートに印加される。PMOSトランジスタP22のソースには、書き込み電圧VDDWが印加されている。
PMOSトランジスタP23とNMOSトランジスタN22,N23の電流路は直列に接続されている。
PMOSトランジスタP31のソースには、書き込み電圧VDDWが印加され、そのドレインは、PMOSトランジスタP32とP33のドレインとPMOSトランジスタP38のゲートに接続されている。
PMOSトランジスタP33のソースには、書き込み電圧VDDWが印加される。
PMOSトランジスタP38とNMOSトランジスタN38とはプッシュプル型のインバータを構成し、その出力は対応するソース線SLに接続されている。
このRW回路23jが配置された第j列のメモリセルMCijの読み出し時には、読み出しコラム選択信号CLRjをハイレベルとして、NMOSトランジスタN7とN8をオンする。次に、図10(a)に示すように、センスアンプリセット信号SARESETをローレベルとし、NMOSトランジスタN3とN4をオフする。
データ書き込み時には、書き込みコラム選択信号CLWjがハイレベルになることにより、NMOSトランジスタN9とN10がオンする。
また、データ「1」を書き込む場合には、DLWT<DLWN、データ「0」を書き込む場合には、DLWT>DLWNとなる書き込みデータがバスを介して供給される。
図11に示すシミュレーション結果は、列数を256としたときの例であり、定常状態では、平均0.8μAの電流で足りている。これに対し、従来技術のセンスアンプの動作電流はおおよそ10mA(=10,000μA)である。従って、ほぼ10mAの動作電流を削減できる。
例えば、読み出し動作時の、信号シーケンスを適宜変更可能である。
例えば、通常は、まず、センスアンプリセット信号SARESETを立ち下げ(リセット解除)、続いて、センスアンプイネーブル信号/SAEを立ち下げる(アンプ活性化)という順番を取るが、図14(a)、(b)に示すように、センスアンプイネーブル信号/SAEを先に立ち下げ、続いて、センスアンプリセット信号SARESETを立ち下げるという順番としてもよい。
また、図7に例示したレベルシフト回路117も、信号レベルを、読み出し電圧レベルから書き込み電圧レベルにレベルシフトできるならば、その構成は任意である。
なお、センスアンプリセット信号SARESETBの立ち上がりとセンスアンプイネーブル信号/SAEの立ち上がりの順番は、どちらが先でも、あるいは同時でもよい。センスアンプリセット信号SARESETBの立ち下がり、センスアンプイネーブル信号/SAEの立ち下がりの順番についても、どちらが先でも、あるいは同時でもよい。
21 メモリセルアレー
22 リファレンスセルアレー
31 ローデコーダ
32 コラムデコーダ
33 リード/ライトコントローラ
111 ラッチ本体
111A ゲート受けトランジスタ回路
111B CMOSラッチ
111C ラッチ活性化回路
112 増幅スピード加速回路
112A PMOSラッチ
112B ラッチ活性化回路
113 リセット回路
114 出力回路
115 書き込み入力回路
116 書き込み回路
117 レベルシフト回路
118 ビット線ドライバ
119 ソース線ドライバ
CLR 読み出しコラム選択信号
CLW 書き込みコラム選択信号
WL1〜WLm ワード線
BL1〜BLn ビット線
BLR リファレンスビット線
BLR1 第1のリファレンスビット線
BLR2 第2のリファレンスビット線
ST11〜STmn 選択トランジスタ
ATR 選択トランジスタ
SL1〜SLn ソース線
SLR リファレンスソース線
RT1〜RTn 負荷トランジスタ
RTR リファレンス負荷トランジスタ
RQ1〜RQn、RQR 接地用NMOSトランジスタ
Vb データ電圧
Vref 基準電圧
Claims (12)
- 抵抗変化型素子から構成され、m行n列(mとnは自然数、mとnの少なくとも一方は2以上)にマトリクス状に配列されたメモリセルと、
前記メモリセルの各列に配置され、読み出し対象のメモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、
前記メモリセルを構成する抵抗変化型素子と同一構成で、低抵抗に設定された抵抗変化型素子と固定抵抗との直列回路から構成され、m行1列に配列されたリファレンス回路と、
前記抵抗電圧変換回路と同一の構成を有し、前記リファレンス回路の抵抗値を基準電圧に変換する基準電圧変換回路と、
各列に配置され、対応する列の抵抗電圧変換回路から出力された前記データ電圧と前記基準電圧とを比較することにより、前記メモリセルに記憶されているデータを判別するセンスアンプと、
から構成される記憶回路。 - 前記抵抗電圧変換回路は、同一列のメモリセルに接続されたビット線と、該ビット線に接続された負荷トランジスタと、アクセス対象のメモリセルを選択する手段と、から構成され、
前記リファレンス回路は、それぞれが、前記メモリセルを構成する抵抗変化型素子と同一構成を有し、低抵抗に設定された抵抗変化型素子と線形抵抗との直列回路から構成されるリファレンスセルのマトリクスから構成され、
前記基準電圧変換回路は、
前記リファレンスセルに接続されたリファレンスビット線と、
前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、から構成され、
各前記センスアンプは、自己と同一列の前記ビット線のデータ電圧と前記リファレンスビット線の基準電圧とを比較する、
請求項1に記載の記憶回路。 - 前記抵抗電圧変換回路は、同一行の異なる列のメモリセルの抵抗値をデータ電圧に並行して変換し、
複数の前記センスアンプが並行して判別した複数のデータを順次出力する手段をさらに備え、当該手段により複数のデータを順次読み出すページモードの動作を可能とした請求項1又は2に記載の記憶回路。 - 前記センスアンプは、
前記データ電圧と前記基準電圧をゲートに受ける一対の同一導電型のMOS(Metal-Oxide-Semiconductor field-effect)トランジスタと、
前記MOSトランジスタの電流路に接続され、CMOS(Complementary MOS)回路から構成され、前記データ電圧と前記基準電圧との差を増幅してラッチするCMOSラッチと、
を備える、請求項1から3の何れか1項に記載の記憶回路。 - 前記一対の同一導電型のMOSトランジスタは、PチャネルMOSトランジスタから構成されている、
請求項4に記載の記憶回路。 - 前記CMOSラッチの出力を増幅してラッチする第2のラッチを備える、請求項4又は5に記載の記憶回路。
- 抵抗変化型素子から構成されたメモリセルと、前記メモリセルの抵抗値をデータ電圧に変換する抵抗電圧変換回路と、前記データ電圧のレベルを判定するための基準電圧を生成するリファレンス回路と、を備える記憶回路の前記メモリセルに記憶されたデータを読み出すためのセンスアンプであって、
前記記憶回路から出力される前記データ電圧と前記基準電圧をゲートに受ける一対の同一導電型のMOS(Metal-Oxide-Semiconductor field-effect)トランジスタと、
前記MOSトランジスタの電流路に接続され、CMOS(Complementary MOS)回路から構成され、前記データ電圧と前記基準電圧との差を増幅してラッチするCMOSラッチと、
を備えるセンスアンプ。 - 前記一対の同一導電型のMOSトランジスタは、PチャネルMOSトランジスタから構成されている、
請求項7に記載のセンスアンプ。 - 前記CMOSラッチの出力を増幅してラッチする第2のラッチを備える、請求項7又は8に記載のセンスアンプ。
- 前記第2のラッチを活性化する活性化回路を備え、
前記活性化回路は、前記CMOSラッチの増幅動作開始後、所定期間経過後に、前記第2のラッチを活性化する、
請求項9に記載のセンスアンプ。 - 前記メモリセルは、m行n列(mとnは自然数、mとnの少なくとも一方は2以上)にマトリクス状に配列され、
前記抵抗電圧変換回路は、前記メモリセルの各列に配置され、読み出し対象のメモリセルの抵抗値をデータ電圧に変換し、
前記リファレンス回路は、
前記メモリセルを構成する抵抗変化型素子と同一構成でm行1列に配列されたリファレンスセルと、
前記リファレンスセルに直接に接続される固定抵抗と、
前記抵抗電圧変換回路と実質的に同一の構成を有し、前記リファレンスセルと固定抵抗の合成抵抗の抵抗値を基準電圧に変換する基準電圧変換回路と、
を備え、
前記メモリセルの各列に配置され、対応する列の抵抗電圧変換回路から出力されたデータ電圧と前記リファレンス回路から提供される基準電圧とを比較することにより、前記メモリセルに記憶されているデータを判別する、
請求項7から10の何れか1項に記載のセンスアンプ。 - 前記抵抗電圧変換回路は、
同一列のメモリセルに接続されたビット線と、
該ビット線に接続された負荷トランジスタと、
アクセス対象のメモリセルを選択する手段と、から構成され、
前記基準電圧変換回路は、
前記リファレンスセルに接続されたリファレンスビット線と、
前記リファレンスビット線に接続されたリファレンス負荷トランジスタと、
アクセス対象のメモリセルから前記負荷トランジスタまでの距離に相当する距離だけ、前記リファレンス負荷トランジスタから離れた位置のリファレンスセルを選択する手段と、
から構成され、
自己と同一列の前記ビット線のデータ電圧と前記リファレンスビット線の基準電圧とを比較する、
請求項11に記載のセンスアンプ。
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