JPWO2007049353A1 - 磁気メモリ装置及びその書き込み方法 - Google Patents

Abstract

磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２と、磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の接続ノードに接続された選択用トランジスタとを有し、磁気抵抗効果素子ＭＴＪ１，ＭＴＪ２の磁化容易軸が前記第１の方向及び第２の方向のそれぞれに対して傾くように配置されたメモリセルと、第１の方向に延在し磁気抵抗効果素子ＭＴＪ１に接続された第１の信号線と、第１の方向に延在し磁気抵抗効果素子ＭＴＪ２に接続された第２の信号線と、第２の方向に延在し磁気抵抗効果素子ＭＴＪ１が形成された領域で第１の信号線と交差し、磁気抵抗効果素子ＭＴＪ２が形成された領域で第２の信号線と交差する第３の信号線とを有する磁気メモリ装置において、第１及び第２の信号線に印加するタイミングと第３の信号線に印加するタイミングとをずらして書き込み電流パルスを印加することにより、メモリセルに所定の記憶情報を書き込む。

Description

本発明は、磁気メモリ装置に係り、特に、磁性層のスピンの向きに基づく抵抗変化を利用した磁気メモリ装置及びその書き込み方法に関する。

近年、書き換え可能な不揮発性メモリとして、磁気抵抗効果素子をマトリクス状に配列した磁気ランダムアクセスメモリ（以下、ＭＲＡＭ：Magnetic Random Access Memoryという）が注目されている。ＭＲＡＭは、２つの磁性層における磁化方向の組み合わせを利用して情報を記憶し、これら磁性層間の磁化方向が平行である場合と反平行である場合とにおける抵抗変化（すなわち電流或いは電圧の変化）を検知することによって記憶情報の読み出しを行うものである。

ＭＲＡＭを構成する磁気抵抗効果素子の１つとして、磁気トンネル接合（以下、ＭＴＪ：Magnetic Tunnel Junctionという）素子が知られている。ＭＴＪ素子は、２つの強磁性層がトンネル絶縁膜を介して積層されたものであり、２つの強磁性層の磁化方向の関係に基づいてトンネル絶縁膜を介して磁性層間を流れるトンネル電流が変化する現象を利用したものである。すなわち、ＭＴＪ素子は、２つの強磁性層の磁化方向が平行のときに低い素子抵抗を有し、反平行のときには高い素子抵抗を有する。この２つの状態をデータ“０”及びデータ“１”に関連づけることにより、記憶素子として用いることができる。

ＭＴＪ素子への情報の書き込みは、ＭＴＪ素子に磁界を印加して一方の強磁性層（自由磁化層）の磁化方向を反転させることにより行う。具体的には、直行する方向に配された２つの配線にそれぞれ電流を流し、これら電流によって形成される合成磁界をＭＴＪ素子に印加する。一方の配線に流す電流の向き逆にすることにより、ＭＴＪ素子に印加される合成磁界の方向も反転する。これにより、ＭＴＪ素子の自由磁化層の磁化方向を任意に制御することができる。

ＭＴＪ素子の書き込み方式の一つとして、いわゆるトグル方式という書き込み方式が提案されている。トグル方式とは、フェリ磁性体のスピンフロップという性質を用いて磁化方向の切り換えを行う方法である。スピンフロップとは、フェリ磁性体の磁化方向が、反平行の状態から、磁界の印加により左右に開いた状態に変化する現象をいう。この動作が機械工学上のトグル動作に似ていることから、このように呼ばれている。

トグル方式では、ＭＴＪ素子が単軸（スピンが一つに揃った状態）になるように、書き込み用の２つの配線に対して４５度の位置に磁化容易軸が向くようにＭＴＪ素子を配置し、書き込み用の２つの配線に流す電流のタイミングをずらしてスピンを回転させる。トグル方式は、書き込みの際に半選択セルに漏洩磁界が印加されて誤書き込みが生じる現象、いわゆるディスターブを防止するために有効な方式である。

トグル方式を用いたＭＴＪ素子の書き込み方法は、例えば特許文献１、非特許文献１及び非特許文献２に記載されている。
米国特許第６５４５９０６号明細書 特開２００１−２３６７８１号公報 特開２００１−２７３７５８号公報 特開２００３−１９７８７６号公報 特開２００４−０３０８２２号公報 M. Duralm et al., "A 0.18μm 4Mb toggling MRAM", IEDM 2003 Proceedings, 34.6, Dec., 2003 J. Nahs et al., "A 4Mb 0.18μm toggle MRAM memory", ISSCC 2004 Proceedings, 2.3, Feb. 2004 M. Aoki et al., "A novel voltage sensing 1T/2MTJ cell with resistance ratio for high stable and scalable MRAM", 2005 Symposium on VLSI Circuits Digest of Technical Papers, pp. 170-171 Roy Scheuerlein et al., "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Dig. Tech. Papers, pp.128-129, 2000 M. Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with Copper Interconnects", Symposium on VLSI Circuits Dig. Tech. Papers, pp.158-161, 2002 N. Tanabe et al., "A High Density 1T/2C Cell with Vcc/2 Reference Level for High Stable FeRAMs", IEDM Tech. Dig., pp. 863-866, 1997

本願発明者は、１つのメモリセルが、１つの選択用トランジスタと２つのＭＴＪ素子とにより構成される１Ｔ２ＭＴＪ型の磁気メモリ装置を提案している（例えば非特許文献３を参照）。１Ｔ２ＭＴＪ型の磁気メモリ装置は読み出しマージンを拡大しうる優れた方式であるが、書き込みについては特段の対策がなされておらず、通常のＭＲＡＭと同様にディスターブの問題が生じてしまう。このため、１Ｔ２ＭＴＪ型の磁気メモリ装置においてディスターブを防止しうる構造及び書き込み方法が待望されていた。

本発明の目的は、書き込み方法を複雑にすることなく書き込み動作の際のディスターブを防止しうる１Ｔ２ＭＴＪ型の磁気メモリ装置及びその書き込み方法を提供することにある。

本発明の一観点によれば、第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線とを有し、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の磁化容易軸が前記第１の方向及び前記第２の方向のそれぞれに対して傾くように配置された磁気メモリ装置の書き込み方法であって、前記第１の信号線と前記第２の信号線とに互いに逆向きの書き込み電流を流すことにより、前記第２の方向と平行で互いに逆向きの磁界を前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子とに印加し、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子とに、一方が高抵抗状態であり他方が低抵抗状態である相補的な抵抗状態を書き込むことを特徴とする磁気メモリ装置の書き込み方法が提供される。

また、本発明の他の観点によれば、第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線とを有し、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の磁化容易軸が前記第１の方向及び前記第２の方向のそれぞれに対して傾くように配置された磁気メモリ装置の書き込み方法であって、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の抵抗状態によって定義される前記メモリセルの記憶情報を読み出し、読み出した前記記憶情報が書き込むべき記憶情報と異なるときは、前記第１の信号線及び前記第２の信号線に第１の電流パルスを印加するタイミングと前記第３の信号線に第２の電流パルスを印加するタイミングとをずらして前記第１の信号線、前記第２の信号線及び前記第３の信号線に書き込み電流を流すことにより、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子に方向が徐々に回転する磁界を印加して前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の抵抗状態をそれぞれ反転させ、書き込むべき前記記憶情報を前記メモリセルに書き込むことを特徴とする磁気メモリ装置の書き込み方法が提供される。

また、本発明の更に他の観点によれば、第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有し、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の磁化容易軸が第１の方向及び前記第１の方向と交差する第２の方向のそれぞれに対して傾くように配置されたメモリセルと、前記第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子とに、一方が高抵抗状態であり他方が低抵抗状態である相補的な抵抗状態を書き込む初期化書き込みの際に、前記第１の信号線と前記第２の信号線とに互いに逆向きの書き込み電流を流すことにより、前記第２の方向と平行な逆向きの磁界を前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子とに印加し、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の抵抗状態をそれぞれ反転させるデータ書き込みの際に、前記第１の信号線、前記第２の信号線及び前記第３の信号線に書き込み電流を流すことにより、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子にデータ書き込み用の磁界を印加する書き込み用回路とを有することを特徴とする磁気メモリ装置が提供される。

本発明によれば、１Ｔ２ＭＴＪ型の磁気メモリ装置において、書き込みワード線のみに書き込み電流を流して書き込みを行うことにより一のメモリセルに含まれる２つのＭＴＪ素子の抵抗状態を相補的な状態に初期化し、書き込みワード線及びディジット線に書き込み電流を流して所望のメモリセルの記憶情報を反転させることによりデータ書き込みを行うので、いわゆるトグル方式による書き込み動作が可能である。これにより、書き込み動作の際のディスターブ耐性を向上することができる。

また、記憶情報を反転すべきメモリセルに対応するディジット線のみに書き込み電流を流すことで、書き込みワード線を共通とする複数のメモリセルについて同時に書き込みを行うことができる。

また、折り返しビット線構造を有する１Ｔ２ＭＴＪ型の磁気メモリ装置において、ビット線ＢＬに接続されたメモリセルを読み出し、ビット線／ＢＬに接続されたメモリセルを読み出した後、ビット線ＢＬ，／ＢＬに接続されたメモリセルのうち記憶情報を反転すべきメモリセルへの書き込みを一括して行うので、書き込みプロセスを簡略化することができる。

本発明の第１実施形態による磁気メモリ装置の構造を示す平面図である。 本発明の第１実施形態による磁気メモリ装置の構造を示す概略断面図である。 本発明の第１実施形態による磁気メモリ装置の構造を示す部分拡大断面図である。 本発明の第１実施形態による磁気メモリ装置の構造を示す回路図である。 本発明の第１実施形態による磁気メモリ装置における初期化書き込みの原理を示す回路図である。 本発明の第１実施形態による磁気メモリ装置における初期化書き込みの際の構成を示す回路図（その１）である。 本発明の第１実施形態による磁気メモリ装置における初期化書き込みの際の構成を示す回路図（その２）である。 本発明の第１実施形態による磁気メモリ装置における初期化書き込みの際の構成を示す回路図（その３）である。 本発明の第１実施形態による磁気メモリ装置におけるデータ書き込みの方法を示すフローチャートである。 本発明の第１実施形態による磁気メモリ装置におけるデータ書き込みの際の構成を示す回路図である。 本発明の第１実施形態による磁気メモリ装置におけるデータ書き込みの際に書き込みワード線及びディジット線に流す電流のタイミングを示すタイムチャートである。 本発明の第１実施形態による磁気メモリ装置の読み出し方法を示す図である。 本発明の第１実施形態による磁気メモリ装置における記憶情報の判定方法を示す図である。 本発明の第１実施形態による磁気メモリ装置におけるメモリセル及び読み出し回路の一例を示す回路図である。 本発明の第１実施形態による磁気メモリ装置における読み出し動作のタイミングを示すタイムチャートである。 本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その３）である。 本発明の第１実施形態による磁気メモリ装置の製造方法を示す工程断面図（その４）である。 本発明の第２実施形態による磁気メモリ装置におけるデータ書き込みの方法を示すフローチャートである。 本発明の第２実施形態による磁気メモリ装置におけるデータ書き込みの際の構成を示す回路図である。 本発明の第２実施形態による磁気メモリ装置におけるデータ書き込みの際に書き込みワード線及びディジット線に流す電流のタイミングを示すタイムチャートである。

符号の説明

１０…シリコン基板
１２…素子分離膜
１４（ＷＬ）…ゲート電極又はワード線
１６，１８…ソース／ドレイン領域
２０，２８，５４，６２…層間絶縁膜
２２，５６…コンタクトホール
２４，５８…コンタクトプラグ
２６（ＢＬ）…ビット線
３０…配線溝
３２…Ｔａ膜
３４…ＮｉＦｅ膜
３６…Ｃｕ膜
３８（ＷＷＬ）…書き込みワード線
４０…下部電極層
４２…反強磁性層
４４…固定磁化層
４６…トンネル絶縁膜
４８…自由磁化層
４８ａ，４８ｃ…ＣｏＦｅ膜
４８ｂ…Ｒｕ膜
５０…キャップ層
５２…ＭＴＪ素子
６０…上部電極層
６４（ＤＬ）…ディジット線
８０，８０ａ，８０ｂ…書き込みワード線駆動回路
８２…ＢＬ／ＤＬ駆動回路
８４…センスアンプ
８６…スイッチング素子
８８…メモリセルブロック
９０…プリチャージ用回路

［第１実施形態］
本発明の第１実施形態による磁気メモリ装置及びその書き込み方法について図１乃至図１９を用いて説明する。

はじめに、本実施形態による磁気メモリ装置の構造について図１乃至図４を用いて説明する。

図１は本実施形態による磁気メモリ装置の構造を示す平面図、図２は本実施形態による磁気メモリ装置の構造を示す概略断面図、図３は本実施形態による磁気メモリ装置の構造を示す部分拡大断面図、図４は本実施形態による磁気メモリ装置の構造を示す回路図である。

シリコン基板１０には、シリコン基板１０表面に複数の活性領域を画定する素子分離膜１２が形成されている。それぞれの活性領域は、Ｘ方向に長い矩形状のトランジスタ形成部と、その中央部からＹ方向に突出するコンタクト部とからなるＴ字型形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。

素子分離膜１２が形成されたシリコン基板１０上には、Ｙ方向に延在する複数のワード線ＷＬが形成されている。ワード線ＷＬは、各活性領域に、それぞれ２本ずつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域１６，１８が形成されている。これにより、各活性領域には、ワード線ＷＬを兼ねるゲート電極１４とソース／ドレイン領域１６，１８とを有する選択用トランジスタが、それぞれ２つずつ形成されている。一の活性領域に形成された２つの選択用トランジスタは、ソース／ドレイン領域１６を共用している。

選択用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、活性領域のコンタクト部に形成されたソース／ドレイン領域１６に接続されたコンタクトプラグ２４が埋め込まれている。層間絶縁膜２０上には、Ｘ方向に延在して形成され、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続された複数のビット線２６（ＢＬ）が形成されている。ビット線２６は、活性領域のコンタクト部上を横切るように形成されている。

ビット線２６が形成された層間絶縁膜２０上には、層間絶縁膜２８が形成されている。層間絶縁膜２８には、Ｙ方向に延在する複数の書き込みワード線３８（ＷＷＬ）が埋め込まれている。書き込みワード線３８は、各ワード線ＷＬ上に、それぞれ形成されている。書き込みワード線３８は、図３に示すように、配線溝３０の内壁に沿って形成されたバリアメタルとしてのＴａ膜３２と、磁場を強めるために設けられた透磁率の高いＮｉＦｅ膜３４と、主要な配線部であるＣｕ膜３６とにより構成されている。

書き込みワード線３８が埋め込まれた層間絶縁膜２８上には、楕円形状を有するＭＴＪ素子５２が形成されている。ＭＴＪ素子５２は、図１に示すように、活性領域と書き込みワード線３８とが交差する各領域に形成されている。ＭＴＪ素子５２は、図３に示すように、下部電極層４０と、反強磁性層４２と、固定磁化層４４と、トンネル絶縁膜４６と、自由磁化層４８と、キャップ層５０との積層膜により構成されている。

下部電極層４０は、例えばＴａ等の非磁性材料により構成する。反強磁性層４２は、例えばＰｔＭｎ等の反強磁性材料により構成する。固定磁化層４４は、例えばＣｏＦｅ等の強磁性材料により構成する。トンネル絶縁膜４６は、例えばアルミナ等の絶縁材料により構成する。自由磁化層４８は、結合層を介して２つの強磁性層を積層してなるＳＡＦ（Synthetic AntiFerromagnet：反平行結合）構造とし、例えばＣｏＦｅ膜４８ｃ／Ｒｕ膜４８ｂ／ＣｏＦｅ膜４８ａの積層膜により構成する。キャップ層５０は、例えばＴａ等の非磁性材料により構成する。

ＭＴＪ素子５２が形成された領域以外の層間絶縁膜２８上には、層間絶縁膜５４が形成されている。層間絶縁膜５４，２８，２０には、ソース／ドレイン領域１８に接続されたコンタクトプラグ５８が埋め込まれている。層間絶縁膜５４上には、コンタクトプラグ５８を挟んでＸ方向に隣接する２つのＭＴＪ素子５２とコンタクトプラグ５８とを電気的に接続する上部電極層６０が形成されている。

上部電極層６０が形成された層間絶縁膜５４上には、層間絶縁膜６２が形成されている。層間絶縁膜６２上には、Ｘ方向に延在する複数のディジット線６４（ＤＬ）が形成されている。ディジット線６４は、Ｘ方向に並ぶＭＴＪ素子５２上を横切るように形成されている。

ＭＴＪ素子５２は、楕円の長軸方向、すなわち磁化容易軸が書き込みワード線ＷＷＬの延在方向及びディジット線ＤＬの延在方向に対して等しい角度をなすように、それぞれ形成されている。書き込みワード線ＷＷＬとディジット線ＤＬとが直交している場合、ＭＴＪ素子５２の楕円の長軸方向は、書き込みワード線ＷＷＬ及びディジット線ＤＬに対して４５度の角度をなすように配置される。なお、このようなＭＴＪ素子５２の配置はトグル方式による書き込みを行うためであり、トグル方式による書き込みができる限りにおいて、ＭＴＪ素子５２の配置はこれに限定されるものではない。

本実施形態による磁気メモリ装置では、１つのメモリセルが、１つの選択用トランジスタと２つのＭＴＪ素子とにより構成される１Ｔ２ＭＴＪ型を有している。図２を用いて説明すると、図面右側から２番目のゲート電極１４及びこのゲート電極１４の左右に形成されたソース／ドレイン領域１６，１８を有する選択用トランジスタのソース／ドレイン領域１８には、コンタクトプラグ５８及び上部電極層６０を介して２つのＭＴＪ素子５２が接続されている。これら選択用トランジスタ及びＭＴＪ素子５２が、一のメモリセルを構成する素子である。同様に、図面左側から２番目のゲート電極１４及びこのゲート電極１４の左右に形成されたソース／ドレイン領域１６，１８を有する選択用トランジスタのソース／ドレイン領域１８には、コンタクトプラグ５８及び上部電極層６０を介して２つのＭＴＪ素子５２が接続されている。これら選択用トランジスタ及びＭＴＪ素子５２が、他のメモリセルを構成する素子である。このように、各活性領域には、ビット線コンタクトを共用する２つのメモリセルが、それぞれ形成されている。

図４は本実施形態による磁気メモリ装置のメモリセルアレイの回路図である。図示するように、書き込みワード線ＷＷＬは、書き込みワード線駆動回路８０に接続されている。書き込みワード線駆動回路８０は、書き込みの際に書き込みワード線ＷＷＬ１，ＷＷＬ２に書き込み電流を供給する書き込み電流発生回路と、読み出しの際に書き込みワード線ＷＷＬ１に読み出し電圧を印加する読み出し電圧発生回路とを含む。ビット線ＢＬ，／ＢＬ及びディジット線ＤＬの一方の端部には、ＢＬ／ＤＬ駆動回路８２が接続されている。ＢＬ／ＤＬ駆動回路８２は、書き込みの際にディジット線ＤＬに書き込み電流を供給する書き込み電流発生回路と、読み出しの際にビット線／ＢＬにリファレンス電圧を印加するリファレンス電圧発生回路とを含む。ビット線ＢＬ，／ＢＬの他方の端部には、センスアンプ８４が接続されている。センスアンプ８４には、隣接する２つのビット線ＢＬがそれぞれ接続されており、ビット線ＢＬ，／ＢＬが隣接してセンスアンプに入力される折り返しビット線構造となっている。

なお、本実施形態による磁気メモリ装置では、読み出し用のビット線ＢＬと書き込み用のディジット線ＤＬが同じ方向に配置されるが、読み出し用のビット線ＢＬは第１のメタル配線により形成され、書き込み用のディジット線ＤＬは第３のメタル配線により形成されているため、いずれも２Ｆのピッチに収まる（Ｆは最小加工寸法：Feature size）。一方、ビット線ＢＬに垂直な方向については、２本の書き込みワード線を収めるために、４Ｆのピッチとなる。したがって、本実施形態による磁気メモリ装置の単位メモリセルの面積は４Ｆ×２Ｆ＝８Ｆ^２となり、１Ｔ１ＭＴＪのメモリセルの面積と基本的に同等である。

次に、本実施形態による磁気メモリ装置の書き込み方法について図５乃至図１１を用いて説明する。

図５は本実施形態による磁気メモリ装置における初期化書き込みの原理を説明する回路図、図６乃至図８は本実施形態による磁気メモリ装置における初期化書き込みの際の構成を示す回路図、図９は本実施形態による磁気メモリ装置におけるデータ書き込み方法を示すフローチャート、図１０は本実施形態による磁気メモリ装置におけるデータ書き込みの際の構成を示す回路図、図１１はデータ書き込みの際に書き込みワード線及びディジット線に流す電流のタイミングを示すタイムチャートである。

上述のように、本実施形態による磁気メモリ装置は、１Ｔ２ＭＴＪ型のメモリセルにより構成されている。一のメモリセルに含まれる２つのＭＴＪ素子には、抵抗が高い状態（高抵抗状態）と抵抗が低い状態（低抵抗状態）とを相補的に取るように情報が書き込まれる。すなわち、一方のＭＴＪ素子は、固定磁化層４４の磁化方向と自由磁化層４８（ＣｏＦｅ膜４８ａ）の磁化方向とを逆向きとし（高抵抗状態）、他方のＭＴＪ素子は、固定磁化層４４の磁化方向と自由磁化層４８（ＣｏＦｅ膜４８ａ）の磁化方向とを同じ向きとする（低抵抗状態）。

本実施形態による磁気メモリ装置では、まず初めに、初期化のための書き込み（以下、初期化書き込みという）を行う。初期化書き込みは、各メモリセルに含まれる２つのＭＴＪ素子の抵抗状態を相補的な関係にするためのものである。初期状態で２つのＭＴＪ素子に相補的な抵抗状態が書き込まれていれば、その後は２つのＭＴＪ素子について同一の書き込み動作を行うことにより、相補的な抵抗状態を維持したままでデータを書き換えることができる。

初期化書き込みでは、図５に示すように、一方のＭＴＪ素子（ＭＴＪ１）に接続された書き込みワード線ＷＷＬ１と、他方のＭＴＪ素子（ＭＴＪ２）に接続された書き込みワード線ＷＷＬ２とに、互いに逆向きの書き込み電流を流す。書き込みワード線ＷＷＬ１，ＷＷＬ２には、単独でＭＴＪ素子の自由磁化層の磁化方向を反転するに十分な書き込み電流を流し、ディジット線ＤＬには書き込み電流を流さない。これにより、ＭＴＪ素子（ＭＴＪ１）とＭＴＪ素子（ＭＴＪ２）とには互いに逆向きの磁界が印加され、これら自由磁化層４８の磁化方向は互いに逆向きとなる。こうして、ＭＴＪ素子（ＭＴＪ１）及びＭＴＪ素子（ＭＴＪ２）への相補的な抵抗状態の書き込みを行う。

なお、トグル方式の書き込みを行う磁気メモリ装置では、ＭＴＪ素子の磁化容易軸が書き込みワード線及びディジット線に対して４５度傾いて配置されているため、書き込みワード線に流す電流による磁界とディジット線に流す電流による磁界との合成磁界による書き込みでは、合成磁界がＭＴＪ素子に対して対称にならず、うまく書き込むことができない。これが、本実施形態による磁気メモリ装置において、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流のみによって初期化書き込みを行う理由である。

図６に示す回路図では、書き込みワード線駆動回路８０とは反対側の書き込みワード線ＷＷＬ１，ＷＷＬ２の端部に、書き込みワード線ＷＷＬ１と書き込みワード線ＷＷＬ２とを接続し或いは切り離すためのスイッチング素子８６が設けられている。

書き込みワード線ＷＷＬ１，ＷＷＬ２との間にスイッチング素子８６を設けることにより、制御信号φによってスイッチング素子８６をオンにするだけで、書き込みワード線駆動回路８０から供給される書き込み電流を、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２に逆向きに流すことができる。したがって、書き込み動作を簡略化することができる。

図７に示す回路では、書き込みワード線ＷＷＬ１，ＷＷＬ２の一端側に書き込みワード線駆動回路８０ａが設けられ、他端側に書き込みワード線駆動回路８０ｂが設けられている。

書き込みワード線ＷＷＬ１，ＷＷＬ２の両端に書き込みワード線駆動回路８０ａ，８０ｂを設けることにより、書き込みワード線ＷＷＬ１へは書き込みワード線駆動回路８０ａから書き込み電流を流し、書き込みワード線ＷＷＬ２へは書き込みワード線駆動回路８０ｂから書き込み電流を流すことができる。これにより、スイッチング素子８６を設けることなく、書き込みワード線ＷＷＬ１，ＷＷＬ２に逆方向の書き込み電流を容易に流すことができる。

図７に示す回路は、書き込みワード線駆動回路８０ａ，８０ｂが書き込みワード線ＷＷＬ１，ＷＷＬ２の両端に形成されるため、メモリセル面積が増加するようにも見える。しかしながら、実際には図８に示すように、複数のメモリセルブロック８８が隣接して形成され、各メモリセルブロック８８にはそれぞれ書き込みワード線駆動回路８０が設けられる。したがって、メモリセルブロック８８間に設けられた書き込みワード線電流駆動回路８０を双方のメモリセルブロック８８の書き込みワード線に電流を供給する電流発生回路として用いることにより、メモリセル面積を増加することなく図７に示す回路を実現することができる。

次に、本実施形態による磁気メモリ装置への実際のデータの書き込み（以下、データ書き込みという）について図９乃至図１１を用いて説明する。

以下の説明では、図１０においてワード線ＷＬ_４に接続されたメモリセルＭＣ１，ＭＣ２にデータ書き込みを行う場合を例に説明する。

まず、書き込み前のメモリセルＭＣ１，ＭＣ２の記憶情報を読み出す（ステップＳ１１）。ここでは、メモリセルＭＣ１にデータ“１”が記憶され、メモリセルＭＣ２にデータ“０”が記憶されていたものとする。なお、本実施形態による磁気メモリ装置の読み出し方法については、後述する。

トグル方式の磁気メモリ装置では、ＭＴＪ素子のスピンの向きが平行であっても反平行であっても、書き込み電流を流すと反転する。このため、トグル方式では、データの書き込み前には、データの読み出しを行う必要がある。

次いで、読み出したデータが書き込むべきデータと同じかどうかを判定する（ステップＳ１２）。ここでは、メモリセルＭＣ１及びメモリセルＭＣ２に書き込むデータが、ともにデータ“１”であるものとする。

判定の結果、読み出したデータが書き込むべきデータと同じ場合には、データを新たに書き込む必要がないため、書き込み処理は終了する。ここでは、メモリセルＭＣ１において読み出したデータと書き込むべきデータとが同じであるため、メモリセルＭＣ１の書き込み処理は終了する。

一方、読み出したデータが書き込むべきデータと異なる場合には、書き込み動作を行う（ステップＳ１３）。ここでは、メモリセルＭＣ２において読み出したデータと書き込むべきデータとが異なるため、書き込み動作を行う。

書き込み動作では、まず、書き込みワード線駆動回路８０から書き込みワード線ＷＷＬ１，ＷＷＬ２の双方に、同じタイミングで所定の書き込み電流を供給する。書き込みワード線ＷＷＬ１，ＷＷＬ２に流す電流の大きさは、この電流によって生じる磁界によって自由磁化層４８の磁化方向がスピンフロップの状態となる大きさとする。また、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す電流の向きは、初期書き込みの場合とは異なり、同じであっても差し支えない。なお、データ書き込みでは、ディジット線ＤＬにも書き込み電流を流し、これら電流により生じる合成磁界を利用して書き込みを行うので、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す電流値は初期化書き込みのときの電流値よりも小さい。

次いで、書き込みワード線ＷＷＬ１，ＷＷＬ２へ電流を供給するタイミングと、ＢＬ／ＤＬ駆動回路からディジット線ＤＬ_３に電流を供給するタイミングとをずらして、書き込みワード線ＷＷＬ１，ＷＷＬ２及びディジット線ＤＬ_３に所定の書き込み電流を供給する。例えば図１１に示すように、書き込みワード線ＷＷＬ１，ＷＷＬ２に印加する電流パルスを、時間ｔ_１でオンとなり前記時間ｔ_１よりも後の時間ｔ_３でオフとなる電流パルスとし、ディジット線ＤＬ_３に印加する電流パルスを、時間ｔ_１よりも後で時間ｔ_３よりも前の時間ｔ_２でオンとなり時間ｔ_３よりも後の時間ｔ_４でオフとなる電流パルスとする。

これにより、メモリセルＭＣ２のＭＴＪ素子には、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流からの磁界、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流からの磁界とディジット線ＤＬ_３に流す書き込み電流からの磁界との合成磁界、ディジット線ＤＬ_３に流す書き込み電流からの磁界が順次印加され、印加磁界の方向の変化に追従して、メモリセルＭＣ２の２つのＭＴＪ素子の自由磁化層の磁化方向がともに反転する。こうして、メモリセルＭＣ２へのデータ“１”の書き込みが完了する。

なお、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流と、ディジット線ＤＬに流す書き込み電流とは、図１１に示すように印加する電流パルスのタイミングがずれていれば、いずれを先に流すようにしてもよい。

上述のようなトグル動作による書き込みでは一方の配線からの磁界だけでは原理的に磁化反転が生じないため、半選択状態にあるメモリセルセルの誤動作を防止するうえで極めて有効である。

同じワード線（例えばワード線ＷＬ_４）に連なるメモリセル（例えばメモリセルＭＣ１，ＭＣ２）へは、同時に書き込みを行うことができる。すなわち、書き込みワード線ＷＷＬ１，ＷＷＬ２に書き込み電流を流した状態で、データを書き換える必要のあるメモリセル（例えばメモリセルＭＣ２）に対応したディジット線（例えばＤＬ_３）だけに書き込み電流を流すようにすればよい。

次に、本実施形態による磁気メモリ装置の読み出し方法について図１２乃至図１５を用いて説明する。

図１２は本実施形態による磁気メモリ装置の読み出し方法を示す図、図１３は本実施形態による磁気メモリ装置における記憶情報の判定方法を示す図、図１４は本実施形態による磁気メモリ装置におけるメモリセル及び読み出し回路の一例を示す回路図、図１５は本実施形態による磁気メモリ装置における読み出し動作のタイミングを示すタイムチャートである。

本実施形態による磁気メモリ装置では、一のメモリセルに含まれる２つのＭＴＪ素子５２は、上部配線層６０を介して直列接続されている。直列接続した２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の両端には、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２が、それぞれ接続されている。また、ＭＴＪ素子ＭＴＪ１，ＭＴＪ２には、相補的な情報が書き込まれている。

そこで、本実施形態による磁気メモリ装置の読み出しでは、図１２に示すように、書き込みワード線ＷＷＬ１及び書き込みワード線ＷＷＬ２を介して２つのＭＴＪ素子（ＭＴＪ１，ＭＴＪ２）の直列接続に読み出し電圧Ｖ_ｒｅａｄを印加し、ＭＴＪ素子（ＭＴＪ１）とＭＴＪ素子（ＭＴＪ２）との接続ノードの電圧を選択用のトランジスタを介してビット線（ＢＬ）に読み出す。このとき、ワード線ＷＷＬ１に印加する電圧をＶ_ｒｅａｄとし、書き込みワード線ＷＷＬ２に印加する電圧を０とする。リファレンス側のビット線（／ＢＬ）には、Ｖ_ｒｅａｄ／２の一定電圧を印加する。

次いで、ビット線（ＢＬ）の電圧とリファレンス側のビット線（／ＢＬ）の電圧とを差動増幅型の読み出しセンス回路で比較することにより、ＭＴＪ素子に記憶された情報を読み出す。

データ“０”、例えばＭＴＪ素子ＭＴＪ１が高抵抗の状態でＭＴＪ素子ＭＴＪ２が低抵抗の状態のとき、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との間のノードの電圧Ｖｏは、電圧Ｖ_ｒｅａｄ／２よりも低くなる。したがって、ビット線（ＢＬ）の電圧がリファレンス側のビット線（／ＢＬ）の電圧よりも低ければ、ＭＴＪ素子に記憶されていた情報はデータ“０”であると判断できる（図１３（ａ）参照）。

反対に、データ“１”、例えばＭＴＪ素子ＭＴＪ１が低抵抗の状態でＭＴＪ素子ＭＴＪ２が高抵抗の状態のとき、ＭＴＪ素子ＭＴＪ１とＭＴＪ素子ＭＴＪ２との接続ノードの電圧Ｖｏは、電圧Ｖ_ｒｅａｄ／２よりも高くなる。したがって、ビット線（ＢＬ）の電圧がリファレンス側のビット線（／ＢＬ）の電圧よりも高ければ、ＭＴＪ素子に記憶されていた情報はデータ“１”であると判断できる（図１３（ｂ）参照）。

次に、読み出し回路及びその動作について図１４及び図１５を用いて具体的に説明する。

図１４はメモリセル及び読み出し回路の一例を示す回路図である。上述のように、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２は直列に接続されており、その接続ノードは選択用トランジスタを介してビット線ＢＬに接続されている。ビット線ＢＬ，／ＢＬの一方の端部は、差動増幅型のセンスアンプ８４に接続されている。なお、図１０に示すセンスアンプ８４は、ＤＲＡＭでよく使用されている交差結合型のセンスアンプである。ビット線ＢＬ，／ＢＬの他方の端部は、これら信号線をプリチャージするためのプリチャージ用回路９０を介してＶ_ｒｅａｄ／２の定電圧源に接続されている。

図１５は読み出し動作のタイミングを示すタイムチャートである。図中、ｐｆｙはプリチャージ用回路９０に印加する電圧を、ｒｅａｄは書き込みワード線ＷＷＬ１に印加する電圧を、ｗｌはワード線ＷＬに印加する電圧を、ｓａｅはセンスアンプ８４のＮｃｈトランジスタに印加する電圧を、ｓａｅｐはセンスアンプ８４のＰｃｈトランジスタに印加する電圧を、ｂｌはビット線ＢＬの電圧を、ｂｌｂはリファレンス側のビット線／ＢＬの電圧を、それぞれ示している。なお、各ノードの記号は、図１４にも記載してある。

まず、プリチャージ用回路９０の制御端子（ｐｆｙ）に、プリチャージのための制御電圧を印加する。これにより、プリチャージ用回路９０のトランジスタが総てオンとなり、ビット線ＢＬ及びリファレンス側のビット線／ＢＬの電圧（ｂｌ，ｂｌｂ）が定電圧源から供給される電圧Ｖ_ｒｅａｄ／２にプリチャージされる。

次いで、ビット線ＢＬ及びリファレンス側のビット線／ＢＬのプリチャージが完了後、プリチャージ用回路９０の制御端子（ｐｆｙ）に印加しているプリチャージのための制御電圧をオフとする。

次いで、書き込みワード線ＷＷＬ１−書き込みワード線ＷＷＬ２間に、読み出し用の電圧Ｖ_ｒｅａｄを印加する。例えば、書き込みワード線ＷＷＬ１の電圧（ｒｅａｄ）をＶ_ｒｅａｄとし、書き込みワード線ＷＷＬ２の電圧を０とする。

次いで、ワード線ＷＬに、選択用トランジスタをオンするための制御電圧を印加する（ｗｌ）。これにより、選択用トランジスタはオン状態となり、ビット線ＢＬの電圧（ｂｌ）が、２つのＭＴＪ素子ＭＴＪ１，ＭＴＪ２の接続ノードの電圧となる。リファレンス側のビット線／ＢＬの電圧は、電圧Ｖ_ｒｅａｄ／２のままである。

なお、図１５では、データ“０”、すなわちＭＴＪ素子ＭＴＪ１が高抵抗の状態でＭＴＪ素子ＭＴＪ２が低抵抗の状態である場合を想定しており、ビット線ＢＬの電圧（ｂｌ）は、電圧Ｖ_ｒｅａｄ／２よりも低くなっている。データ“１”、すなわちＭＴＪ素子ＭＴＪ１が低抵抗の状態でＭＴＪ素子ＭＴＪ２が高抵抗の状態である場合には、ビット線ＢＬの電圧（ｂｌ）は、電圧Ｖ_ｒｅａｄ／２よりも高くなる。

次いで、読み出しワード線ＷＷＬ１及びワード線ＷＬの電圧（ｒｅａｄ、ｗｌ）を保持した状態で、センスアンプ８４のＮｃｈトランジスタ及びＰｃｈトランジスタを順次オンにする。これにより、ビット線ＢＬとリファレンス側のビット線／ＢＬとで、電圧が高い方の信号線の電圧が電源電圧Ｖｄｄまで引き上げられ、電圧が低い方の信号線の電圧が接地電位まで引き下げられる。したがって、ビット線ＢＬの電圧とリファレンス側のビット線／ＢＬの電圧との高低を容易に検出することができ、メモリセルに記憶された情報を読み出すことができる。

１Ｔ２ＭＴＪ型の磁気メモリ装置では、上述の通り読み出しマージンを拡大できることから、ＭＴＪ素子の特性にばらつきがあっても安定して読み出しを行うことができる。

次に、本実施形態による磁気メモリ装置の製造方法について図１６乃至図１９を用いて説明する。

図１６乃至図１９は本実施形態による磁気メモリ装置の製造方法を示す工程断面図である。なお、図１６は図１のＢ−Ｂ′線断面に沿った工程断面図であり、図１７乃至図１９は図１のＡ−Ａ′線断面に沿った工程断面図である。

まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子分離膜１２を形成する。この際、素子分離膜１２により画定される活性領域は、Ｔ字型の形状となる（図１参照）。

次いで、素子分離膜１２により画定された活性領域に、通常のＭＯＳトランジスタの形成方法と同様にして、ゲート電極１４及びソース／ドレイン領域１６，１８を有する選択用トランジスタを形成する（図１６（ａ）、図１７（ａ））。なお、選択用トランジスタは、各活性領域にそれぞれ２つずつ形成される。また、ゲート電極１４は紙面垂直方向に延在して形成され、図１に示すように複数の選択用トランジスタのゲート電極１４を兼ねる読み出しワード線ＷＬを構成する。

次いで、選択用トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２０を形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜２０に、ソース／ドレイン領域１６に達するコンタクトホール２２を形成する。

次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール２２に埋め込まれソース／ドレイン領域１６に電気的に接続されたコンタクトプラグ２４を形成する（図１６（ｂ）、図１７（ｂ））。

次いで、コンタクトプラグ２４が埋め込まれた層間絶縁膜２０上に導電膜を堆積してパターニングし、コンタクトプラグ２４を介してソース／ドレイン領域１６に電気的に接続されたビット線２６を形成する。なお、ビット線２６（ＢＬ）は、図１に示すように、ワード線ＷＬと交差する方向に延在して形成される。

次いで、ビット線２６が形成された層間絶縁膜２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜２８を形成する（図１６（ｃ）、図１７（ｃ））。

次いで、フォトリソグラフィ及びエッチングにより、層間絶縁膜２８に、書き込みワード線を埋め込むための配線溝３０を形成する（図１７（ｄ））。

次いで、例えばスパッタ法によりＴａ膜３２及びＮｉＦｅ膜３４を、例えば電解めっき法によりＣｕ膜３６を、それぞれ堆積後、これら導電膜をＣＭＰ法により平坦化し、配線溝３０内に埋め込まれた書き込みワード線３８を形成する（図３、図１８（ａ））。なお、書き込みワード線３８（ＷＷＬ）は、図１に示すように、ワード線ＷＬの延在方向と平行な方向に延在して形成される。

次いで、書き込みワード線３８が埋め込まれた層間絶縁膜２８上に、例えばスパッタ法により、例えばＴａ膜よりなる下部電極層４０と、例えばＰｔＭｎよりなる反強磁性層４２と、例えばＣｏＦｅよりなる固定磁化層４４と、例えばアルミナよりなるトンネル絶縁膜４６と、例えばＣｏＦｅ／Ｒｕ／ＣｏＦｅの積層構造よりなる自由磁化層４８と、例えばＴａ膜よりなるキャップ層５０とを形成する。

次いで、フォトリソグラフィ及びドライエッチングにより、キャップ層５０、自由磁化層４８、トンネル絶縁膜４６、固定磁化層４４、反強磁性層４２及び下部電極層４０をパターニングし、書き込みワード線３８に接続されたＭＴＪ素子５２を形成する（図３、図１８（ｂ））。ＭＴＪ素子５２は、図１に示すように、長軸方向、すなわち磁化容易軸がＸ方向及びＹ方向に対して４５度の角度をなす楕円形状とする。ここで、キャップ層５０及び下部電極層４０のパターニングには例えばＣｌ_２／Ａｒ系のエッチングガスを用い、自由磁化層４８、トンネル絶縁膜４６、固定磁化層４４及び反強磁性層４２のパターニングには例えばＣＯ／ＮＨ_３系のエッチングガスを用いる。

次いで、ＭＴＪ素子５２が形成された層間絶縁膜２８上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をＣＭＰ法によりＭＴＪ素子５２が露出するまで平坦化し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５４を形成する（図１８（ｃ））。

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４，２８，２０に、ソース／ドレイン領域１８に達するコンタクトホール５６を形成する。

次いで、例えばＣＶＤ法により、バリアメタルとしての窒化チタン膜及びタングステン膜とを堆積後、これら導電膜をエッチバック或いはポリッシュバックし、コンタクトホール４６に埋め込まれソース／ドレイン領域１８に電気的に接続されたコンタクトプラグ５８を形成する（図１９（ａ））。

次いで、ＭＴＪ素子５２及びコンタクトプラグ５８が埋め込まれた層間絶縁膜５４上に、例えばスパッタ法によりＴａ膜を堆積してパターニングする。これにより、Ｔａ膜よりなり、コンタクトプラグ５８を介してソース／ドレイン領域１８に電気的に接続され、コンタクトプラグ５８に隣接する２つのＭＴＪ素子５２を並列に接続する上部電極層６０を形成する（図１９（ｂ））。ここで、上部電極層６０のパターニングには、例えばＣｌ_２／Ａｒ系のエッチングガスを用いる。

次いで、上部電極層６０が形成された層間絶縁膜５４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積後、ＣＭＰ法によりこの表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜６２を形成する。

次いで、層間絶縁膜６２上に導電膜を堆積してパターニングし、ディジット線６４（ＤＬ）を形成する（図１９（ｃ））。ディジット線６４は、図１に示すように、ビット線ＢＬ間の領域に、ビット線ＢＬの延在方向と平行な方向に延在して形成される。

このように、本実施形態によれば、１Ｔ２ＭＴＪ型の磁気メモリ装置において、書き込みワード線のみに書き込み電流を流して書き込みを行うことにより一のメモリセルに含まれる２つのＭＴＪ素子の抵抗状態を相補的な状態に初期化し、書き込みワード線及びディジット線に書き込み電流を流して所望のメモリセルの記憶情報を反転させることによりデータ書き込みを行うので、いわゆるトグル方式による書き込み動作が可能である。これにより、書き込み動作の際のディスターブ耐性を向上することができる。

また、記憶情報を反転すべきメモリセルに対応するディジット線のみに書き込み電流を流すことで、書き込みワード線を共通とする複数のメモリセルについて同時に書き込みを行うことができる。

［第２実施形態］
本発明の第２実施形態による磁気メモリ装置の書き込み方法について図２０乃至図２２を用いて説明する。なお、図１乃至図１９に示す第１実施形態による磁気メモリ装置及びその書き込み方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図２０は本実施形態による磁気メモリ装置におけるデータ書き込み方法を示すフローチャート、図２１は本実施形態による磁気メモリ装置におけるデータ書き込みの際の構成を示す回路図、図２２はデータ書き込みの際に書き込みワード線及びディジット線に流す電流のタイミングを示すタイムチャートである。

本実施形態では、第１実施形態による磁気メモリ装置の他の書き込み方法について説明する。本実施形態による磁気メモリ装置の書き込み方法は、データ書き込み方法に主たる特徴があり、初期化書き込みについては第１実施形態による磁気メモリ装置の書き込み方法と同様である。

以下の説明では、図２１においてワード線ＷＬ_４に接続されたメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４にデータ書き込みを行う場合を例に説明する。

まず、対を構成するビット線（ＢＬ，／ＢＬ）の一方（ＢＬ）に接続されたメモリセル（ＭＣ１，ＭＣ３）の記憶情報を読み出す（ステップＳ２１）。ここでは、メモリセルＭＣ１にデータ“１”が記憶され、メモリセルＭＣ３にデータ“０”が記憶されていたものとする。

次いで、読み出したデータが書き込むべきデータと同じかどうかを判定する（ステップＳ２２）。ここでは、メモリセルＭＣ１及びメモリセルＭＣ３に書き込むデータが、ともにデータ“１”であるものとする。

判定の結果、読み出したデータが書き込むべきデータと同じ場合には、データを新たに書き込む必要がないため、このようなメモリセル（ＭＣ１）については後述の書き込み動作は不要である。一方、読み出したデータが書き込むべきデータと異なる場合には、データを新たに書き込む必要があるため、このようなメモリセル（ＭＣ３）については後述の書き込み動作を行う。

同様にして、対を構成するビット線（ＢＬ，／ＢＬ）の他方（／ＢＬ）に接続されたメモリセル（ＭＣ２，ＭＣ４）の記憶情報を読み出す（ステップＳ２３）。ここでは、メモリセルＭＣ２にデータ“１”が記憶され、メモリセルＭＣ４にデータ“０”が記憶されていたものとする。

次いで、読み出したデータが書き込むべきデータと同じかどうかを判定する（ステップＳ２４）。ここでは、メモリセルＭＣ２及びメモリセルＭＣ４に書き込むデータが、ともにデータ“０”であるものとする。

判定の結果、読み出したデータが書き込むべきデータと同じ場合には、データを新たに書き込む必要がないため、このようなメモリセル（ＭＣ４）については後述の書き込み動作は不要である。一方、読み出したデータが書き込むべきデータと異なる場合には、データを新たに書き込む必要があるため、このようなメモリセル（ＭＣ２）については後述の書き込み動作を行う。

折り返しビット線構造を有する磁気メモリ装置の場合、ビット線（ＢＬ）に連なるメモリセルＭＣとビット線（／ＢＬ）に連なるメモリセルＭＣとを同時に読み出すことはできない。そこで、本実施形態による磁気メモリ装置の書き込み方法では、上述のようにして、ビット線（ＢＬ）に連なるメモリセルＭＣとビット線（／ＢＬ）に連なるメモリセルＭＣとを別々に読み出す。

次に、メモリセルＭＣへのデータの書き込みを行う（ステップＳ２５）。本実施形態による磁気メモリ装置の書き込み方法では、対を構成するビット線（ＢＬ，／ＢＬ）の双方に接続されたメモリセルＭＣについて、同時にデータ書き込みを行う。ここでは、メモリセルＭＣ２，ＭＣ３についてデータ書き込みを行う必要がある。

具体的には、まず、書き込みワード線駆動回路８０から書き込みワード線ＷＷＬ１，ＷＷＬ２の双方に、同じタイミングで所定の書き込み電流を供給する。

次いで、図２２に示すように、書き込みワード線ＷＷＬ１，ＷＷＬ２への電流の供給からタイミングをずらして、ＢＬ／ＤＬ駆動回路からディジット線ＤＬ_２，ＤＬ_３に、所定の書き込み電流を供給する。

これにより、メモリセルＭＣ２のＭＴＪ素子には、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流からの磁界、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流からの磁界とディジット線ＤＬ_２に流す書き込み電流からの磁界との合成磁界、ディジット線ＤＬ_２に流す書き込み電流からの磁界が順次印加され、メモリセルＭＣ２の２つのＭＴＪ素子の自由磁化層の磁化方向がともに反転する。こうして、メモリセルＭＣ２へのデータ“０”の書き込みが完了する。

同時に、メモリセルＭＣ３のＭＴＪ素子には、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流からの磁界、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流からの磁界とディジット線ＤＬ_３に流す書き込み電流からの磁界との合成磁界、ディジット線ＤＬ_３に流す書き込み電流からの磁界が順次印加され、メモリセルＭＣ３の２つのＭＴＪ素子の自由磁化層の磁化方向がともに反転する。こうして、メモリセルＭＣ３へのデータ“１”の書き込みが完了する。

なお、書き込みワード線ＷＷＬ１，ＷＷＬ２に流す書き込み電流と、ディジット線ＤＬに流す書き込み電流とは、図２２に示すようにタイミングがずれていれば、いずれを先に流すようにしてもよい。

同じワード線（例えばワード線ＷＬ４）に連なるメモリセル（例えばメモリセルＭＣ１，ＭＣ２）へは、同時に書き込みを行うことができる。すなわち、書き込みワード線ＷＷＬ１，ＷＷＬ２に書き込み電流を流した状態で、データを書き換える必要のあるメモリセル（例えばメモリセルＭＣ２，ＭＣ３）に対応したディジット線（例えばＤＬ_２，ＤＬ_３）だけに書き込み電流を流すようにすればよい。

このように、本実施形態によれば、折り返しビット線構造を有する１Ｔ２ＭＴＪ型の磁気メモリ装置において、ビット線ＢＬに接続されたメモリセルを読み出し、ビット線／ＢＬに接続されたメモリセルを読み出した後、ビット線ＢＬ，／ＢＬに接続されたメモリセルのうち記憶情報を反転すべきメモリセルへの書き込みを一括して行うので、書き込みプロセスを簡略化することができる。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、本発明をＭＴＪ素子を用いた磁気メモリ装置に適用した場合について示したが、本発明は、磁性層間のスピンの関係に基づく抵抗変化を利用した磁気抵抗効果素子を用いた１Ｔ２ＭＴＪ型の磁気メモリ装置に広く適用することができる。例えば、２つの磁性層が導電性の非磁性層を介して積層された磁気抵抗効果素子を用いた磁気メモリ装置にも適用可能である。

本発明による磁気メモリ装置及びその書き込み方法は、１Ｔ２ＭＴＪ型の磁気メモリ装置において書き込みのディスターブに強いトグル方式の導入を可能とするものであり、読み出しマージンの向上や読み出しのディスターブ耐性の向上など、磁気メモリ装置の信頼性を向上するうえで極めて有用である。

ＭＴＪ素子への情報の書き込みは、ＭＴＪ素子に磁界を印加して一方の強磁性層（自由磁化層）の磁化方向を反転させることにより行う。具体的には、直交する方向に配された２つの配線にそれぞれ電流を流し、これら電流によって形成される合成磁界をＭＴＪ素子に印加する。一方の配線に流す電流の向き逆にすることにより、ＭＴＪ素子に印加される合成磁界の方向も反転する。これにより、ＭＴＪ素子の自由磁化層の磁化方向を任意に制御することができる。

Claims (15)

1. 第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線とを有し、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の磁化容易軸が前記第１の方向及び前記第２の方向のそれぞれに対して傾くように配置された磁気メモリ装置の書き込み方法であって、
   前記第１の信号線と前記第２の信号線とに互いに逆向きの書き込み電流を流すことにより、前記第２の方向と平行で互いに逆向きの磁界を前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子とに印加し、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子とに、一方が高抵抗状態であり他方が低抵抗状態である相補的な抵抗状態を書き込む
   ことを特徴とする磁気メモリ装置の書き込み方法。
2. 第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有するメモリセルと、第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、前記第１の方向と交差する第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線とを有し、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の磁化容易軸が前記第１の方向及び前記第２の方向のそれぞれに対して傾くように配置された磁気メモリ装置の書き込み方法であって、
   前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の抵抗状態によって定義される前記メモリセルの記憶情報を読み出し、
   読み出した前記記憶情報が書き込むべき記憶情報と異なるときは、前記第１の信号線及び前記第２の信号線に第１の電流パルスを印加するタイミングと前記第３の信号線に第２の電流パルスを印加するタイミングとをずらして前記第１の信号線、前記第２の信号線及び前記第３の信号線に書き込み電流を流すことにより、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子に方向が徐々に回転する磁界を印加して前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の抵抗状態をそれぞれ反転させ、書き込むべき前記記憶情報を前記メモリセルに書き込む
   ことを特徴とする磁気メモリ装置の書き込み方法。
3. 請求の範囲第２項に記載の磁気メモリ装置の書き込み方法において、
   前記磁気メモリ装置は、前記メモリセルと、前記メモリセルに対応する前記第３の信号線とを複数有し、
   複数の前記メモリセルのうち読み出した前記記憶情報が書き込むべき記憶情報と異なる前記メモリセルに対応する前記第３の信号線には前記書き込み電流を流し、
   複数の前記メモリセルのうち読み出した前記記憶情報が書き込むべき記憶情報と同じ前記メモリセルに対応する前記第３の信号線には前記書き込み電流を流さない
   ことを特徴とする磁気メモリ装置の書き込み方法。
4. 請求の範囲第２項又は第３項に記載の磁気メモリ装置の書き込み方法において、
   前記磁気メモリ装置は、前記メモリセルと、前記メモリセルに対応する前記第３の信号線とを複数有し、前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記メモリセルの前記接続ノードに、前記選択用トランジスタを介して接続された複数のビット線と、複数の前記ビット線の一方の端部に、隣接し対をなす２本の前記ビット線毎に設けられた複数の読み出し回路とを更に有し、
   複数の前記メモリセルの前記メモリセルを読み出す際には、対をなす前記ビット線のうち一方の前記ビット線に接続された複数の前記メモリセルの前記記憶情報を読み出した後、対をなす前記ビット線のうち他方の前記ビット線に連なる複数の前記メモリセルの前記記憶情報を読み出し、
   複数の前記メモリセルに前記記憶情報を書き込む際には、対をなす前記ビット線の双方に接続された複数の前記メモリセルへの書き込みを一括して行う
   ことを特徴とする磁気メモリ装置の書き込み方法。
5. 請求の範囲第２項乃至第４項のいずれか１項に記載の磁気メモリ装置の書き込み方法において、
   前記第１の電流パルス及び前記第２の電流パルスは、一方が時間ｔ_１でオンとなり前記時間ｔ_１よりも後の時間ｔ_３でオフとなる電流パルスであり、他方が前記時間ｔ_１よりも後で前記時間ｔ_３よりも前の時間ｔ_２でオンとなり前記時間ｔ_３よりも後の時間ｔ_４でオフとなる電流パルスである
   ことを特徴とする磁気メモリ装置の書き込み方法。
6. 請求の範囲第１項乃至第５項のいずれか１項に記載の磁気メモリ装置の書き込み方法において、
   前記第１の信号線及び前記第２の信号線の一方の端部側に設けられたスイッチング素子により前記第１の信号線と前記第２の信号線とを電気的に接続し、前記スイッチング素子を介して折り返すように、前記第１の信号線及び前記第２の信号線に前記書き込み電流を流す
   ことを特徴とする磁気メモリ装置の書き込み方法。
7. 請求の範囲第１項乃至第５項のいずれか１項に記載の磁気メモリ装置の書き込み方法において、
   前記第１の信号線及び前記第２の信号線の一方の端部側に設けられた第１の電流源から前記第１の信号線に前記書き込み電流を供給し、
   前記第１の信号線及び前記第２の信号線の他方の端部側に設けられた第２の電流源から前記第２の信号線に前記書き込み電流を供給する
   ことを特徴とする磁気メモリ装置の書き込み方法。
8. 請求の範囲第２項乃至第５項のいずれか１項に記載の磁気メモリ装置の書き込み方法において、
   前記第１の信号線及び前記第２の信号線の一方の端部側に設けられた電流源から前記第１の信号線及び前記第２の信号線に前記書き込み電流を供給する
   ことを特徴とする磁気メモリ装置の書き込み方法。
9. 第１の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子の一方の端部に一方の端部が接続された第２の磁気抵抗効果素子と、前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子との接続ノードに接続された選択用トランジスタとを有し、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の磁化容易軸が第１の方向及び前記第１の方向と交差する第２の方向のそれぞれに対して傾くように配置されたメモリセルと、
   前記第１の方向に延在し、前記第１の磁気抵抗効果素子の他方の端部に接続された第１の信号線と、
   前記第１の方向に延在し、前記第２の磁気抵抗効果素子の他方の端部に接続された第２の信号線と、
   前記第２の方向に延在し、前記第１の磁気抵抗効果素子が形成された領域において前記第１の信号線と交差し、前記第２の磁気抵抗効果素子が形成された領域において前記第２の信号線と交差する第３の信号線と、
   前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子とに、一方が高抵抗状態であり他方が低抵抗状態である相補的な抵抗状態を書き込む初期化書き込みの際に、前記第１の信号線と前記第２の信号線とに互いに逆向きの書き込み電流を流すことにより、前記第２の方向と平行な逆向きの磁界を前記第１の磁気抵抗効果素子と前記第２の磁気抵抗効果素子とに印加し、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子の抵抗状態をそれぞれ反転させるデータ書き込みの際に、前記第１の信号線、前記第２の信号線及び前記第３の信号線に書き込み電流を流すことにより、前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子にデータ書き込み用の磁界を印加する書き込み用回路と
   を有することを特徴とする磁気メモリ装置。
10. 請求の範囲第９項に記載の磁気メモリ装置において、
    前記第１の方向と前記第２の方向とは直交しており、
    前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子は、前記磁化容易軸が前記第１の方向及び前記第２の方向に対して４５度傾くように配置されている
    ことを特徴とする磁気メモリ装置。
11. 請求の範囲第９項又は第１０項に記載の磁気メモリ装置において、
    前記書き込み用回路は、前記データ書き込みの際に、前記第１の信号線及び前記第２の信号線に第１の電流パルスを印加するタイミングと前記第３の信号線に第２の電流パルスを印加するタイミングとをずらして、前記第１の信号線、前記第２の信号線及び前記第３の信号線に前記書き込み電流を流す
    ことを特徴とする磁気メモリ装置。
12. 請求の範囲第９項乃至第１１項のいずれか１項に記載の磁気メモリ装置において、
    前記書き込み用回路は、前記第１の信号線及び前記第２の信号線の一方の端部側に設けられた電流源と、前記前記第１の信号線及び前記第２の信号線の他方の端部側に設けられ、前記第１の信号線と前記第２の信号線とを電気的に接続し又は切断するためのスイッチング素子とを有する
    ことを特徴とする磁気メモリ装置。
13. 請求の範囲第９項乃至第１１項のいずれか１項に記載の磁気メモリ装置において、
    前記書き込み用回路は、前記第１の信号線及び前記第２の信号線の一方の端部側に設けられ、前記第１の信号線に前記書き込み電流を流す第１の電流源と、前記前記第１の信号線及び前記第２の信号線の他方の端部側に設けられ、前記第２の信号線に前記書き込み電流を流す第２の電流源とを有する
    ことを特徴とする磁気メモリ装置。
14. 請求の範囲第９項乃至第１１項のいずれか１項に記載の磁気メモリ装置において、
    前記書き込み用回路は、前記第１の信号線及び前記第２の信号線の一方の端部側に設けられ、前記第１の信号線及び前記第２の信号線に前記書き込み電流を流す電流源を有する
    ことを特徴とする磁気メモリ装置。
15. 請求の範囲第９項乃至第１３項のいずれか１項に記載の磁気メモリ装置において、
    前記第１の磁気抵抗効果素子及び前記第２の磁気抵抗効果素子は、ＳＡＦ構造の自由磁化層を有する
    ことを特徴とする磁気メモリ装置。
    

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