KR20050022155A

KR20050022155A - 전류 피크 억제 회로를 구비한 ｍｒａｍ

Info

Publication number: KR20050022155A
Application number: KR1020030082485A
Authority: KR
Inventors: 쯔찌다겐지
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-08-25
Filing date: 2003-11-20
Publication date: 2005-03-07
Also published as: KR100526733B1; JP2005071484A; US20050047205A1; JP3836823B2; US6882565B2

Abstract

정전류 기입 방법을 채용하는 MRAM은 제1 전원에 접속되는 기입용 정전류 회로와, 기입 배선을 선택적으로 구동하기 위한 정전류 회로에 접속되는 스위치 회로들을 포함한다. MRAM에서, 기입 전류 적용 타이밍 전에, 스위치 회로들 각각의 일단에서의 노드가 정전류원에 접속된 전원과 단락된다.

Description

전류 피크 억제 회로를 구비한 ＭＲＡＭ{MRAM HAVING CURRENT PEAK SUPPRESSING CIRCUIT}

본 발명은, 자기 저항(magneto-resistive) 효과를 이용하여 "1" 또는 "O" 정보의 기억을 행하는 소자 구조를 단일 메모리 셀로서 구비하며, 이 메모리 셀을 매트릭스 형상으로 집적 및 배치하고, 메모리 셀의 주변부에 디코더 회로 및 감지 회로 등의 제어 회로를 추가함으로써 임의의 비트로의 랜덤 액세스에 의한 판독 동작 혹은 기입 동작을 가능하게 한 자기 랜덤 액세스 메모리(MRAM : magnetic random access memory) 등의 반도체 집적 회로 장치를 구현하는 기술에 관한 것으로, 특히, 기입 동작의 개시 직후에 발생하는 전류 피크를 억제하는 전류 피크 억제 회로를 구비한 MRAM에 관한 것이다.

MRAM은, 자기 저항 효과를 이용하여 "1" 또는 "0" 정보를 저장함으로써 메모리 동작을 수행하는 디바이스이다. MRAM은 불휘발성, 고집적성, 고신뢰성, 저소비 전력성, 고속 동작을 실현할 수 있는 일반적인 메모리 디바이스의 후보중 하나로서 기대되며 여러 제조사에 의해 개발되고 있다.

자기 저항 효과에는, GMR(Giant Magneto-Resistive)와 TMR(Tunneling Magneto-Resistive)의 2개의 효과가 알려져 있다. GMR 효과는, 2개의 강자성층 사이에 끼워진 도체의 저항이 상하의 강자성층의 스핀의 방향에 따라 변화하는 현상을 이용한 것이다. 그러나, 자기 저항값의 변화의 비율을 나타내는 MR 비가 10% 정도로 낮다. 이로 인해 기억된 정보의 판독 신호가 작다. 판독 마진의 확보가 MRAM 구현의 최대의 난점이다. 따라서 현 시점에서는 이러한 유형의 MRAM은 실용가능하지 않은 것으로 간주된다.

TMR 효과를 나타내는 대표적인 소자로서는 MTJ(Magnetic Tunnel Junction) 소자가 알려져 있다. MTJ 소자는 금속으로 이루어진 2개의 강자성층 사이에 끼워진 절연막을 포함하는 적층 구조를 가지고 있으며, 스핀 편국 터널 효과(spin polarization tunneling effect)에 의한 자기 저항의 변화를 이용한다. 보다 구체적으로는, MTJ 소자의 2개의 상하의 자성층의 스핀의 방향이 평행한 경우에는, 터널 절연막을 통한 2매의 자성층 사이의 터널 확률이 최대로 된다. 그 결과 저항값은 최소로 된다. 반면에, 스핀의 방향이 반평행(anti-parallel)한 경우에는, 터널 확률이 최소로 된다. 이에 따라 저항값이 최대로 된다. 이러한 2개의 스핀 상태를 실현하기 위해서, 통상 상기 2매의 자성체막중 어느 한 쪽은 그 자화의 방향이 고정되어 있고 외부 자화의 영향을 받지 않도록 설정되어 있다. 일반적으로, 이 층은 핀층이라고 불리고 있다. 다른 쪽의 자성체막은, 인가되는 자계의 방향에 의해, 자화의 방향이 핀층과 평행하거나 혹은 반평행하게 되도록 프로그래밍될 수 있다. 이 층은 일반적으로 자유층이라 불린다. 이 자유층은 정보를 저장한다. 저항 변화율, 즉 MR 비가 현재 50% 이상인 몇몇 MTJ 소자가 존재한다. 이들은 MRAM 개발의 주류가 되고 있다.

MTJ 소자를 이용한 MRAM에 데이터를 기입할 때에는, 자유층의 자화 방향을 반전시키기 위해서, 각각의 메모리 셀에 대하여 직교하여 통과하는 비트선과 워드선에 일정 이상의 전류를 공급한다. 자유층의 자화 방향은 발생하는 합성 자계의 크기에 의해 제어된다.

판독에서는, 선택된 비트에 대응하는 MTJ 소자의 2매의 자성막 사이에 전압을 인가하여, 이 MTJ를 통과하는 전류로부터 저항값을 판독한다. 이와 달리, 선택된 MTJ 소자에 정전류를 공급하여 2매의 자성막 사이에 발생하는 전압이 판독된다.

이러한 MTJ 소자를 이용한 MRAM의 일례는, 예를 들면 ISSCC 200 Digest Technical Paper의 페이지 128에 개시된 "A 10ns Read and Write Non-Volatile Memory Array using a Magnetic Tunnel Junction and FET Switch in each Cell"(문헌 1)에 보고되어 있다. 또한, MRAM에서의 기입 회로의 구체적인 구성예에 대해서는, 예를 들면, 2002 Symposium on VLSI Circuits Digest of Technical Papers의 페이지 156에 개시된 "MRAM-Writing Circuitry to Compensate for Thermal-Variation of Magnetization-Reversal Current"(문헌 2)에 보고되어 있다.

도 1은 상기 문헌 2에 기재되어 있는 기입 회로의 구체적인 구성예를 나타내고 있다. 문헌 2에 개시된 기술은 정전류 기입 방식에 근거한 것이다. 이 기술에서는, 하나의 정전류원에 복수의 셀렉터 회로를 접속하여 셀렉터 회로를 어드레스 입력에 따라서 선택적으로 동작시킴으로써 기입 대상 셀에 선택적으로 전류를 공급한다.

그러나, 이러한 방식에 있어서는, 노드 A 혹은 노드 B로 대표되는 전류 소스 출력선은 비교적 큰 기생 용량을 가지게 된다. 그 내역은, 주로 전류 소스로부터의 출력 배선의 기생 용량 및 복수 개의 셀렉터 회로부의 확산 용량 등이 생각된다. 또한, 도 1에 도시한 바와 같이, 전류 소스인 PMOS 트랜지스터는 항상 도통 상태에 있다. 이에 따라 노드 A 혹은 노드 B는, 스탠바이 상태에서 PMOS 트랜지스터의 소스 전위인 전원 전압(Vcc)으로 충전된 상태가 된다. 이 상태에서 MRAM이 액티브 상태로 되어 기입 동작 요구가 있으면, 외부 입력된 어드레스에 따라서 특정한 기입 배선으로 전류가 공급된다. 전류 소스의 도입에 의해 선택 메모리 셀에 필요 이상의 전류가 흐르지 않도록 제어한다. 그러나, 상기 비교적 큰 기생 용량으로부터의 충전 전류에 의해 소정값 이상의 전류가 흐른다. 특히, 기입 동작의 개시 직후의 타이밍에서 큰 전류 피크가 발생하게 된다. 안정 상태에 도달하면 전류 소스에 의한 전류 제어의 효과가 나타난다. 그러나, 기입 동작 개시 직후의 전류 피크가 크면, 이 기입 배선에 접속된 모든 셀에 대하여 오기입을 초래하는 원인으로 될 수 있다. 이 문제는, 셀렉터 회로의 반복 수가 증가하거나, 칩 사이즈 증대에 수반하는 전류 소스로부터의 출력 배선의 기생 용량이 증대함에 따라 점점 현저하게 되는 것으로 예측된다.

전술한 바와 같이 종래의 반도체 집적 회로 장치에서는, 기입 동작의 개시 직후의 타이밍에서 큰 전류 피크가 발생한다. 이로 인해 기입 동작 마진이 감소하여 신뢰성이 저하한다는 문제가 있었다.

본 발명의 일 특징에 따르면, 자기 저항 효과를 이용하여 정보를 기억하는 각 메모리 셀이 매트릭스 형상으로 배치되는 메모리 셀 어레이와, 제1 전위 공급원에 접속되어, 상기 메모리 셀 어레이 중의 각 메모리 셀에 데이터를 기입하는 데에 사용되는 정전류 회로와, 상기 정전류 회로의 출력을 특정 기입 배선에 선택적으로 공급하기 위한 스위치 회로들과, 기입 동작이 개시되는 타이밍보다 전에, 상기 스위치 회로들 각각의 양단중 한쪽을 상기 제1 전위 공급원과 다른 전위의 제2 전위 공급원에 접속하고, 기입 동작이 개시된 직후에 상기 스위치 회로들의 양단을 단락하는 회로부를 구비하고, 기입 개시 타이밍에서의 상기 정전류 회로의 출력 단자에 접속된 기생 용량으로부터의 전하의 유출, 혹은 상기 기생 용량으로의 전하의 유입에 의해 발생하는 전류 피크를 억제하도록 구성된 전류 피크 억제 회로를 포함하는 반도체 집적 회로 장치가 제공된다.

본 발명의 다른 특징에 따르면, 자기 저항 효과를 이용하여 정보를 기억하는 각 메모리 셀이 매트릭스 형상으로 배치된 복수의 메모리 셀 블록과, 상기 메모리 셀 블록 중의 각 메모리 셀에 데이터를 기입하는 데에 사용되며 인접하는 2 개의 메모리 셀 블록들에 의해 공유되는 정전류 회로와, 상기 각 메모리 셀 블록에 각각 대응하여 설치되고, 상기 정전류 회로의 출력을 특정 기입 배선에 선택적으로 접속하도록 구성된 스위치 회로들과, 기입 동작의 개시 타이밍에서의 전류 피크를 억제하도록 구성된 전류 피크 억제 회로를 포함하는 반도체 집적 회로 장치가 제공된다.

본 발명의 또다른 특징에 따르면, 자기 저항 효과를 이용하여 정보를 기억하는 각 메모리 셀이 매트릭스 형상으로 배치된 복수의 메모리 셀 블록과, 상기 메모리 셀 블록 중의 각 메모리 셀에 데이터를 기입하는 데에 사용되는 정전류 회로와, 상기 각 메모리 셀 블록에 각각 대응하여 설치되고, 상기 정전류 회로의 출력을 특정 기입 배선에 선택적으로 접속하도록 구성된 스위치 회로들과, 기입 동작의 개시 타이밍에서의 전류 피크를 억제하는 전류 피크 억제 회로를 포함하며, 상기 정전류 회로와 상기 전류 피크 억제 회로는, 인접하는 2개의 메모리 셀 블록에 의해 공유되는 반도체 집적 회로 장치가 제공된다.

본 발명의 또다른 특징에 따르면, 자기 저항 효과를 이용하여 정보를 기억하는 각 메모리 셀에 정보를 기입하기 위한 기입 배선과, 제1 전위 공급원에 접속되어, 상기 메모리 셀에 데이터를 기입하는 데에 사용되는 정전류 회로와, 상기 기입 배선군 각각에 각각의 일단이 접속되고, 상기 정전류 회로의 출력단에 각각의 타단이 병렬로 접속되는 스위치 회로들과, 상기 스위치 회로들 각각의 상기 일단이 접속되고, 기입 동작이 개시되는 타이밍보다 전에, 상기 스위치 회로들 각각의 양단중 어느 한쪽을, 상기 제1 전위 공급원의 전위와 다른 전위를 갖는 제2 전위 공급원에 접속하고, 기입 동작이 개시된 직후에 상기 스위치 회로들 각각의 양단을 단락하도록 구성되는 회로부를 구비한 전류 피크 억제 회로를 포함하는 반도체 집적 회로 장치가 제공된다.

이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.

[제1 실시 형태]

도 2는, 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관계하는 주요 코어부를 나타낸 블록도이다. 본 실시의 형태에서는, 중앙에 배치된 메모리 셀 어레이(11)에 대하여, 그 양단에 기입 배선 WL1, WL2에 선택적으로 전류를 공급하기 위한 스위치 회로(12-1, 12-2)가 배치된다. 이 스위치 회로(12-1, 12-2)에는, 각각 정전류원(13-1, 13-2)이 접속되어 있다. 메모리 셀 어레이(11)의 양단에 정전류원(정전류 회로)(13-1, 13-2)이 배치되어 전류의 방향의 2 방향화가 가능하게 된다. 스위치 회로(12-1, 12-2) 에는, 전류 피크 억제 회로(14-1, 14-2)가 내장되어 있다.

도 3은, 도 2에 도시한 블록도를, 실제의 기입 동작 시에 사용하는 회로명으로 고쳐 쓴 것이다. 도 3에서는, 도 2에 대응하는 회로부에 동일한 부호를 붙이고 있다. MRAM에서는, 정상적인 소정 전류로써 기입 동작을 실현한다. 따라서, 본 실시의 형태에서는 전류를 출력하는 회로를 전류 소스(Current Source)라 칭하고, 전류를 유입시키는 회로를 전류 싱크(Current Sink)라 칭한다. 도 3에 도시한 예에서는, 전류 소스가 정전류 회로로서 작용하며, 전류 싱크가 전류 피크 억제 회로로서도 기능한다. 각 기입 배선 WL1, WL2에 대하여, 셀렉터 스위치와 전류 싱크의 2개의 회로를 배치한다.

도 4는, 제1 실시 형태에 따른 MRAM에서의 전류 피크 억제 회로의 구체적인 회로 구성예를 나타내고 있다. 칩 내에는 적어도 하나의 정전류 제어 전압 발생 회로(15)가 배치된다. 회로(15)의 출력은 전류 소스(13-2)에 입력된다. 도 4에는 정전류 제어 전압 발생 회로(15)와 전류 소스(13-2)가 전류 미러 접속된 회로를 예시한다. 전류 소스(13-2)의 출력은, 복수의 셀렉터 스위치(12-2)의 공통 노드 N1에 공급되어, 원하는 수의 셀렉터 소자(이 경우에는 게이트 단자에 신호 ACT가 입력된 NMOS 트랜지스터)(16)에 공급된다. 이 때문에, 이 공통 노드 N1에는, 비교적 큰 배선 용량과, NMOS 트랜지스터(16)의 확산 용량에 의해 형성되는 기생 용량과의 합성 용량인 용량 C1이 접속된다. 이 용량 C1은, 전류 소스(13-2)에 의해 전원 전압(Vcc)까지 충전된다.

한편, 공통 노드 N1은, 셀렉터 스위치(12-2)를 개재하여 기입 배선 WL2에 접속된다. 이들 각 기입 배선 WL2에는, 게이트 단자에 신호 /ACT가 입력된 NMOS 트랜지스터에 의한 전류 싱크(17)가 접속되어 있다. 전류 싱크(17)는, 전류 피크 억제 회로로서 기능한다. 실제의 기입에 있어서는, 메모리 셀 어레이(11)의 우단(right end)의 전류 소스(12-2)와 좌단의 전류 싱크(14-1)(도시하지 않음)를 동시에 활성화함으로써 정상 전류를 공급한다.

도 5는, 도 4에 도시한 회로의 동작 타이밍의 일례를 나타내고 있다. 전류 싱크(17)의 게이트 신호인 /ACT는 스탠바이 상태에서 "하이(high)" 상태로 설정되며, 기입 배선을 접지 전위(Vss)로 초기 설정한다. 한편, 각 셀렉터 스위치(16)의 게이트에 /ACT의 반전 신호인 ACT가 인가되면 모든 셀렉터 스위치(16)는 비도통 상태로 된다.

외부로부터 기입 동작 요구가 수신되면, 어드레스에 따라서 선택 셀에 접속되는 신호 ACTi 및 /ACTi 만이 천이한다. 이 때, 도 5에 도시한 바와 같이, 신호 /ACTi의 "하이"로부터 "로우"로의 천이가, 신호 ACTi의 "로우"로부터 "하이"로의 천이보다도 소정의 타이밍 At만큼 지연된다. 메모리 셀 어레이(11) 내의 각 기입 배선은, 복수의 메모리 셀에 접속되기 때문에 소정의 값 이상의 배선 저항이 존재한다. 또한, 메모리 셀 어레이(11)의 좌단에는 정상 전류를 공급하기 위해서 전류 싱크(14-1)가 접속된다. 이러한 이유로 인해, 적어도 "배선 저항"에 대응하는 만큼 메모리 셀 어레이측의 저항값이 높게 된다. 신호 /ACTi, 및 ACTi 사이에 도 5에 도시한 바와 같은 타이밍 차를 설정하면, 기생 용량 C1에 저장된 전하를 신호 /ACTi가 게이트에 공급되는 전류 싱크를 개재하여 방전시키는 것이 가능하게 된다. 기생 용량 C1의 전하가 충분히 접지 전위 Vss 측으로 방전되면, 신호 /ACTi는 제어 오프(pff-controlled)(하이 →로우)로 된다. 이에 따라, 기입 개시의 타이밍에서 발생하는 전류 피크를 저감할 수 있다.

도 6은, 도 4에 도시한 회로의 다른 동작 타이밍예를 나타내고 있다. 도 5와 다른 것은, 신호 /ACT에 의해 모든 기입 배선을, 스탠바이 시에 접지 전위 Vss에 접속하지 않는 점에 있다. 이 경우에는, 도 6에 도시한 바와 같이, 기입 전류를 인가하는 초기의 타이밍에서 신호 /ACTi를 포지티브의 펄스 형상으로 구동함으로써, 셀렉터 스위치(16)와 전류 싱크(17)를 동시에 활성화한다. 이 경우도 기생 용량 C1에 저장된 전하를, 신호 /ACTi가 게이트에 공급되는 전류 싱크를 개재하여 방전시키는 것이 가능하게 된다. 기생 용량 C1의 전하가 충분히 접지 전위 Vss 측으로 방전되면, 신호 /ACTi가 제어 오프(펄스 폭 제어)된다. 이에 따라, 기입 개시의 타이밍에서 발생하는 전류 피크를 저감할 수 있다.

[제2 실시 형태]

도 7은, 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관한 코어부를 나타낸 블록도이다. 도 7은 상술한 제1 실시 형태에 있어서의 도 3에 상당하는 것이다. 도 7에 도시하는 회로가 도 3과 다른 것은, 전류 싱크(14-1, 14-2)를 분리시키고, 셀렉터 스위치(12-1, 12-2)중 하나와 전류 소스(13-1, 13-2)중 하나를 각 기입 배선 WL1, WL2에 대하여 배치한 점에 있다. 이 회로에서는, 전류 싱크(14-1, 14-2)가 정전류 회로로서 작용하며, 전류 소스(13-1, 13-2)가 전류 피크 억제 회로로서도 기능한다. 다른 기본적인 구성은 제1 실시예와 마찬가지이다. 도 3과 동일 부분에는 동일한 부호를 붙여 그 상세한 설명은 생략한다.

도 8은, 본 제2 실시 형태에 따른 MRAM에서의 전류 피크 억제 회로의 구체적인 회로 구성예를 나타내고 있다. 정전류 제어 전압 발생 회로(15)는 전류 싱크(14-2) 측에 내장된다. 전류 싱크(14-2)의 출력은, 복수의 셀렉터 스위치(12-2)의 공통 노드 N2에 공급되어, 원하는 수의 셀렉터 소자(게이트 단자에 신호 ACT가 입력된 NMOS 트랜지스터)(16)로 공급된다. 이 공통 노드 N2에는, 비교적 큰 배선 용량과, NMOS 트랜지스터(16)의 확산 용량에 의해 형성되는 기생 용량과의 합성 용량인 용량 C1이 접속된다. 이 용량 C1은, 전류 싱크(14-2)에 의해 접지 전위(Vss)로 방전된다.

공통 노드 N2는, 셀렉터 스위치(12-2)를 개재하여 기입 배선 WL2에 접속된다. 이들 각 기입 배선 WL2에는, 게이트 단자에 신호 /ACT가 입력된 NMOS 트랜지스터에 의한 전류 소스(18)가 접속되어 있다. 이 전류 소스(18)는, 전류 피크 억제 회로로서 기능한다. 실제의 기입에 있어서는, 메모리 셀 어레이(11)의 우단의 전류 싱크(14-2)와 좌단의 전류 소스(12-1)(도시하지 않음)를 동시에 활성화함으로써 정상 전류를 공급한다.

도 8에 도시하는 회로의 동작 타이밍은, 도 5 및 도 6에 도시한 것과 실질적으로 동일하다. 도 5에 도시한 동작 타이밍에서는, 모든 기입 배선 WL1, WL2가 전원 전압 Vcc로 충전되어 있는 것 이외에는 제1 실시 형태와 동일하다. 기입 동작의 개시 타이밍에서, 기생 용량 C1은 전류 소스로부터의 충전에 의해 전위 상승이 발생한다. 그 결과, 기입 배선으로의 전류 피크를 억제할 수 있게 된다.

도 6에 도시된 타이밍에 따라 회로가 동작되더라도 전술한 바와 마찬가지의 효과를 기대할 수 있다.

[제3 실시 형태]

도 9는 본 발명의 제3 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관계하는 주요 코어부를 나타낸 블록도이다. 인접하는 2개의 메모리 셀 블록(11A, 11B)이 정전류 회로(13)를 공유하도록 함으로써 칩 사이즈의 감소를 의도한 구성이다. 일반적으로, MRAM에서는 기입 전류가 수 mA 오더로 크다. MOS 트랜지스터의 포화 특성을 이용한 정전류 회로에 의해 MRAM을 구현한 경우, 게이트 폭은 수 백 μm 정도가 필요하게 된다. 이러한, 큰 게이트 폭을 갖는 정전류 회로를 단일의 칩 내에 복수개 탑재하면, 칩 사이즈의 증대나 칩 비용의 상승이 초래된다. 이를 방지하기 위해, 각 메모리 셀 블록(11A, 11B)의 양단에, 스위치 회로(12-1A, 12-2A, 12-1B, 12-2B)(각각이 전류 피크 억제 회로(14-1A, 14-2A, 14-1B, 14-2B)를 내장함)를 배치한다. 인접 블록은 정전류 회로(13)를 공유한다. 이러한 구성에 따라 칩 사이즈의 증대를 억제할 수 있다.

[제4 실시 형태]

도 10은, 본 발명의 제4 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관계하는 주요 코어부를 나타낸 블록도이다. 이 블록도는 도 2에 상당하는 블록도이다. 도 10에 도시하는 회로가 도 2와 다른 점은, 전류 피크 억제 회로(14-1, 14-2)를 스위치 회로(12-1, 12-2)로부터 분리시킨 점에 있다.

도 11은, 도 10에 도시한 블록도를 실제의 기입 동작 시에 사용하는 회로명으로 고쳐 쓴 것이다. 도 11에 도시한 예에서는, 전류 소스(13-1, 13-2)가 정전류 회로로서 작용하고, 전류 싱크(14-1, 14-2)가 전류 피크 억제 회로로서도 기능한다.

도 12는, 도 11에 도시한 MRAM에서의 전류 피크 억제 회로의 구체적인 회로 구성예를 나타내는 도면이다. 칩 내에는 적어도 하나의 정전류 제어 전압 발생 회로(15)가 배치된다. 이 회로(15)의 출력은 전류 소스(13-2)에 공급된다. 본 실시의 형태에 있어서도, 정전류 제어 전압 발생 회로(15)와 전류 소스(13-2)는 전류 미러 접속된 것을 예시한다. 전류 소스(13-2)로부터의 출력선은, 기생 용량 C1을 가지고 있으며 이는 전원 전압(Vcc)으로 충전된다. 전류 소스(13-2)로부터의 출력선과, 복수의 셀렉터 스위치(12-2)의 공통 노드 N3의 사이에는, 전용 스위치(도 12에서는 게이트에 신호 SOENBL이 입력되는 NMOS 트랜지스터를 예로 도시함)를 설치하고 있다. 공통 노드 N3에는, 전류 싱크(14-2)로서 기능하는 NMOS 트랜지스터(게이트에 신호 SIENBL이 입력되는 NMOS 트랜지스터)도 또한 접속되어 있다.

도 12에 도시하는 회로의 동작 타이밍은, 도 13에 도시한 바와 같이, 스탠바이 상태에서는, 신호 SIENBL만 "하이"로 설정함으로써, 공통 노드 N3을 접지 전위(Vss)로 설정한다. 이 공통 노드 N3에는, 비교적 용량이 큰 기생 용량 C2가 접속된다. 이 상태에서, 외부로부터 기입 동작 요구가 수신되면, 신호 SIENBL이 "하이"로부터 "로우"로 천이한다. 이와 동시에, 신호 S0ENBL이 "로우"로부터 "하이"로 천이한다. 또한 어드레스에 따라서 선택 셀에 접속되는 기입 배선에 공급되는 셀렉터 스위치용의 신호 ACTi가 선택적으로 활성화된다. 이 때, 전류 소스(13-2) 측에서 전원 전압 Vcc에 충전된 기생 용량 C1과 전류 싱크(14-2) 측에서 접지 전위 Vss로 방전된 기생 용량 C2와의 사이에서 전하 분배가 발생한다. 이 경우, 기생 용량 C1, C2의 대소 관계가 중요하다. 전류 소스(13-2)의 출력부의 기생 용량 C1에 기인하는 전류 피크는 기생 용량 C2에 의해 흡수된다. 이 결과, 전류 피크의 억제가 가능하게 된다.

[제5 실시 형태]

도 14는, 본 발명의 제5 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관한 코어부를 나타낸 블록도이다. 이 블록도는 도 11에 상당하는 도면이다. 이 도 14에 도시하는 회로가 도 11과 다른 점은, 전류 피크 억제 회로(14-1, 14-2)가 전류 소스에 의해 구현되고, 정전류 회로(13-1, 13-2)가 전류 싱크에 의해 구현되는 것이다. 다른 기본적인 구성은 도 11과 마찬가지이다. 도 11과 동일 부분에는 동일한 부호를 붙여 그 상세한 설명은 생략한다.

도 15는, 본 제5 실시 형태에 따른 MRAM에서의 전류 피크 억제 회로의 구체적인 회로 구성예를 나타내고 있다. 정전류 제어 전압 발생 회로(15)는 전류 싱크(13-2) 측에 내장된 구성을 갖는다. 다른 구성은, 도 12에 도시한 회로와 마찬가지이다.

도 16은 이 회로의 동작 타이밍을 도시한 도면이다. 기생 용량 C2를 포함하는 공통 노드 N3이 스탠바이 상태에서 신호 SOENBL에 의해 전원 전압 Vcc로 충전된다. 기생 용량 C1을 포함하는 전류 싱크(13-2)의 출력은 접지 전위 Vss로 방전된다.

이러한 구성에서도 상술한 제4 실시 형태와 같이, 기생 용량 C1과 C2 사이의 전하 분배 작용에 의해, 전류 소스(14-2)의 출력부의 기생 용량에 기인하는 전류 피크는, 기생 용량 C2에 의해 흡수된다. 이 결과, 전류 피크의 억제가 가능하게 된다.

[제6 실시 형태]

도 17은, 본 발명의 제6 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관한 코어부의 블록도이다. 이 회로는, 인접하는 2개의 메모리 셀 블록(11A, 11B)에 의해 정전류 회로(13-2)와 피크 전류 억제 회로(14-2)의 쌍방을 공유하는 것에 의해, 칩 사이즈의 대폭적인 억제를 의도한 구성이다. 각 메모리 셀 블록(11A, 11B)의 양단에는, 스위치 회로(12-1A, 12-2A, 12-1B, 12-2B)만 배치한다. 전류 피크 억제 회로(14-1A, 14-2, 14-2B)와 정전류 회로(13-1A, 13-2, 13-2B)를 스위치 회로(12-1A, 12-2A, 12-1B, 12-2B)로부터 분리한다. 이에 따라, 인접 블록이 정전류 회로와 정전류 회로를 공유하는 것이 가능하게 된다.

이상과 같이, 본 발명의 각 실시 형태에 따르면, 정전류 기입 방식을 채용한 MRAM에서, 기입 전류를 인가한 직후에 발생하는 전류 피크를 저감시킬 수 있다.

특히, 제1 내지 제3 실시 형태에서는, 제1 전원(제1 전위 공급원)에 기입용의 정전류 회로가 접속된다. 기입 배선을 선택적으로 구동하기 위해 복수의 선택용 스위치 회로가 정전류 회로에 접속된다. 기입 전류 인가의 타이밍에 앞서서, 정전류 회로가 접속된 제1 전원과 다른 전위의 제2 전원(제2 전위 공급원)에 사전에 정전류 회로 및 스위치 회로의 기입 배선측 노드가 접속된다. 이러한 구성에 따라 전류 피크가 억제된다.

제4 내지 제6 실시 형태에서는, 선택용 스위치 회로의 공통 노드를, 기입 전류 인가의 타이밍에 앞서서, 정전류 회로가 접속된 제1 전원과 다른 제2 전원에 사전에 접속시킨다. 이러한 구성에 따라 전류 피크가 억제된다. 또한, 전류 피크 억제 회로를 선택 스위치 내에 구비하면, 복수개의 인접하는 메모리 셀 블록이 정전류 회로를 공유할 수 있다. 선택용 스위치 회로 내에 전류 피크 억제 회로를 설치하지 않으면, 정전류 회로와 전류 피크 억제 회로의 쌍방을 인접하는 복수의 메모리 셀 블록이 공유할 수 있다. 이 경우, 칩 사이즈의 증대를 억제할 수 있다. 이에 따라, 기입 마진이 크고, 고 신뢰성을 구비하고, 또한 칩 사이즈가 작은 고밀도화가 용이한 MRAM을 구현할 수 있다.

본 발명의 제1 내지 제6 실시 형태에 따른 자기 랜덤 액세스 메모리(반도체 기억 장치)는 여러가지 장치에 적용가능하다. 이들 적용예의 몇 개를 도 18 내지 도 24에 도시한다.

(적용 예 1)

도 18은 디지털 가입자선(DSL)용 모뎀의 DSL 데이터 경로 부분을 나타낸 도면이다. 이 모뎀은, 프로그래머블 디지털 신호 처리기(DSP)(100), 아날로그/디지털(A/D) 컨버터(110), 디지털/아날로그(D/A) 컨버터(120), 송신 드라이버(150), 및 수신기 증폭기(160)를 포함하고 있다. 도 18에서는, 대역 통과 필터를 생략한다. 대신에 회선 코드 프로그램(DSP에 의해 실행되어, 코드화된 가입자 회선 정보, 전송 조건(회선 코드: QAM, CAP, RSK, FM, AM, PAM, DWMT 등)에 따라 모뎀을 선택하고 동작시키기 위한 프로그램)을 유지하기 위한 여러가지의 타입의 옵션의 메모리로서, 본 실시 형태의 자기 랜덤 액세스 메모리(170)와 EEPROM(180)을 나타내고 있다.

본 적용 예 1에서는, 회선 코드 프로그램을 유지하기 위한 메모리로서 자기 랜덤 액세스 메모리(170)와 EEPROM(180)의 2 종류의 메모리를 이용한다. EEPROM(180)을 자기 랜덤 액세스 메모리로 치환하여도 된다. 즉, 2 종류의 메모리를 이용하는 대신에, 자기 랜덤 액세스 메모리만을 이용할 수도 있다.

(적용 예 2)

도 19는, 다른 적용예로서, 휴대 전화 단말기(300)를 나타내고 있다. 통신 기능을 구현하는 통신부(200)는, 송수신 안테나(201), 안테나 공용부(202), 수신부(203), 기저 대역 처리부(204), 음성 코덱으로서 이용되는 DSP(205), 스피커(수화기)(206), 마이크로폰(송화기)(207), 송신부(208), 및 주파수 신시사이저(209)를 구비하고 있다.

이 휴대 전화 단말기(300)에는, 휴대 전화 단말기의 각 부를 제어하는 제어부(220)가 설치되어 있다. 제어부(220)는, CPU(221), ROM(222), 본 실시 형태의 자기 랜덤 액세스 메모리(MRAM)(223), 및 플래시 메모리(224)가 CPU 버스(225)를 개재하여 접속되어 형성된 마이크로 컴퓨터이다. ROM(222)에는, CPU(221)에 의해 실행되는 프로그램과, 표시용 폰트 등의 필요한 데이터가 미리 기억되어 있다. MRAM(223)은, 주로 작업 영역으로서 이용되는 것이며, CPU(221)가 프로그램의 실행 동안 계산 도중에 데이터 등을 필요에 따라 기억하거나, 제어부(220)와 각 부와의 사이에서 주고 받는 데이터를 일시 기억하기도 하는 경우 등에 이용된다. 플래시 메모리(224)는, 휴대 전화 단말기(300)의 전원이 오프되더라도, 예를 들면 직전의 설정 조건 등을 기억해 두어서, 휴대 전화 단말기가 다시 전원 온되면 동일한 설정 조건이 사용될 수 있도록 한다. 이에 따라, 휴대 전화 단말기의 전원이 오프로 되더라도, 기억되어 있는 설정 파라미터를 소실하는 일이 없다.

또한 휴대 전화 단말기(300)에는, 오디오 재생 처리부(211), 외부 출력 단자(212), LCD(액정 디스플레이) 컨트롤러(213), 표시용 LCD(214), 및 호출음을 발생하는 링거(ringer)(215)가 설치되어 있다. 오디오 재생 처리부(211)는, 휴대 전화 단말기(300)에 입력된 오디오 정보(혹은 후술하는 외부 메모리(240)에 기억된 오디오 정보)를 재생한다. 재생된 오디오 정보는, 외부 출력 단자(212)를 통해 헤드폰이나 휴대용 스피커 등에 전송되어 외부로 추출될 수 있다. 이와 같이, 오디오 재생 처리부(211)를 설치하는 것에 의해 오디오 정보의 재생이 가능하게 된다. LCD 컨트롤러(213)는, 예를 들면 CPU(221)로부터의 표시 정보를 CPU 버스(225)를 통해 수신하여, LCD(214)를 제어하기 위한 LCD 제어 정보로 변환하고 LCD(214)를 구동하여 표시를 행하게 한다.

휴대 전화 단말기(300)에는, 인터페이스 회로(I/F)(231, 233, 235), 외부 메모리(240), 외부 메모리 슬롯(232), 키 조작부(234), 및 외부 입출력 단자(236)가 설치되어 있다. 외부 메모리 슬롯(232)에는 메모리 카드 등의 외부 메모리(240)가 삽입된다. 이 외부 메모리 슬롯(232)은, 인터페이스 회로(I/F)(231)를 통해 CPU 버스(225)에 접속된다. 이상과 같이, 휴대 전화 단말기(300)에 슬롯(232)을 설치하는 것에 의해, 휴대 전화 단말기(300) 내의 정보를 외부 메모리(240)에 기입할 수 있다. 혹은 외부 메모리(240)에 기억된 정보(예를 들면, 오디오 정보)를 휴대 전화 단말기(300)에 입력할 수 있다. 키 조작부(234)는 인터페이스 회로(I/F)(233)를 통해 CPU 버스(225)에 접속된다. 키 조작부(234)로부터 입력된 키 입력 정보는 예를 들면 CPU(221)에 전달된다. 외부 입출력 단자(236)는, 인터페이스 회로(I/F)(233)를 통해 CPU 버스(225)에 접속되어, 휴대 전화 단말기(300)에 외부로부터 여러가지의 정보를 입력하거나, 혹은 휴대 전화 단말기(300)로부터 외부로 정보를 출력할 때의 단자로서 기능한다.

본 적용 예 2에서는, ROM(222), MRAM(223) 및 플래시 메모리(224)가 이용된다. 플래시 메모리(224)를 자기 랜덤 액세스 메모리로 치환할 수도 있다. 또한 ROM(222)도 자기 랜덤 액세스 메모리로 치환될 수도 있다.

(적용 예 3)

도 20 내지 도 24는 각각, 자기 랜덤 액세스 메모리를 스마트 미디어 등의 미디어 콘텐츠를 수납하는 카드(MRAM 카드)에 적용한 예를 나타낸다.

MRAM 카드 본체(400)에는 MRAM 칩(401)이 내장되어 있다. 이 카드 본체(400)에는, MRAM 칩(401)에 대응하는 위치에 개구부(402)가 형성되어 MRAM 칩(401)이 노출되어 있다. 이 개구부(402)에는 셔터(403)가 설치되어 있다. MRAM 카드의 휴대 시에 MRAM 칩(401)이 셔터(403)에 의해 보호된다. 이 셔터(403)는, 외부 자장을 차폐할 수 있는 세라믹 등의 재료로 이루어진다. 데이터를 전사하는 경우에는, 셔터(403)를 개방하여 MRAM 칩(401)을 노출시킨다. 외부 단자(404)는 MRAM 카드에 기억된 콘텐츠 데이터를 추출하는데에 사용된다.

도 21 및 도 22는 각각, MRAM 카드에 데이터를 전사하는 전사 장치를 나타내고 있다. 도 21은 카드 삽입형의 전사 장치의 평면도이다. 도 22는 전사 장치의 단면도이다. 최종 사용자가 사용하는 제2 MRAM 카드(450)를, 화살표로 나타낸 바와 같이 전사 장치(500)의 삽입부(510)에 의해 삽입하여, 스토퍼(520)로 멈출 때까지 압입한다. 이 스토퍼(520)는 또한 제1 MRAM(550)과 제2 MRAM 카드(450)를 위치 정렬하기 위한 부재로서도 기능한다. 제2 MRAM 카드(450)가 소정 위치에 배치되면, 제1 MRAM 데이터 재기입 제어부로부터 외부 단자(530)에 제어 신호가 공급된다. 이에 따라, 제1 MRAM(550)에 기억된 데이터가 제2 MRAM 카드(450)에 전사된다.

도 23에는 삽입 형의 전사 장치를 도시한다. 이 전사 장치는, 화살표로 나타낸 바와 같이, 스토퍼(520)에 대하여, 제1 MRAM(550) 상에 제2 MRAM 카드(450)를 끼워 넣도록 장착하는 타입이다. 전사 방법에 대해서는 카드 삽입형과 동일하기 때문에 설명을 생략한다.

도 24에는 슬라이드형의 전사 장치를 도시한다. 이 전사 장치는, CD-ROM 드라이브나 DVD 드라이브와 같이 슬라이딩 트레이(560)를 갖는다. 슬라이딩 트레이(560)는 화살표로 나타낸 바와 같이 이동한다. 슬라이딩 트레이(560)가 파선의 위치로 이동할 때 제2 MRAM 카드(450)는 슬라이딩 트레이(560) 상에 장착되어 전사 장치(500)의 내부로 반송된다. 스토퍼(520)에 제2 MRAM 카드(450)의 선단부가 접촉하도록 반송되는 점 및 전사 방법에 대해서는 카드 삽입형과 동일하기 때문에 설명을 생략한다.

상기 각 실시 형태에서는, 반도체 집적 회로 장치로서 자기 랜덤 액세스 메모리를 예로 들어서 설명하였다. 그러나, 본 발명은, 자기 랜덤 액세스 메모리와 로직 회로를 혼재한 반도체 집적 회로 장치나, 1 칩중에 시스템을 탑재하는 SOC이라고 불리는 반도체 집적 회로 장치에도 적용할 수 있다.

전술한 바와 같이, 기입 전류 적용 타이밍 전에, 각 스위치 회로의 두 개의 단말중 하나의 노드가 정전류 소스가 접속되는 전원과 단락된다. 이러한 구성에 따르면, 기입 회선으로 흐르는 초기 전류 피크가 억제될 수 있다. 이에 따라, 큰 기입 동작 마진을 얻을 수 있으며 신뢰성이 증가될 수 있다.

따라서, 본 발명의 일특징에 따르면, 기입 동작의 개시 직후에 발생되는 전류 피크를 억제할 수 있으며 큰 기입 동작 마진을 갖는 신뢰성있는 반도체 집적 회로 장치가 제공될 수 있다.

본 기술분야의 당업자라면 추가적인 이점 및 변경을 용이하게 행할 수 있을 것이다. 따라서, 더 넓은 관점에서 본 발명은 상기 각 실시 형태나 적용 예에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 등가물에 의해 정의되는 전반적인 진보된 개념의 정신 및 범주를 벗어나지 않고 여러가지 변경이 행해질 수도 있다.

도 1은 종래의 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입 회로의 구성예를 나타낸 회로도.

도 2는 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관계하는 주요 코어부를 나타낸 블록도.

도 3은 도 2에 도시한 블록도를, 실제의 기입 동작 시에 사용하는 회로명으로 고쳐 쓴 블럭도.

도 4는 도 2에 도시한 MRAM에서의 전류 피크 억제 회로의 구체적인 회로 구성예를 나타내는 도면.

도 5는 도 4에 도시한 전류 피크 억제 회로의 동작 타이밍도.

도 6은 도 4에 도시한 전류 피크 억제 회로의 다른 동작 타이밍도.

도 7은 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관계하는 코어부를 나타낸 블록도.

도 8은 도 7에 도시한 MRAM에서의 전류 피크 억제 회로의 구체적인 회로 구성예를 나타내는 도면.

도 9는 본 발명의 제3 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관계하는 코어부를 나타낸 블록도.

도 10은 본 발명의 제4 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관계하는 주요 코어부를 나타낸 블록도.

도 11은 도 10에 도시한 블록도를 실제의 기입 동작 시에 사용하는 회로명으로 고쳐 쓴 블록도.

도 12는 도 11에 도시한 MRAM에서의 전류 피크 억제 회로의 구체적인 회로 구성예를 나타내는 도면.

도 13은 도 12에 도시한 전류 피크 억제 회로의 동작 타이밍도.

도 14는 본 발명의 제5 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관계하는 코어부를 나타낸 블록도.

도 15는 도 14에 도시한 MRAM에 있어서의 전류 피크 억제 회로의 구체적인 회로 구성예를 나타내는 도면.

도 16은 도 15에 도시한 전류 피크 억제 회로의 동작 타이밍도.

도 17은 본 발명의 제6 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명하기 위한 것으로, MRAM의 기입에 관계하는 코어부를 나타낸 블록도.

도 18은 본 발명의 제1 내지 제6 실시 형태에 따른 반도체 집적 회로 장치(MRAM)의 적용 예 1에 대하여 설명하기 위한 것으로, 디지털 가입자선(DSL)용 모뎀의 DSL 데이터 경로 부분을 나타낸 블록도.

도 19는 본 발명의 제1 내지 제6 실시 형태에 따른 반도체 집적 회로 장치(MRAM)의 적용 예 2에 대하여 설명하기 위한 것으로, 휴대 전화 단말기를 나타낸 블록도.

도 20은 본 발명의 제1 내지 제6 실시 형태에 따른 반도체 집적 회로 장치(MRAM)의 적용 예 3에 대하여 설명하기 위한 것으로, MRAM을 스마트 미디어 등의 미디어 콘텐츠를 수납하는 카드(MRAM 카드)에 적용한 예를 나타내는 평면도.

도 21은 MRAM 카드에 데이터를 전사하기 위한 전사 장치를 도시한 평면도.

도 22는 MRAM 카드에 데이터를 전사하기 위한 전사 장치를 도시한 단면도.

도 23은 MRAM 카드에 데이터를 전사하기 위한 삽입형의 전사 장치를 도시한 단면도.

도 24는 MRAM 카드에 데이터를 전사하기 위한, 슬라이드형의 전사 장치를 도시한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 메모리 셀 어레이

11A, 11B : 메모리 셀 블록

12-1, 12-2 : 스위치 회로들

13-1, 13-2 : 정전류 회로

14-1, 14-2 : 전류 피크 억제 회로

15 : 정전류 제어 전압 억제 회로

16 : 셀렉터 소자(NMOS 트랜지스터)

17 : 전류 싱크

18 : 전류 소스

WL1, WL2 : 기입 배선

Claims

자기 저항 효과를 이용하여 정보를 기억하는 각 메모리 셀이 매트릭스 형상으로 배치되는 메모리 셀 어레이와,

제1 전위 공급원에 접속되어, 상기 메모리 셀 어레이 중의 각 메모리 셀에 데이터를 기입하는데에 사용되는 정전류 회로와,

상기 정전류 회로의 출력을 특정 기입 배선에 선택적으로 공급하기 위한 스위치 회로들과, 기입 동작이 개시되는 타이밍보다 전에, 상기 스위치 회로들 각각의 양단중 한쪽을 상기 제1 전위 공급원과 다른 전위의 제2 전위 공급원에 접속하고, 기입 동작이 개시된 직후에 상기 스위치 회로들의 양단을 단락하는 회로부를 구비하고, 기입 개시 타이밍에서의 상기 정전류 회로의 출력 단자에 접속된 기생 용량으로부터의 전하의 유출, 혹은 상기 기생 용량으로의 전하의 유입에 의해 발생하는 전류 피크를 억제하도록 구성된 전류 피크 억제 회로

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 전류 피크 억제 회로는 각 기입 배선에 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
제2항에 있어서, 상기 전류 피크 억제 회로는 각 기입 배선에 접속된 전류 싱크(current sink)인 것을 특징으로 하는 반도체 집적 회로 장치.
제3항에 있어서, 상기 정전류 회로는 전류 소스이고, 2개 이상의 상기 전류 싱크에 의해 공유되는 것을 특징으로 하는 반도체 집적 회로 장치.
제3항에 있어서, 상기 각 기입 배선은, 상기 전류 싱크에 의해 스탠바이 모드에서 접지 전위로 설정되는 것을 특징으로 하는 반도체 집적 회로 장치.
제2항에 있어서, 상기 전류 피크 억제 회로는 각 기입 배선에 접속된 전류 소스인 것을 특징으로 하는 반도체 집적 회로 장치.
제6항에 있어서, 상기 정전류 회로는 전류 싱크이고, 2개 이상의 전류 소스에 의해 공유되는 것을 특징으로 하는 반도체 집적 회로 장치.
제7항에 있어서, 상기 각 기입 배선은 상기 전류 소스에 의해, 스탠바이 모드에서 전원 전위로 설정되는 것을 특징으로 하는 반도체 집적 회로 장치.
제2항에 있어서, 상기 스위치 회로들중, 기입 대상으로 되는 메모리 셀에 접속된 기입 배선에 접속된 스위치 소자와, 상기 전류 피크 억제 회로를 구성하는 소자가, 기입 동작 개시 시에 있어서 함께 도통 상태로 설정되는 기간이 존재하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서, 상기 전류 피크 억제 회로는, 상기 각 기입 배선에 접속된 스위치 회로로부터 전용 스위치 소자를 통해 분리되는 것을 특징으로 하는 반도체 집적 회로 장치.
제10항에 있어서, 상기 전류 피크 억제 회로는, 복수의 기입 배선에 의해 공유되는 전류 싱크인 것을 특징으로 하는 반도체 집적 회로 장치.
제11항에 있어서, 상기 정전류 회로는 전류 소스이고, 2개 이상의 기입 배선에 의해 공유되는 것을 특징으로 하는 반도체 집적 회로 장치.
제12항에 있어서, 상기 각 기입 배선은, 상기 전류 싱크에 의해 스탠바이 모드에서 접지 전위로 설정되는 것을 특징으로 하는 반도체 집적 회로 장치.
제10항에 있어서, 상기 전류 피크 억제 회로는, 각 기입 배선에 접속된 전류 소스인 것을 특징으로 하는 반도체 집적 회로 장치.
제14항에 있어서, 상기 정전류 회로는 전류 싱크이고, 2개 이상의 기입 배선에 의해 공유되는 것을 특징으로 하는 반도체 집적 회로 장치.
제15항에 있어서, 상기 각 기입 배선은, 상기 전류 소스에 의해, 스탠바이 모드에서 전원 전위에 설정되는 것을 특징으로 하는 반도체 집적 회로 장치.
제10항에 있어서, 상기 전류 피크 억제 회로와 각 기입 배선에 접속된 상기 스위치 회로들을 분리하기 위한 전용 스위치 소자는, 상기 전류 피크 억제 회로와 전기적으로 접속되거나 접속되지 않도록 배타적으로 도통 혹은 비도통 제어되는 것을 특징으로 하는 반도체 집적 회로 장치.
자기 저항 효과를 이용하여 정보를 기억하는 각 메모리 셀이 매트릭스 형상으로 배치된 복수의 메모리 셀 블록과,

상기 메모리 셀 블록 중의 각 메모리 셀에 데이터를 기입하는 데에 사용되며 인접하는 2 개의 메모리 셀 블록들에 의해 공유되는 정전류 회로와,

상기 각 메모리 셀 블록에 각각 대응하여 설치되고, 상기 정전류 회로의 출력을 특정 기입 배선에 선택적으로 접속하도록 구성된 스위치 회로들과,

기입 동작의 개시 타이밍에서의 전류 피크를 억제하도록 구성된 전류 피크 억제 회로

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
자기 저항 효과를 이용하여 정보를 기억하는 각 메모리 셀이 매트릭스 형상으로 배치된 복수의 메모리 셀 블록과,

상기 메모리 셀 블록 중의 각 메모리 셀에 데이터를 기입하는 데에 사용되는 정전류 회로와,

상기 각 메모리 셀 블록에 각각 대응하여 설치되고, 상기 정전류 회로의 출력을 특정 기입 배선에 선택적으로 접속하도록 구성된 스위치 회로들과,

기입 동작의 개시 타이밍에서의 전류 피크를 억제하는 전류 피크 억제 회로

를 포함하며,

상기 정전류 회로와 상기 전류 피크 억제 회로는, 인접하는 2개의 메모리 셀 블록에 의해 공유되는 것을 특징으로 하는 반도체 집적 회로 장치.
자기 저항 효과를 이용하여 정보를 기억하는 각 메모리 셀에 정보를 기입하기 위한 기입 배선들과,

제1 전위 공급원에 접속되어, 상기 메모리 셀에 데이터를 기입하는 데에 사용되는 정전류 회로와,

상기 기입 배선들 각각에 각각의 일단이 접속되고, 상기 정전류 회로의 출력단에 각각의 타단이 병렬로 접속되는 스위치 회로들과,

상기 스위치 회로들 각각의 상기 일단이 접속되고, 기입 동작이 개시되는 타이밍보다 전에, 상기 스위치 회로들 각각의 양단중 어느 한쪽을, 상기 제1 전위 공급원의 전위와 다른 전위를 갖는 제2 전위 공급원에 접속하고, 기입 동작이 개시된 직후에 상기 스위치 회로들 각각의 양단을 단락하도록 구성되는 회로부를 구비한 전류 피크 억제 회로

를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.