CN1316503C - 集成内存以及制造和操作集成内存的方法 - Google Patents

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Abstract

本发明揭示一种具有非挥发内存胞元(1、2)配置的集成内存，其至少包括具有磁阻效应的一第一及一第二内存胞元，在每一状况中皆分别配置于横向相交的不同位线(30、50)与不同字符线(15、70)间的交会点处，其中具有磁阻效应的第一内存胞元(1)包含一晶体管(9)，晶体管(9)可由第一字符线(15)驱动，且于存取具有磁阻效应的第一内存胞元(1)时，与第一位线(30)及相关的内存组件(20)形成一电流路径，以连接至一供电或接地电位(14)，以及具有磁阻效应的第二内存胞元(2)的内存组件(60)是连接于第二位线(50)与第二字符线(70)间。包括以上两种类型并从而能满足所有系统需求的该内存，其能制造于一模块并于一制造程序中生产的事实，将大幅降低其生产成本。

Description

集成内存以及制造和操作集成内存的方法
技术领域
本发明系关于含有一非挥发内存胞元配置之一集成内存，以及制造和操作该集成内存的一方法。
背景技术
在许多含有不连续内存模块的系统中，皆系采用非挥发内存，选择采用何种内存模块系取决于个别系统的特定需求。一般而言，会同时采用包括快速读写时间内存之模块(诸如静态随机存取内存(Static Random Access Memory，SRAM)，以及采用存取较慢但内存组件具有较高集成密度、成本效益较高之模块(诸如闪存(flashmemory))。
除了其它的非挥发内存架构(如强介电内存(ferroelectricmemory，FeRAM))之外，在不连续内存模块中亦有使用强磁性储存体(MRAM)者，其胞元中之储存系藉磁阻效应之帮助达到的。其所利用之原理为：二强磁性层的电阻取决于该二层彼此的磁极方向。因此，一”0”状态可能系相当于一极性方向平行时的电阻，而”1”状态则可能系相当于一极性方向反向平行(antiparallel)时的电阻。然而，该二方向间的电阻差异由仅占GMR(Giant Magnetoresistive Effect，巨磁阻效应)组件的15％，到仅占TMR(Tunneling MagnetoresistiveEffect，穿隧磁阻效应)组件的50％。
包括二强磁性层并由一介电层隔绝开的该组件，系配置于位线和字符线或写入线(Write lines)的相互跨越之交会点处，使其有一电性连接自该位线经过该GMR或TMR电阻至该字符线。经由感应放大器的帮助，藉量测分别通过该激活中位线和字符线的电流，能够评估其电阻，并从而评估该强磁性层之相互磁极方向。
取决于一MRAM胞元之不同具体实施例，可藉一平行于该字符线且与该强磁性组件隔绝的额外写入线，或藉与该字符线完全相同的一写入线，以利用连接且带电的位线和写入线在其交会点重叠生成一极大磁场，使一第一可变强磁性层能相对于该(磁极方向固定之)第二强磁性层生成180°的磁极旋转。一网络中之位线互相平行，而字符线或写入则横向布置，若以类似于习见之动态内存(DRAM，动态随机存取内存)的结构利用此网络，则可藉相关行(column)与列(row)驱动器的帮助，以进行内存胞元之读写寻址。
基本上有两种以一磁阻效应建构内存胞元的可能方式。第一种具体实施例可见于(例如)由Durlam等人在2000年IEEE之”国际固态电路会议(International Solid State Circuits Conference)”第130至131页所发表，其内容为：在内存胞元中利用一选择晶体管(selection transistor)，可由该字符线激活一电流路径，由该位线经过该强磁性内存组件至接地电位。在写入操作时，该晶体管被该字符线关闭，同时有一电流流经该写入线。此种架构提供了一极快速(仅数奈秒)存取时间(仅数奈秒)的优点，但却无法利用到强磁性组件的便利使其建构成极小尺寸，因其所占据面积系取决于该明显较大之选择晶体管，在习见的动态内存(DRAM)中甚至达到8F2，其中F为该基材上最小特征尺寸(feature size)。
反之，在WO 99/14760 A1中揭露了一强磁性内存的架构，其中具有一磁阻效应之该内存组件系直接连接于该位线与字符线间，此时可使用一感应放大器评估选定之位线上的电流，而不需使用一选择晶体管。可能出现寄生电流路径，其系由该字符线或位线相对于具有一磁阻效应的内存胞元的电阻之一较高内部电阻所引起。另外，该二种内存胞元状态中待测电流强度的差异只有10％至30％，所以必须由外界给予该强磁性组件非常高的电阻值。由于此种架构已避免使用选择晶体管，故该内存胞元可达到一高集成密度，其胞元面积为4F2。然而，此一优点必须和0.5和1μs之较长存取时间的缺点一并考虑。
在电气储存的状况中，可将包含磁阻效应之内存胞元组成的不连续模块加以组合，以建构能满足个别系统需求的内存模块，例如：在两种不连续模块中个别使用含有快速存取时间以及高集成密度的内存。然而，此两种模块固有的缺点亦同时转移至此整体系统中，并使其制造成本明显增加。
发明内容
本发明的目标系提供一种低制造成本，同时具有高集成密度及快速读写时间的内存胞元配置。
此目标系藉一种含有非挥发内存胞元配置之集成内存所达成，这种具有非挥发内存胞元配置的集成内存，其至少包括具有磁阻效应的一第一及一第二内存胞元，在每一状况中皆分别配置于横向相交的不同位线与不同字符线间的交会点处，其中具有磁阻效应的第一内存胞元包含一晶体管，晶体管可由第一字符线驱动，且于存取具有磁阻效应的第一内存胞元时，与第一位线及相关的内存组件形成一电流路径，以连接至一供电或接地电位，以及具有磁阻效应的第二内存胞元的内存组件是连接于第二位线与第二字符线间。
依据本发明，具有快速存取时间及高集成密度的非挥发内存配置的优点，可于一不连续内存模块中实现，透过集成内存中组件的组合，亦即具有磁阻效应并含有晶体管的内存胞元以及具有磁阻效应并系(例如)直接连接于位线与字符线间的内存胞元，取决于不同系统需求，可建构具弹性、快速且便宜的内存模块，由于系在一不连续模块上集成，故其制造成本降低许多。
用于具有磁阻效应之内存胞元的此二种架构，在个别状况中最好系配置以专用的字符线和位线组。为此目的，故亦需提供依此方法生成的该内存胞元数组相对的驱动器组，以及相对的寻址逻辑。另一方面，亦可于一内存胞元数组中形成一共享组态。虽然具有磁阻效应并包含选择晶体管的内存胞元数组通常系连接至单结晶硅基材，其它相关配置的具体实施例亦可考虑直接将内存胞元连接于位线与字符线间。另外，利用该内存模块或具有内存的一逻辑模块中其它相关组件的空间节省，可达更有效的集成密度。
本发明的另一项更有利的组态系将这些内存胞元数组堆栈起来，这些数组是由具有磁阻效应并含有位于基材侧平面最底部之晶体管的记忆胞元，以及含有连接于位线与字符线间并位于上述平面上方之平面，自基材平面往更高层配置的内存组件之内存胞元所构成。此法使单位基材基础面积的内存胞元数量达到最大，而其堆栈深度则仅取决于驱动器逻辑，和其与相关内存胞元数组间不可避免地越来越大的距离。另一方面，还有一项事实就是：随着堆栈深度的增加，快速内存中包括具有磁阻效应并含有晶体管的记忆胞元的部份比例则越来越小，故藉此二种内存类型所占比例的平衡组合，可有利地达到更高集成密度、更快速存取和更低制造成本。
在本发明的另一项组态中，亦考虑含有GMR组件与含有TMR组件的内存胞元的组合，此项具体实施例使该内存中的效能及成本更进一步改善。
在本发明的另一项组态中，其考虑系该TMR组件中之介电位障层的目标击穿值，该位障层之厚度仅数个奈米。此系对相关胞元施加一高电压所达成，其后该可调整强磁性层的极性方向即与该固定强磁性层耦合，使其同样变成固定。因此，具有磁阻效应的该内存胞元的极性方向状态，即永久地符合其执行击穿时之相关极性。此点使其可实现一强力的固定预程序化ROM(Read-Only Memory，只读存储器)。
在本发明的另一项组态中，系以二极管组成内存胞元。特别在非由晶体管控制的内存胞元的状况中，可使用此种方法。此时，二极管系和位于该字符线与位线间的内存组件串联。如此即生成一种方法，藉该内存胞元的字符线与位线间适当的电位分布，可防止生成寄生电流。
在这种由具有磁阻效应并包含二极管的内存胞元读取资料的方法中，横越所欲读取之内存胞元的字符线系以一较高电压操作，而该内存胞元数组中所有其它字符线则系以一较低(第二)电压操作。如同习见的状况，所欲读取的内存胞元之位虽系以该第二、较低电压操作，但所有其它位线则系以该第一、较高电压控制，如欲读取的内存胞元之字符线一般的操作。结果，仅待读取的内存胞元之字符线与位线间有一电压梯度。对所有其它内存胞元而言，其电压不是相同就是存有电压坡度。在此状况中，于内存胞元中的二极管能防止逆向电流流动。如此即能有效地防止寄生电流路径发生。结果，可赋予这些内存组件较低的电阻值，并有利地提升其存取速度。
本发明的另一项有利组态，系关于将互相堆栈的内存胞元数组中的内存胞元指定共同的位线或字符线。在此状况中，并无绝缘层位于互相堆栈的内存胞元或内存胞元数组之间，而是将较低层内存胞元数组位于顶上的线路，用来在覆盖其上的内存胞元层中作为同样类型线路，以反向配置操作，虽然这样只是另一种存取对应内存胞元数组的方法，且并未提升其整体内存存取速率，但制造此种内存胞元数组的制程数目，尤其是微影步骤的数目仍然可明显减少。这样使得制造成本节省颇大，且能得到更高的集成密度。
在此种配置的制造方法中，将两种具有磁阻效应的内存胞元类型结合于一集成内存中的优点即变得特别明显。具体而言，由这些连接于字符线与位线间的内存胞元所构成的内存胞元层位于基材上方的最底层直到最顶层，整个堆栈可于一制造程序中生产。
在一集成记忆中具有磁阻效应的内存胞元之配置，及此配置的制造方法，将于下文中以一示范性具体实施例详细说明。图式中：
附图说明
图1中的等效电路图显示的内存胞元具有磁阻效应，并分别含有晶体管(a)、含有直接连接于字符线与位线间的内存组件(b)以及含有串联于字符线与位线间的内存组件和一二极管(c)。
图2系在制造该集成内存的一制造程序中，相继发生的五个步骤(a-e)的内存胞元之断面图。
具体实施方式
此处以范例方式显示的集成内存包括两类的内存胞元，其等效电路图系显示于图1a和1b中。请参考图1a，许多内存胞元1具有磁阻效应，并在(最好是)互相平行的字符线15与分别与之横向相交的位线30的交会点之间包含晶体管9。为读取信息，该字符线15将该晶体管9激活，使形成一电流路径，由该位线30经过该磁阻内存组件20、该带状接点19及该金属接点11流至一接地电位14。若不使用该接地电位14，亦可使用一具有电压供应的回授线路。该晶体管9的使用确保了只有上述电流路径的存在，换言之，尤其不可能有任何其它可察觉的电流会经过其它未被选择的字符线15的内存组件20逃脱，因它们的晶体管9皆处于关闭状态。
为写入信息，对平行于字符线15并经过内存组件20邻近的该写入线10供应电流，并同时激活位线30，使于其上方感应生成一足够大的磁场，从而影响该内存组件20中的磁极方向。
此种由位线和字符线所延伸的基材侧内存胞元数组，在其上方有另一内存胞元数组，由一绝缘层的方式隔绝开，图1b中显示此数组具有磁阻效应的一内存胞元2。为读取资料之目的，在该字符线70激活之下，有一电流经该内存组件60流至该位线50。可自该处(例如)透过一转化感应放大器生成一信号，可将此信号指定为该主动内存组件之两种极性状态之一加以评估。
为防止此架构中可能出现的寄生电流路径，在一延伸具体实施例中，可考虑于字符线70与位线50间的电流路径中植入一二极管80，图1c即显示此种状况，若与该待读取内存胞元相关的字符线70系以(例如)3伏特控制，而所有其它字符线皆系以0伏特控制，且与该待读取内存胞元相关的位线50系以0伏特控制，而所有其它位线50皆系以3伏特控制，则介于该字符线70与该位线50间之一正电压差仅导致电流路径通过该待读取内存胞元60，结果仅与此内存组件相关的该二极管80系以正向操作。
为写入信息，此类内存胞元使用的机制与包含晶体管9且具有磁阻效应的该内存胞元1相同，除了在此实例中，该字符线70本身即系作为写入线之用。
为制造内存胞元层层相叠的配置，在最底层具有磁阻效应的该内存胞元1系以一习见于CMOS基本制程中的方式建构，其中有关于在基材侧的晶体管9，有一晶体管接点12通过一金属接点11，如图2a中所示，与此晶体管相关的闸电极，即代表包含晶体管9且具有磁阻效应的该内存胞元1的字符线15，该金属接点11系由一氧化及氮化层13所隔离，而该写入线10则系横向地穿过图2a中图面的该隔离层，有一约10至20nm的薄介电层沉积于此平面化层之上，接着利用一微影及蚀刻步骤露出该金属接点11，铺好带状接点19之金属层后，将作为内存组件20的TMR膜沉积，再经过照影及蚀刻步骤使此二层缩减至理想的形状结构，如图2b中所示。
在沉积并平面化另一绝缘层29之后，再经过进一步沉积、微影、蚀刻、金属沉积和平面化步骤，将位线30图样化成一金属导线，如图2c中所示。此步骤结束了包含晶体管并具有磁阻效应的该内存胞元1的建构。
为达到高集成密度以及低制造成本，故在该具有磁阻效应的内存胞元1之上再设置另一具有磁阻效应的一第二内存胞元2。如图2d中所示，为此目的，首先铺上一层包括电浆氮化物和氧化物的另一绝缘层40，之后以另一微影和蚀刻，以及后续的铜沉积步骤，将第三层金属化平面的位线50铺上。经化学机械平面化步骤铺上内存组件60的TMR膜，其包括二强磁性层，由一薄的介电层隔绝开。于图2d中可看出，第二内存胞元平面已达到比下方第一内存胞元平面为高的内存组件封装密度，其原因在于该晶体管接点12下方邻近的晶体管之面积，而图2d之上部内存胞元的面积，则系由内存组件60的尺寸或二导线间最小导线距离所决定。
在铺上另一层绝缘层后，经微影和蚀刻步骤、以铜填满第四金属平面的沟槽，获得该字符线70，并将包含TMR膜的内存组件60及位线50包围在内。在进一步平面化和绝缘之后，具有磁阻效应的内存胞元2的制造亦告完成。后续各层中，可重复地将具有磁阻效应的内存胞元2互相堆栈。
在此实施范例的一项延伸案例中，将一装置集成进来，以对此内存模块中的字符线70实施(例如)10伏特的电压，可能达到该内存胞元中二强磁性层间之介电层的目标击穿值，依据先前技艺，该介电层之厚度仅约1至2nm。依据本发明，这就相当于实现了一次可程序化的内存。
为制造本实施范例中之1Gb高成本效益海量存储器及128Mb高速强力内存，由包含晶体管并具有磁阻效应的内存胞元1中，可制成一基材侧的128Mb内存胞元数组层，其可提供非挥发内存，同时并具有静态电气内存(SRAM)的效能，因具有磁阻效应之内存胞元2的面积需求(总共4F2)仅及包含晶体管并具有磁阻效应之内存胞元1的面积需求的一半，故可在现有基材侧之该内存胞元数组之上直接堆栈四层此种较高成本效益之海量存储器，每层256Mb。在此状况中，仅需考虑为该内存胞元数组之驱动器保留基材面积即可。结果，即可获得一快速存取、与电气内存相较拥有较低衰减率、高集成密度及低制造成本的内存。
参考符号清单
1包含晶体管并具有磁阻效应的内存胞元
2具有磁阻效应的内存胞元，内存组件连接于字符线与位线间
9晶体管
10内存胞元1之写入线
11金属接点
12晶体管接点
13绝缘接点
14具有接地电位之导线
15内存胞元1之字符线，闸极
18介电层
19带状接点
20包括TMR膜之内存组件
29绝缘层
30内存胞元1之位线
40绝缘层
50内存胞元2之位线
60包括TMR膜之内存组件
70内存胞元2之字符线
80二极管

Claims (8)

1.一种具有非挥发内存胞元(1、2)配置的集成内存，其至少包括具有磁阻效应的一第一及一第二内存胞元，在每一状况中皆分别配置于横向相交的不同位线(30、50)与不同字符线(15、70)间的交会点处，其中
(a)具有磁阻效应的第一内存胞元(1)包含一晶体管(9)，晶体管(9)可由第一字符线(15)驱动，且于存取具有磁阻效应的第一内存胞元(1)时，与第一位线(30)及相关的内存组件(20)形成一电流路径，以连接至一供电或接地电位(14)，以及
(b)具有磁阻效应的第二内存胞元(2)的内存组件(60)是连接于第二位线(50)与第二字符线(70)间。
2.如权利要求1的集成内存，其特征为：
该内存是配置于一基材中，具有磁阻效应的第一内存胞元(1)与许多进一步的包含晶体管(9)并具有磁阻效应的第一内存胞元(1)形成一基材侧内存胞元数组；另一项特征为：具有磁阻效应的第二内存胞元(2)与许多具有磁阻效应的其他第二内存胞元(2)形成配置于该基材侧内存胞元数组上的一内存胞元数组。
3.如权利要求1的集成内存，其特征为：
第一和第二内存胞元的其中之一是包含具有巨磁阻效应(GMR)的一内存组件(20、60)的一内存胞元，以及是包含一具有穿隧磁阻效应(TMR)的一内存组件(20、60)的另一内存胞元。
4.如权利要求2或3的集成内存，其特征为：
为对第一和第二位线(30、50)和第一和第二字符线(15、70)施加一高电压以击穿内存组件(20、60)中的一薄介电层而配置的一装置，是与一内存胞元数组连接。
5.如权利要求2的集成内存，其特征为：
这些内存胞元数组其中每一具有磁阻效应的第二内存胞元(2)皆包含一二极管，二极管是在第二字符线(70)与第二位线(50)间和内存组件(60)相串联的。
6.如权利要求2的集成内存，其特征为：
在相互堆栈的不同内存胞元数组中具有磁阻效应的两种第二内存胞元(2)中，每种状况皆是连接至一共同第二位线(50)。
7.如权利要求1至3中任一项的集成内存的制造方法，其特征为：
具有磁阻效应的该第一内存胞元(1)形成于基材上时是包含一CMOS制程以生成晶体管(9)，接着于第一内存胞元上生成一绝缘层(40)，然后在该绝缘层(40)上再铺上具有磁阻效应的该第二内存胞元(2)。
8.如权利要求5的集成内存的操作方法，其中：
为由包含二极管并具有磁阻效应的一内存胞元(2)读取资料，在一第一步骤中，与待读取的内存胞元连接的该字符线(70)是由一第一电压所驱动，而所有其它字符线(70)是由较第一电压低的一第二电压所驱动，且其中与待读取的内存胞元连接的位线(50)是以第二电压操作，且所有其它位线(50)是以第一电压操作，且其中：在一第二步骤中，流经待读取的该内存胞元的位线(50)的电流系藉一感应放大器评估。
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