JP2009260178A - マスクromおよびマスクromの製造方法 - Google Patents
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Abstract
【解決手段】 メモリ部40において、ワード線ならびにビット線を多層配線で構成する。メモリ部40とロウブロック20との間に層変換部70aを設ける。メモリ部40とカラムブロック50との間に層変換部70bを設ける。層変換部70a,70bは、異なるレイヤの配線層間を電気的に接続するための多層配線構造体である。
【選択図】 図3
Description
マスクROMにおけるメモリ部(メモリセル部)において多層配線構造が採用されれば、メモリ部(メモリセル部)に隣接して配置されるカラムブロック(周辺回路の一つ)も、同様に多層配線構造を用いて製造する必要が生じる。半導体集積回路装置(IC)の微細化ならびに多層化が進展すると、ウエハの製造工程において不良が発生する可能性が高くなる。したがって、メモリ部(メモリセル部)のみならず、カラムブロックにおいても、製造工程における不良が発生する可能性が高まる。
マスクROM製品の多様化が進展している。何層目の層間絶縁膜をプログラム層とするかは製品毎に異なる。よって、プログラム層は頻繁に変更される。プログラム層が変更されれば、メモリ部(メモリセル部)における多層配線構造を変更する必要があり、これに伴い、カラムブロック(周辺回路)の多層配線構造も変更する必要がある。
メモリトランジスタ(セルトランジスタ)のゲートは、例えばポリシリコン層で形成されている。ワード線は、メモリトランジスタのゲートに接続される。よって、ワード線は、基本的にはポリシリコン層で形成することができる。しかし、マスクROMの大規模化に伴い、ワード線長が長くなり、これに伴って駆動遅延が問題となる。駆動遅延を低減するためには、ポリシリコン配線に、より低抵抗の導電性材料(つまり金属)からなる裏打ち配線を、例えば所定間隔で接続するのが有効である。これにより、ワード線全体の抵抗値を低減することができる。
TATを短縮するためには、自動レイアウト設計装置を効果的に利用するのが望ましい。しかし、マスクROM製品の多様化に伴って、頻繁にプログラム層のレイヤが変更される。また、周辺回路(カラムブロックやロウブロック等)の層数やレイアウト設計も頻繁に変更される。したがって、自動レイアウト設計を効果的に利用することが困難である。
図1は、コンタクトプログラム方式のマスクROMの回路構成の一例を示す図である。マスクROMは、アドレス回路10と、ロウブロック20と、ディスチャージ回路30と、メモリ部(メモリセル部)40と、カラムブロック50と、制御回路60と、を有する。
周辺電源配線の上部は、デッドスペースとなりがちである。そこで、本実施形態では、周辺電源配線の配置領域に層変換部を配置し、デッドスペースの有効利用を図る。
図3に示されるように、メモリ部40において、第5層の配線をワード線を構成する配線(ワード線用の裏打ち配線)とし、第4層の配線をビット線を構成する配線とした場合、第4層以上の配線層が重く、第4層よりも低層の配線の総量が少ないことに起因して、多層配線構造の崩れが生じる可能性がある。
本実施形態では、自動レイアウト設計を利用して、効率的に多層構造のマスクROMを製造する方法について説明する。
40 メモリ部、50 カラムブロック、60 制御回路、
70(70a,70b) 層変換部
Claims (9)
- コンタクトプログラム方式のマスクROMであって、
複数のワード線と、複数のビット線と、前記複数のワード線の各々と前記複数のビット線の各々との交差部に設けられる一つのメモリトランジスタと、を有するメモリ部と、
前記複数のワード線の各々を駆動するワード線ドライバを有するロウブロックと、
前記複数のビット線の各々を経由してデータを読み出すためのカラムブロックと、
前記メモリ部と、前記ロウブロックおよびカラムブロックの少なくとも一方とを電気的に接続するための、多層配線構造を有する層変換部と、
を含むことを特徴とするマスクROM。 - 請求項1記載のマスクROMであって、
前記層変換部は、前記メモリ部と前記カラムブロックとの間、あるいは、前記カラムブロック内に設けられることを特徴とするマスクROM。 - 請求項2記載のマスクROMであって、
前記メモリ部の前記ビット線は、第j層(jは2以上の自然数)の配線で構成され、
前記カラムブロックのビット線は、第k層(kは、1≦k<jを満足する自然数)の配線で構成され、かつ、
前記メモリ部において、前記第j層の配線と第(j−1)層の配線との間に設けられる層間絶縁膜が、前記データを記憶するためのプログラム層として使用され、
前記層変換部は、
前記第j層の配線で構成される前記メモリ部のビット線と、前記k層の配線で構成される前記カラムブロックのビット線との間に設けられるm層(m=j−k)の層間絶縁膜と、
前記m層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のビット線と前記カラムブロックのビット線とを電気的に接続するためのビアプラグと、
を有することを特徴とするマスクROM。 - 請求項1記載のマスクROMであって、
前記層変換部は、前記メモリ部と前記ロウブロックとの間、あるいは、前記ロウブロック内に設けられることを特徴とするマスクROM。 - 請求項4記載のマスクROMであって、
前記メモリ部の前記ワード線は少なくとも1層の導電性材料層で構成され、かつ、前記少なくとも1層の導電性材料層には、第(j+1)層の配線が含まれ、かつ、
前記ロウブロックのワード線は、第p層(pは、1≦p<jを満足する自然数)の配線で構成され、
前記層変換部は、
前記第(j+1)層の配線で構成される前記メモリ部のワード線と、前記第p層の配線で構成される前記ロウブロックのワード線と、の間に設けられるq層(q=j+1−p)の層間絶縁膜と、
前記q層の層間絶縁膜の各層に形成されているビアホールに埋め込まれたビアプラグであって、前記メモリ部のワード線と前記ロウブロックのワード線とを電気的に接続するためのビアプラグと、
を有することを特徴とするマスクROM。 - 請求項5記載のマスクROMであって、
前記メモリ部のワード線を構成する前記少なくとも一つの導電性材料層には、前記第(j+1)層の配線と、前記第(j+1)層の配線よりも低層であるポリシリコン層と、が含まれ、
前記メモリ部のワード線を構成する前記第(j+1)層の配線は、前記メモリ部のワード線を構成する前記ポリシリコン層を裏打ちするための裏打ち配線である、ことを特徴とするマスクROM。 - 請求項2〜請求項6のいずれかに記載のマスクROMであって、
前記メモリ部に隣接して、低レベル電源電圧あるいは高レベル電源電圧を供給するための電源配線が配置され、かつ、
前記カラムブロックのビット線および前記ロウブロックのワード線は、前記電源配線よりも上層の配線により構成され、
前記層変換部は、前記電源配線の配置領域に設けられる、ことを特徴とするマスクROM。 - 請求項7記載のマスクROMであって、
前記電源配線に接続される電源供給用の拡散層と、
前記電源供給用の拡散層の裏打ち配線と、をさらに有し、
前記電源供給用の拡散層の裏打ち配線は、前記電源配線よりも上層であり、かつ、前記メモリ部のビット線よりも低層である、少なくとも1層の配線層によって構成されることを特徴とするマスクROM。 - 請求項1記載のマスクROMの製造方法であって、
前記層変換部の構造を層変換部用のIPセルとして、前記パラメータjの値に対応させて前記自動レイアウト装置のセルライブラリに登録しておき、また、前記データを記憶するためのプログラム層となる層間絶縁膜に形成されるビアホール用データを除く前記メモリ部の構造をメモリ部用のIPセルとして、前記パラメータjの値に対応させて自動レイアウト装置のセルライブラリに登録しておき、
前記パラメータjの値が決定されると、前記マスクROMに書き込むデータの確定を待たずに、前記プログラム層として使用される前記層間絶縁膜よりも下側の基本構造が形成されたベースウエハを作成し、
前記マスクROMに書き込むデータが決定されると、前記決定されたパラメータの値jに対応する前記層変換部用のIPセルならびに前記メモリ部用のIPセルを用いて、完成ウエハのレイアウト設計を完了させ、
前記完了したレイアウト設計に基づき、前記ベースウエハをさらに加工して、前記データが書き込まれたウエハを完成させる、
ことを特徴とするマスクROMの製造方法。
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