JP2003338564A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- 238000000034 method Methods 0.000 claims description 8
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
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Abstract
(57)【要約】
【課題】 多層配線構造の半導体集積回路装置に搭載さ
れるマスクＲＯＭの記憶データ変更時の製造ＴＡＴの短
縮が図れるとともに、製造の歩留を向上する。 【解決手段】 例えば５層の配線層を備える半導体集積
回路装置を製造する場合、マスクＲＯＭに書き込まれる
データが頻繁に変更されるサンプル製造時は、ビット線
を最上層の第５のメタル配線層とし、そのすぐ下の層間
絶縁層をデータ書き込み用のビアホールの形成層とする
ことで製造ＴＡＴを短縮する。そして、ＲＯＭデータが
決定した後の量産時には、ビット線を最下層の第１のメ
タル配線層Ｍ１で形成し、そのすぐ下の層間絶縁層Ｚ１
をデータ書き込み用のビアホールＶ１の形成層とするこ
とで、メモリセルを構成するレイア数を削減し、メモリ
セルの製造工程数を削減することで製造歩留を向上する
ことができる。
れるマスクＲＯＭの記憶データ変更時の製造ＴＡＴの短
縮が図れるとともに、製造の歩留を向上する。 【解決手段】 例えば５層の配線層を備える半導体集積
回路装置を製造する場合、マスクＲＯＭに書き込まれる
データが頻繁に変更されるサンプル製造時は、ビット線
を最上層の第５のメタル配線層とし、そのすぐ下の層間
絶縁層をデータ書き込み用のビアホールの形成層とする
ことで製造ＴＡＴを短縮する。そして、ＲＯＭデータが
決定した後の量産時には、ビット線を最下層の第１のメ
タル配線層Ｍ１で形成し、そのすぐ下の層間絶縁層Ｚ１
をデータ書き込み用のビアホールＶ１の形成層とするこ
とで、メモリセルを構成するレイア数を削減し、メモリ
セルの製造工程数を削減することで製造歩留を向上する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、製造工程でデータ
書き込みを行うマスクＲＯＭを搭載した半導体集積回路
装置の製造方法に関する。
書き込みを行うマスクＲＯＭを搭載した半導体集積回路
装置の製造方法に関する。
【０００２】
【従来の技術】図４は半導体集積回路装置を示すブロッ
ク図であり、任意の機能を有するブロックＡ、ブロック
Ｂ及びブロックＣと、マスクＲＯＭとから構成されてい
る。また本従来例では、半導体集積回路装置は５層のメ
タル配線層を有するものとする。
ク図であり、任意の機能を有するブロックＡ、ブロック
Ｂ及びブロックＣと、マスクＲＯＭとから構成されてい
る。また本従来例では、半導体集積回路装置は５層のメ
タル配線層を有するものとする。
【０００３】図５（ａ）は、図４の半導体集積回路装置
を構成するマスクＲＯＭのメモリセルの平面図であり、
図５（ｂ）は、図５（ａ）の鎖線Ｅ−Ｅにおける断面図
である。
を構成するマスクＲＯＭのメモリセルの平面図であり、
図５（ｂ）は、図５（ａ）の鎖線Ｅ−Ｅにおける断面図
である。
【０００４】図５において、ＳＵＢは図４のマスクＲＯ
ＭおよびブロックＡ〜Ｃが形成された半導体基板、Ｇは
メモリセルトランジスタであるＮチャネルトランジスタ
のゲート、ＤはＮチャネルトランジスタのドレイン、Ｓ
はＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ
３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間
絶縁層、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５はそれぞれの層
間絶縁層Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５に形成されたビ
アホール、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は第１、第
２、第３、第４、第５のメタル配線層であり、ここで
は、Ｍ１、Ｍ２、Ｍ３、Ｍ４でパッドを形成し、Ｍ５で
ビット線を形成している。以下、Ｍ１、Ｍ２、Ｍ３、Ｍ
４をパッド、Ｍ５をビット線ともいう。Ｕ−ＢＩＴ及び
Ｂ−ＢＩＴは各々１ビットのメモリセル領域を示す。ド
レインＤは、メタルのパッドＭ１、Ｍ２、Ｍ３、Ｍ４と
ビアホールＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５を介してビッ
ト線Ｍ５に接続されている。
ＭおよびブロックＡ〜Ｃが形成された半導体基板、Ｇは
メモリセルトランジスタであるＮチャネルトランジスタ
のゲート、ＤはＮチャネルトランジスタのドレイン、Ｓ
はＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ
３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間
絶縁層、Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５はそれぞれの層
間絶縁層Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５に形成されたビ
アホール、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は第１、第
２、第３、第４、第５のメタル配線層であり、ここで
は、Ｍ１、Ｍ２、Ｍ３、Ｍ４でパッドを形成し、Ｍ５で
ビット線を形成している。以下、Ｍ１、Ｍ２、Ｍ３、Ｍ
４をパッド、Ｍ５をビット線ともいう。Ｕ−ＢＩＴ及び
Ｂ−ＢＩＴは各々１ビットのメモリセル領域を示す。ド
レインＤは、メタルのパッドＭ１、Ｍ２、Ｍ３、Ｍ４と
ビアホールＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５を介してビッ
ト線Ｍ５に接続されている。
【０００５】以上のように構成された半導体集積回路装
置におけるマスクＲＯＭのメモリセルについて説明す
る。
置におけるマスクＲＯＭのメモリセルについて説明す
る。
【０００６】マスクＲＯＭは、ビット線に蓄積した電荷
を各々のビットに設けたトランジスタを介して「放電す
る」，「放電しない」を記憶データの「０」，「１」に
対応させるものであり、トランジスタを介して「放電す
る」，「放電しない」を製造段階でビット線と各々のビ
ットのトランジスタを「接続する」，「接続しない」で
決定される。
を各々のビットに設けたトランジスタを介して「放電す
る」，「放電しない」を記憶データの「０」，「１」に
対応させるものであり、トランジスタを介して「放電す
る」，「放電しない」を製造段階でビット線と各々のビ
ットのトランジスタを「接続する」，「接続しない」で
決定される。
【０００７】また、マスクＲＯＭは製造工程でデータ書
き込みを行うため、半導体集積回路装置の仕様変更等に
よるデータ変更に短期間で対応することが市場から強く
求められるため、マスクＲＯＭのメモリセルも半導体集
積回路装置の他のブロックＡ，Ｂ，Ｃの配線層と同等な
配線層で構成し、可能な限り上層で記憶データの書き込
みを行う必要がある。
き込みを行うため、半導体集積回路装置の仕様変更等に
よるデータ変更に短期間で対応することが市場から強く
求められるため、マスクＲＯＭのメモリセルも半導体集
積回路装置の他のブロックＡ，Ｂ，Ｃの配線層と同等な
配線層で構成し、可能な限り上層で記憶データの書き込
みを行う必要がある。
【０００８】これらの条件を満たすため、図５に示すマ
スクＲＯＭのメモリセルは、図４の半導体集積回路装置
の他のブロックＡ，Ｂ，Ｃと同じ５層の配線層Ｍ１〜Ｍ
５を用いて構成し、最上層の５層目をビット線とし、ビ
ット線Ｍ５とドレインＤを接続する最上層であるビアホ
ールＶ５を製造工程で「形成する」,「形成しない」こ
とでビット線と各々のビットのトランジスタを「接続す
る」，「接続しない」状態を作り出し、各々記憶データ
の「０」，「１」に対応させる。
スクＲＯＭのメモリセルは、図４の半導体集積回路装置
の他のブロックＡ，Ｂ，Ｃと同じ５層の配線層Ｍ１〜Ｍ
５を用いて構成し、最上層の５層目をビット線とし、ビ
ット線Ｍ５とドレインＤを接続する最上層であるビアホ
ールＶ５を製造工程で「形成する」,「形成しない」こ
とでビット線と各々のビットのトランジスタを「接続す
る」，「接続しない」状態を作り出し、各々記憶データ
の「０」，「１」に対応させる。
【０００９】
【発明が解決しようとする課題】上記従来の半導体集積
回路装置では、以下の問題を有している。
回路装置では、以下の問題を有している。
【００１０】近年、半導体集積回路装置が多層化されて
いく中で、半導体集積回路装置におけるマスクＲＯＭの
メモリセルも記憶データ変更時の製造ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ Ｔｉｍｅ）短縮のため、多層化して行
く必要があり、多層化するに従ってメモリセルの製造工
程が増加するため、不良を発生する確率が増加し半導体
集積回路装置の歩留を低下させる要因になって来た。
いく中で、半導体集積回路装置におけるマスクＲＯＭの
メモリセルも記憶データ変更時の製造ＴＡＴ（Ｔｕｒｎ
Ａｒｏｕｎｄ Ｔｉｍｅ）短縮のため、多層化して行
く必要があり、多層化するに従ってメモリセルの製造工
程が増加するため、不良を発生する確率が増加し半導体
集積回路装置の歩留を低下させる要因になって来た。
【００１１】本発明は、上記したような従来の半導体集
積回路装置における問題点を解決するものであり、その
目的は、マスクＲＯＭの記憶データ変更時の製造ＴＡＴ
の短縮が図れるとともに、製造の歩留を向上することの
できる半導体集積回路装置の製造方法を提供することで
ある。
積回路装置における問題点を解決するものであり、その
目的は、マスクＲＯＭの記憶データ変更時の製造ＴＡＴ
の短縮が図れるとともに、製造の歩留を向上することの
できる半導体集積回路装置の製造方法を提供することで
ある。
【００１２】
【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路装置の製造方法は、サンプル製造時に、
マスクＲＯＭセルアレイ部のメモリセルトランジスタ上
に形成された第１の配線層で第１のビット線を形成し、
ビット線の下層の配線層で形成されメモリセルトランジ
スタに電気的接続されたパッドとビット線とを接続する
ために、第１のビット線のすぐ下の絶縁層に形成された
第１のデータ書き込み用ビアホールの有無によりサンプ
ル製造時のデータを書き込む半導体集積回路装置の製造
方法であって、第１の配線層よりも下層の第２の配線層
のすぐ下の絶縁層に、メモリセルトランジスタと電気的
接続するための、第１のデータ書き込み用ビアホールに
代わる第２のデータ書き込み用ビアホールを形成する工
程と、第１のビット線に代わる第２のビット線を第２の
配線層で形成する工程とを有することを特徴とする。
半導体集積回路装置の製造方法は、サンプル製造時に、
マスクＲＯＭセルアレイ部のメモリセルトランジスタ上
に形成された第１の配線層で第１のビット線を形成し、
ビット線の下層の配線層で形成されメモリセルトランジ
スタに電気的接続されたパッドとビット線とを接続する
ために、第１のビット線のすぐ下の絶縁層に形成された
第１のデータ書き込み用ビアホールの有無によりサンプ
ル製造時のデータを書き込む半導体集積回路装置の製造
方法であって、第１の配線層よりも下層の第２の配線層
のすぐ下の絶縁層に、メモリセルトランジスタと電気的
接続するための、第１のデータ書き込み用ビアホールに
代わる第２のデータ書き込み用ビアホールを形成する工
程と、第１のビット線に代わる第２のビット線を第２の
配線層で形成する工程とを有することを特徴とする。
【００１３】また、本発明の請求項２記載の半導体集積
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、マスクＲＯＭセルアレイ部上
で、第２の配線層のすぐ上のビアホールを形成しないこ
とを特徴とする。
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、マスクＲＯＭセルアレイ部上
で、第２の配線層のすぐ上のビアホールを形成しないこ
とを特徴とする。
【００１４】また、本発明の請求項３記載の半導体集積
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、マスクＲＯＭセルアレイ部上
で、第２の配線層よりも上層のビアホールを形成しない
ことを特徴とする。
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、マスクＲＯＭセルアレイ部上
で、第２の配線層よりも上層のビアホールを形成しない
ことを特徴とする。
【００１５】また、本発明の請求項４記載の半導体集積
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、マスクＲＯＭセルアレイ部上
で、第２の配線層よりも上層の配線層およびビアホール
を形成しないことを特徴とする。
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、マスクＲＯＭセルアレイ部上
で、第２の配線層よりも上層の配線層およびビアホール
を形成しないことを特徴とする。
【００１６】請求項１〜４記載の製造方法によれば、半
導体集積回路装置のマスクＲＯＭに書き込まれるデータ
が頻繁に変更される初期製造時であるサンプル製造時
は、ビット線を上層の配線層で形成し、そのすぐ下の絶
縁層をデータ書き込み用ビアホールの形成層として半導
体集積回路装置の製造ＴＡＴを短縮しながら、ＲＯＭデ
ータが決定した後の量産時には、ビット線をより下層の
配線層で形成し、そのすぐ下の絶縁層をデータ書き込み
用ビアホールの形成層とすることで、メモリセルを構成
するレイア数を削減し、メモリセルの製造工程数を削減
することで、半導体集積回路装置の製造歩留を向上する
ことができる。
導体集積回路装置のマスクＲＯＭに書き込まれるデータ
が頻繁に変更される初期製造時であるサンプル製造時
は、ビット線を上層の配線層で形成し、そのすぐ下の絶
縁層をデータ書き込み用ビアホールの形成層として半導
体集積回路装置の製造ＴＡＴを短縮しながら、ＲＯＭデ
ータが決定した後の量産時には、ビット線をより下層の
配線層で形成し、そのすぐ下の絶縁層をデータ書き込み
用ビアホールの形成層とすることで、メモリセルを構成
するレイア数を削減し、メモリセルの製造工程数を削減
することで、半導体集積回路装置の製造歩留を向上する
ことができる。
【００１７】また、本発明の請求項５記載の半導体集積
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、第２のデータ書き込み用ビア
ホールを形成するためのマスクパターンとして、第１の
データ書き込み用ビアホールを形成するマスクパターン
と実質的に同一のマスクパターンを用いることを特徴と
する。
回路装置の製造方法は、請求項１記載の半導体集積回路
装置の製造方法において、第２のデータ書き込み用ビア
ホールを形成するためのマスクパターンとして、第１の
データ書き込み用ビアホールを形成するマスクパターン
と実質的に同一のマスクパターンを用いることを特徴と
する。
【００１８】これにより、サンプル製造時と量産時とで
データ書き込み用ビアホールについて異なるマスクレイ
アウトを作成する事無く、マスク演算で自動的に量産時
に用いるマスクパターンを作成できる。
データ書き込み用ビアホールについて異なるマスクレイ
アウトを作成する事無く、マスク演算で自動的に量産時
に用いるマスクパターンを作成できる。
【００１９】また、本発明の請求項６記載の半導体集積
回路装置の製造方法は、請求項５記載の半導体集積回路
装置の製造方法において、第２のビット線を形成するた
めのマスクパターンとして、第１のビット線を形成する
マスクパターンと実質的に同一のマスクパターンを用い
ることを特徴とする。
回路装置の製造方法は、請求項５記載の半導体集積回路
装置の製造方法において、第２のビット線を形成するた
めのマスクパターンとして、第１のビット線を形成する
マスクパターンと実質的に同一のマスクパターンを用い
ることを特徴とする。
【００２０】これにより、サンプル製造時と量産時とで
ビット線について異なるマスクレイアウトを作成する事
無く、マスク演算で自動的に量産時に用いるマスクパタ
ーンを作成できる。
ビット線について異なるマスクレイアウトを作成する事
無く、マスク演算で自動的に量産時に用いるマスクパタ
ーンを作成できる。
【００２１】
【発明の実施の形態】従来例の場合も同様であるが、以
下で述べる第１〜第３の実施の形態における半導体集積
回路装置に搭載されるマスクＲＯＭは、複数のビット線
と複数のワード線とが交差して配置され、ゲートがワー
ド線に接続され、ソースが接地され、ドレインがビット
線と接続または非接続されたメモリセルトランジスタが
配置されている。ドレインとビット線との接続・非接続
はデータ書き込み用のビアホールを形成・非形成するこ
とによる。そして、任意のビット線とワード線が選択さ
れることにより、その交差点のメモリセルのデータがビ
ット線を介して読み出されるものである。
下で述べる第１〜第３の実施の形態における半導体集積
回路装置に搭載されるマスクＲＯＭは、複数のビット線
と複数のワード線とが交差して配置され、ゲートがワー
ド線に接続され、ソースが接地され、ドレインがビット
線と接続または非接続されたメモリセルトランジスタが
配置されている。ドレインとビット線との接続・非接続
はデータ書き込み用のビアホールを形成・非形成するこ
とによる。そして、任意のビット線とワード線が選択さ
れることにより、その交差点のメモリセルのデータがビ
ット線を介して読み出されるものである。
【００２２】（第１の実施の形態）本実施の形態の半導
体集積回路装置も、従来例と同様に図４のブロック図で
示され、マスクＲＯＭ以外の回路部分であるブロックＡ
〜Ｃは第１〜第５のメタル配線層Ｍ１〜Ｍ５を有する多
層配線構造とする。
体集積回路装置も、従来例と同様に図４のブロック図で
示され、マスクＲＯＭ以外の回路部分であるブロックＡ
〜Ｃは第１〜第５のメタル配線層Ｍ１〜Ｍ５を有する多
層配線構造とする。
【００２３】一般的に半導体集積回路装置はＲＯＭに書
き込まれるデータが頻繁に変更される初期製造時すなわ
ちサンプル製造時は製造数が少なく、データが決定した
後の量産時は製造数が大きく増すため、本実施の形態で
は、データが頻繁に変更される初期製造時は従来例と同
じ図５に示すメモリセル構造のマスクＲＯＭを備えた半
導体集積回路装置を製造することで製造ＴＡＴを短縮
し、データが決定後は図１に示すメモリセル構造のマス
クＲＯＭを備えた半導体集積回路装置を製造することで
歩留を向上できるようにしている。なお、従来例の場合
は、サンプル製造時もＲＯＭデータを決定した後の量産
時も同じ構成のものを製造していた。
き込まれるデータが頻繁に変更される初期製造時すなわ
ちサンプル製造時は製造数が少なく、データが決定した
後の量産時は製造数が大きく増すため、本実施の形態で
は、データが頻繁に変更される初期製造時は従来例と同
じ図５に示すメモリセル構造のマスクＲＯＭを備えた半
導体集積回路装置を製造することで製造ＴＡＴを短縮
し、データが決定後は図１に示すメモリセル構造のマス
クＲＯＭを備えた半導体集積回路装置を製造することで
歩留を向上できるようにしている。なお、従来例の場合
は、サンプル製造時もＲＯＭデータを決定した後の量産
時も同じ構成のものを製造していた。
【００２４】図１（ａ）は、本実施の形態の半導体集積
回路装置の量産時におけるマスクＲＯＭのメモリセルの
平面図であり、図１（ｂ）は、図１（ａ）の鎖線Ａ−Ａ
における断面図である。
回路装置の量産時におけるマスクＲＯＭのメモリセルの
平面図であり、図１（ｂ）は、図１（ａ）の鎖線Ａ−Ａ
における断面図である。
【００２５】図１において、ＳＵＢは図４のマスクＲＯ
ＭおよびブロックＡ〜Ｃが形成された半導体基板、Ｇは
メモリセルトランジスタであるＮチャネルトランジスタ
のゲート、ＤはＮチャネルトランジスタのドレイン、Ｓ
はＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ
３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間
絶縁層、Ｖ１は第１の層間絶縁層Ｚ１に形成されたビア
ホール、Ｍ１は第１のメタル配線層であり、ここでは、
Ｍ１でビット線を形成している。以下、Ｍ１をビット線
ともいう。Ｕ−ＢＩＴ及びＢ−ＢＩＴは各々１ビットの
メモリセル領域を示す。
ＭおよびブロックＡ〜Ｃが形成された半導体基板、Ｇは
メモリセルトランジスタであるＮチャネルトランジスタ
のゲート、ＤはＮチャネルトランジスタのドレイン、Ｓ
はＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ
３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間
絶縁層、Ｖ１は第１の層間絶縁層Ｚ１に形成されたビア
ホール、Ｍ１は第１のメタル配線層であり、ここでは、
Ｍ１でビット線を形成している。以下、Ｍ１をビット線
ともいう。Ｕ−ＢＩＴ及びＢ−ＢＩＴは各々１ビットの
メモリセル領域を示す。
【００２６】本実施の形態における図１に示すメモリセ
ルへのデータ書き込みは、ビット線Ｍ１とドレインＤを
接続するビアホールＶ１を製造工程で「形成する」，
「形成しない」ことでビット線と各々のビットのトラン
ジスタを「接続する」，「接続しない」状態を作り出
し、各々記憶データの「０」，「１」に対応させる。
ルへのデータ書き込みは、ビット線Ｍ１とドレインＤを
接続するビアホールＶ１を製造工程で「形成する」，
「形成しない」ことでビット線と各々のビットのトラン
ジスタを「接続する」，「接続しない」状態を作り出
し、各々記憶データの「０」，「１」に対応させる。
【００２７】この図１の構成によれば、ビット線を第１
のメタル配線層Ｍ１で構成し、そのすぐ下の層間絶縁層
Ｚ１をデータ書き込み用のビアホールＶ１の形成層とす
ることで、メモリセルを構成するレイア数（層間絶縁層
Ｚ２〜Ｚ５は含まない）を削減でき、メモリセルの製造
工程数が削減できる。そのため不良を発生する確率を低
減することができ、半導体集積回路装置の歩留を向上す
ることができる。
のメタル配線層Ｍ１で構成し、そのすぐ下の層間絶縁層
Ｚ１をデータ書き込み用のビアホールＶ１の形成層とす
ることで、メモリセルを構成するレイア数（層間絶縁層
Ｚ２〜Ｚ５は含まない）を削減でき、メモリセルの製造
工程数が削減できる。そのため不良を発生する確率を低
減することができ、半導体集積回路装置の歩留を向上す
ることができる。
【００２８】また、この第１の実施の形態のマスクＲＯ
Ｍのメモリセルアレイ部分の作製（設計）では、サンプ
ル製造時に用いたマスク（ＲＯＭデータを決定したとき
のマスク）を、量産時に用いるマスクに容易に変換する
ことができ、この際のマスク演算は、Ｖ５＝Ｖ１、Ｍ５
＝Ｍ１とマスクの演算上でレイア変換した後、ビアホー
ルＶ２〜Ｖ５及びメタル配線層Ｍ２〜Ｍ５を消去する。
この方法により、サンプル製造時と量産時とで異なるマ
スクレイアウトを作成する事無く、マスク演算で自動的
に量産時に用いるマスクパターンを作成できる。
Ｍのメモリセルアレイ部分の作製（設計）では、サンプ
ル製造時に用いたマスク（ＲＯＭデータを決定したとき
のマスク）を、量産時に用いるマスクに容易に変換する
ことができ、この際のマスク演算は、Ｖ５＝Ｖ１、Ｍ５
＝Ｍ１とマスクの演算上でレイア変換した後、ビアホー
ルＶ２〜Ｖ５及びメタル配線層Ｍ２〜Ｍ５を消去する。
この方法により、サンプル製造時と量産時とで異なるマ
スクレイアウトを作成する事無く、マスク演算で自動的
に量産時に用いるマスクパターンを作成できる。
【００２９】以上のように本実施の形態によれば、マス
クＲＯＭに書き込まれるデータが頻繁に変更されるサン
プル製造時は、図５に示されるようにビット線を最上層
の第５のメタル配線層Ｍ５とし、そのすぐ下の層間絶縁
層Ｚ５をデータ書き込み用のビアホールＶ５の形成層と
することで半導体集積回路装置の製造ＴＡＴを短縮する
ことができ、ＲＯＭデータが決定した後の量産時には、
ビット線を最下層の第１のメタル配線層Ｍ１とし、その
すぐ下の層間絶縁層Ｚ１をデータ書き込み用のビアホー
ルＶ１の形成層とすることで、メモリセルを構成するレ
イア数を削減することでメモリセルの製造工程数を削減
し、半導体集積回路装置の製造歩留を向上することがで
きる。
クＲＯＭに書き込まれるデータが頻繁に変更されるサン
プル製造時は、図５に示されるようにビット線を最上層
の第５のメタル配線層Ｍ５とし、そのすぐ下の層間絶縁
層Ｚ５をデータ書き込み用のビアホールＶ５の形成層と
することで半導体集積回路装置の製造ＴＡＴを短縮する
ことができ、ＲＯＭデータが決定した後の量産時には、
ビット線を最下層の第１のメタル配線層Ｍ１とし、その
すぐ下の層間絶縁層Ｚ１をデータ書き込み用のビアホー
ルＶ１の形成層とすることで、メモリセルを構成するレ
イア数を削減することでメモリセルの製造工程数を削減
し、半導体集積回路装置の製造歩留を向上することがで
きる。
【００３０】（第２の実施の形態）本実施の形態の半導
体集積回路装置も、従来例と同様に図４のブロック図で
示され、ブロックＡ〜Ｃは第１〜第５のメタル配線層Ｍ
１〜Ｍ５を有する多層配線構造とする。
体集積回路装置も、従来例と同様に図４のブロック図で
示され、ブロックＡ〜Ｃは第１〜第５のメタル配線層Ｍ
１〜Ｍ５を有する多層配線構造とする。
【００３１】本実施の形態も第１の実施の形態同様、Ｒ
ＯＭに書き込まれるデータが頻繁に変更される初期製造
時すなわちサンプル製造時は従来例と同じ図５に示すメ
モリセル構造のマスクＲＯＭを備えた半導体集積回路装
置を製造することで製造ＴＡＴを短縮し、データが決定
後は図２に示すメモリセル構造のマスクＲＯＭを備えた
半導体集積回路装置を製造することで歩留を向上できる
ようにしている。
ＯＭに書き込まれるデータが頻繁に変更される初期製造
時すなわちサンプル製造時は従来例と同じ図５に示すメ
モリセル構造のマスクＲＯＭを備えた半導体集積回路装
置を製造することで製造ＴＡＴを短縮し、データが決定
後は図２に示すメモリセル構造のマスクＲＯＭを備えた
半導体集積回路装置を製造することで歩留を向上できる
ようにしている。
【００３２】図２（ａ）は、本実施の形態の半導体集積
回路装置の量産時におけるマスクＲＯＭのメモリセルの
平面図であり、図２（ｂ）は、図２（ａ）の鎖線Ｂ−Ｂ
における断面図である。
回路装置の量産時におけるマスクＲＯＭのメモリセルの
平面図であり、図２（ｂ）は、図２（ａ）の鎖線Ｂ−Ｂ
における断面図である。
【００３３】図２において、ＳＵＢは図４のマスクＲＯ
ＭおよびブロックＡ〜Ｃが形成された半導体基板、Ｇは
メモリセルトランジスタであるＮチャネルトランジスタ
のゲート、ＤはＮチャネルトランジスタのドレイン、Ｓ
はＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ
３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間
絶縁層、Ｖ１は第１の層間絶縁層Ｚ１に形成されたビア
ホール、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は第１、第２、
第３、第４、第５のメタル配線層であり、ここでは、Ｍ
１がビット線、Ｍ２、Ｍ３、Ｍ４、Ｍ５がメタルの配線
である。Ｕ−ＢＩＴ及びＢ−ＢＩＴは各々１ビットのメ
モリセル領域を示す。
ＭおよびブロックＡ〜Ｃが形成された半導体基板、Ｇは
メモリセルトランジスタであるＮチャネルトランジスタ
のゲート、ＤはＮチャネルトランジスタのドレイン、Ｓ
はＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ
３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間
絶縁層、Ｖ１は第１の層間絶縁層Ｚ１に形成されたビア
ホール、Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は第１、第２、
第３、第４、第５のメタル配線層であり、ここでは、Ｍ
１がビット線、Ｍ２、Ｍ３、Ｍ４、Ｍ５がメタルの配線
である。Ｕ−ＢＩＴ及びＢ−ＢＩＴは各々１ビットのメ
モリセル領域を示す。
【００３４】本実施の形態における図２に示すメモリセ
ルへのデータ書き込みは、ビット線Ｍ１とドレインＤを
接続するビアホールＶ１を製造工程で「形成する」，
「形成しない」ことでビット線と各々のビットのトラン
ジスタを「接続する」，「接続しない」状態を作り出
し、各々記憶データの「０」，「１」に対応させる。
ルへのデータ書き込みは、ビット線Ｍ１とドレインＤを
接続するビアホールＶ１を製造工程で「形成する」，
「形成しない」ことでビット線と各々のビットのトラン
ジスタを「接続する」，「接続しない」状態を作り出
し、各々記憶データの「０」，「１」に対応させる。
【００３５】この図２の構成によれば、ビット線を第１
のメタル配線層Ｍ１で構成し、そのすぐ下の層間絶縁層
Ｚ１をデータ書き込み用のビアホールＶ１の形成層とす
ることで、メモリセルを構成するレイア数（層間絶縁層
Ｚ２〜Ｚ５およびメタル配線層Ｍ２〜Ｍ５は含まない）
を削減でき、メモリセルの製造工程数が削減できる。さ
らに、メタル配線Ｍ２〜Ｍ５を任意のパターンで配置す
ることにより、図４におけるマスクＲＯＭと隣接する５
層配線で形成されるブロックＢ、ブロックＣとの隣接部
分で発生する層間絶縁層Ｚ１〜Ｚ５の段差を解消でき、
前記隣接部分付近の配線層の断線などの不良を発生する
確率を低減することができ、半導体集積回路装置の歩留
を向上することができる。
のメタル配線層Ｍ１で構成し、そのすぐ下の層間絶縁層
Ｚ１をデータ書き込み用のビアホールＶ１の形成層とす
ることで、メモリセルを構成するレイア数（層間絶縁層
Ｚ２〜Ｚ５およびメタル配線層Ｍ２〜Ｍ５は含まない）
を削減でき、メモリセルの製造工程数が削減できる。さ
らに、メタル配線Ｍ２〜Ｍ５を任意のパターンで配置す
ることにより、図４におけるマスクＲＯＭと隣接する５
層配線で形成されるブロックＢ、ブロックＣとの隣接部
分で発生する層間絶縁層Ｚ１〜Ｚ５の段差を解消でき、
前記隣接部分付近の配線層の断線などの不良を発生する
確率を低減することができ、半導体集積回路装置の歩留
を向上することができる。
【００３６】（第３の実施の形態）本実施の形態の半導
体集積回路装置も、従来例と同様に図４のブロック図で
示され、ブロックＡ〜Ｃは第１〜第５のメタル配線層Ｍ
１〜Ｍ５を有する多層配線構造とする。
体集積回路装置も、従来例と同様に図４のブロック図で
示され、ブロックＡ〜Ｃは第１〜第５のメタル配線層Ｍ
１〜Ｍ５を有する多層配線構造とする。
【００３７】本実施の形態も第１の実施の形態同様、Ｒ
ＯＭに書き込まれるデータが頻繁に変更される初期製造
時すなわちサンプル製造時は従来例と同じ図５に示すメ
モリセル構造のマスクＲＯＭを備えた半導体集積回路装
置を製造することで製造ＴＡＴを短縮し、データが決定
後は図３に示すメモリセル構造のマスクＲＯＭを備えた
半導体集積回路装置を製造することで歩留を向上できる
ようにしている。
ＯＭに書き込まれるデータが頻繁に変更される初期製造
時すなわちサンプル製造時は従来例と同じ図５に示すメ
モリセル構造のマスクＲＯＭを備えた半導体集積回路装
置を製造することで製造ＴＡＴを短縮し、データが決定
後は図３に示すメモリセル構造のマスクＲＯＭを備えた
半導体集積回路装置を製造することで歩留を向上できる
ようにしている。
【００３８】図３（ａ）は、本実施の形態の半導体集積
回路装置の量産時におけるマスクＲＯＭのメモリセルの
平面図であり、図３（ｂ）は、図３（ａ）の鎖線Ｃ−Ｃ
における断面図である。
回路装置の量産時におけるマスクＲＯＭのメモリセルの
平面図であり、図３（ｂ）は、図３（ａ）の鎖線Ｃ−Ｃ
における断面図である。
【００３９】図３において、ＳＵＢは図４のマスクＲＯ
ＭおよびブロックＡ〜Ｃが形成された半導体基板、Ｇは
メモリセルトランジスタであるＮチャネルトランジスタ
のゲート、ＤはＮチャネルトランジスタのドレイン、Ｓ
はＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ
３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間
絶縁層、Ｖ１、Ｖ３、Ｖ４、Ｖ５はそれぞれの層間絶縁
層Ｚ１、Ｚ３、Ｚ４、Ｚ５に形成されたビアホール、Ｍ
１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は第１、第２、第３、第
４、第５のメタル配線層であり、ここでは、Ｍ１がビッ
ト線、Ｍ２、Ｍ３、Ｍ４がメタルのパッド、Ｍ５がメタ
ルの配線である。以下、Ｍ１をビット線、Ｍ２、Ｍ３、
Ｍ４をパッド、Ｍ５を配線ともいう。Ｕ−ＢＩＴ及びＢ
−ＢＩＴは各々１ビットのメモリセル領域を示す。
ＭおよびブロックＡ〜Ｃが形成された半導体基板、Ｇは
メモリセルトランジスタであるＮチャネルトランジスタ
のゲート、ＤはＮチャネルトランジスタのドレイン、Ｓ
はＮチャネルトランジスタのソース、Ｚ１、Ｚ２、Ｚ
３、Ｚ４、Ｚ５は第１、第２、第３、第４、第５の層間
絶縁層、Ｖ１、Ｖ３、Ｖ４、Ｖ５はそれぞれの層間絶縁
層Ｚ１、Ｚ３、Ｚ４、Ｚ５に形成されたビアホール、Ｍ
１、Ｍ２、Ｍ３、Ｍ４、Ｍ５は第１、第２、第３、第
４、第５のメタル配線層であり、ここでは、Ｍ１がビッ
ト線、Ｍ２、Ｍ３、Ｍ４がメタルのパッド、Ｍ５がメタ
ルの配線である。以下、Ｍ１をビット線、Ｍ２、Ｍ３、
Ｍ４をパッド、Ｍ５を配線ともいう。Ｕ−ＢＩＴ及びＢ
−ＢＩＴは各々１ビットのメモリセル領域を示す。
【００４０】本実施の形態における図３に示すメモリセ
ルへのデータ書き込みは、ビット線Ｍ１とドレインＤを
接続するビアホールＶ１を製造工程で「形成する」，
「形成しない」ことでビット線と各々のビットのトラン
ジスタを「接続する」，「接続しない」状態を作り出
し、各々記憶データの「０」，「１」に対応させる。
ルへのデータ書き込みは、ビット線Ｍ１とドレインＤを
接続するビアホールＶ１を製造工程で「形成する」，
「形成しない」ことでビット線と各々のビットのトラン
ジスタを「接続する」，「接続しない」状態を作り出
し、各々記憶データの「０」，「１」に対応させる。
【００４１】この図３の構成によれば、ビット線を第１
のメタル配線層Ｍ１で構成し、そのすぐ下の層間絶縁層
Ｚ１をデータ書き込み用のビアホールＶ１の形成層とす
ることで、メモリセルを構成するレイア数（層間絶縁層
Ｚ２〜Ｚ５、ビアホールＶ３〜Ｖ５およびメタル配線層
Ｍ２〜Ｍ５は含まない）を削減でき、メモリセルの製造
工程数が削減できる。そのため不良を発生する確率を低
減することができ、半導体集積回路装置の歩留を向上す
ることができる。
のメタル配線層Ｍ１で構成し、そのすぐ下の層間絶縁層
Ｚ１をデータ書き込み用のビアホールＶ１の形成層とす
ることで、メモリセルを構成するレイア数（層間絶縁層
Ｚ２〜Ｚ５、ビアホールＶ３〜Ｖ５およびメタル配線層
Ｍ２〜Ｍ５は含まない）を削減でき、メモリセルの製造
工程数が削減できる。そのため不良を発生する確率を低
減することができ、半導体集積回路装置の歩留を向上す
ることができる。
【００４２】また、この第３の実施の形態のマスクＲＯ
Ｍのメモリセルアレイ部分の作製（設計）では、サンプ
ル製造時に用いたマスク（ＲＯＭデータを決定したとき
のマスク）を、量産時に用いるマスクに容易に変換する
ことができ、この際のマスク演算は、Ｖ５＝Ｖ１、Ｍ５
＝Ｍ１とマスクの演算上でレイア変換した後、ビアホー
ルＶ２を消去する。この方法により、サンプル製造時と
量産時とで異なるマスクレイアウトを作成する事無く、
マスク演算で自動的に量産時に用いるマスクパターンを
作成できる。
Ｍのメモリセルアレイ部分の作製（設計）では、サンプ
ル製造時に用いたマスク（ＲＯＭデータを決定したとき
のマスク）を、量産時に用いるマスクに容易に変換する
ことができ、この際のマスク演算は、Ｖ５＝Ｖ１、Ｍ５
＝Ｍ１とマスクの演算上でレイア変換した後、ビアホー
ルＶ２を消去する。この方法により、サンプル製造時と
量産時とで異なるマスクレイアウトを作成する事無く、
マスク演算で自動的に量産時に用いるマスクパターンを
作成できる。
【００４３】ここで、図３の量産時の構成において、ビ
ット線Ｍ１より上層のビアホールＶ３〜Ｖ５およびパッ
ドＭ２，Ｍ３，Ｍ４および配線Ｍ５は、機能的には不要
なものとなる。
ット線Ｍ１より上層のビアホールＶ３〜Ｖ５およびパッ
ドＭ２，Ｍ３，Ｍ４および配線Ｍ５は、機能的には不要
なものとなる。
【００４４】以上のように本実施の形態によれば、第１
の実施の形態同様、マスクＲＯＭに書き込まれるデータ
が頻繁に変更されるサンプル製造時は、図５に示される
ようにビット線を最上層の第５のメタル配線層Ｍ５と
し、そのすぐ下の層間絶縁層Ｚ５をデータ書き込み用の
ビアホールＶ５の形成層とすることで半導体集積回路装
置の製造ＴＡＴを短縮することができ、ＲＯＭデータが
決定した後の量産時には、ビット線を最下層の第１のメ
タル配線層Ｍ１とし、そのすぐ下の層間絶縁層Ｚ１をデ
ータ書き込み用のビアホールＶ１の形成層とすること
で、メモリセルを構成するレイア数を削減することでメ
モリセルの製造工程数を削減し、半導体集積回路装置の
製造歩留を向上することができる。
の実施の形態同様、マスクＲＯＭに書き込まれるデータ
が頻繁に変更されるサンプル製造時は、図５に示される
ようにビット線を最上層の第５のメタル配線層Ｍ５と
し、そのすぐ下の層間絶縁層Ｚ５をデータ書き込み用の
ビアホールＶ５の形成層とすることで半導体集積回路装
置の製造ＴＡＴを短縮することができ、ＲＯＭデータが
決定した後の量産時には、ビット線を最下層の第１のメ
タル配線層Ｍ１とし、そのすぐ下の層間絶縁層Ｚ１をデ
ータ書き込み用のビアホールＶ１の形成層とすること
で、メモリセルを構成するレイア数を削減することでメ
モリセルの製造工程数を削減し、半導体集積回路装置の
製造歩留を向上することができる。
【００４５】また、量産時のマスクは、サンプル製造時
に用いたマスク（ＲＯＭデータを決定したときのマス
ク）に対し、メタル配線層Ｍ１、ビアホールＶ１,Ｖ２
のみを変更するだけでよく、第１の実施の形態の場合よ
りも少ないマスク変更とすることができる。
に用いたマスク（ＲＯＭデータを決定したときのマス
ク）に対し、メタル配線層Ｍ１、ビアホールＶ１,Ｖ２
のみを変更するだけでよく、第１の実施の形態の場合よ
りも少ないマスク変更とすることができる。
【００４６】なお、上記の第１，第２，第３の実施の形
態では、量産時の場合に、ビット線を最下層の第１のメ
タル配線層Ｍ１で形成したが、これに限らず、サンプル
製造時で用いる上層の配線層よりも下層の配線層でビッ
ト線を形成すればよく、そのビット線のすぐ下の層間絶
縁層をＲＯＭデータ書き込み用のビアホールの形成層と
することができる。例えば、ビット線を第３のメタル配
線層Ｍ３で形成する場合には、層間絶縁層Ｚ３にビット
線（Ｍ３）とパッド（Ｍ２）とを接続するビアホールＶ
３が形成・非形成されることによりデータが書き込まれ
る。第１，第２，第３の実施の形態のように、ビット線
をより下側の配線層とすることで、メモリセルを構成す
るレイア数をより削減し、メモリセルの製造工程数をよ
り削減し、半導体集積回路装置の製造歩留をより向上す
ることができる。
態では、量産時の場合に、ビット線を最下層の第１のメ
タル配線層Ｍ１で形成したが、これに限らず、サンプル
製造時で用いる上層の配線層よりも下層の配線層でビッ
ト線を形成すればよく、そのビット線のすぐ下の層間絶
縁層をＲＯＭデータ書き込み用のビアホールの形成層と
することができる。例えば、ビット線を第３のメタル配
線層Ｍ３で形成する場合には、層間絶縁層Ｚ３にビット
線（Ｍ３）とパッド（Ｍ２）とを接続するビアホールＶ
３が形成・非形成されることによりデータが書き込まれ
る。第１，第２，第３の実施の形態のように、ビット線
をより下側の配線層とすることで、メモリセルを構成す
るレイア数をより削減し、メモリセルの製造工程数をよ
り削減し、半導体集積回路装置の製造歩留をより向上す
ることができる。
【００４７】また、上記の第１，第２，第３の実施の形
態では、半導体集積回路装置のメタル配線層が５層の場
合について説明したが、５層に限らず複数層の場合に、
同様に適用することができる。
態では、半導体集積回路装置のメタル配線層が５層の場
合について説明したが、５層に限らず複数層の場合に、
同様に適用することができる。
【００４８】
【発明の効果】以上説明したように本発明によれば、半
導体集積回路装置のマスクＲＯＭに書き込まれるデータ
が頻繁に変更されるサンプル製造時は、ビット線を上層
の配線層で形成し、そのすぐ下の絶縁層をデータ書き込
み用ビアホールの形成層として半導体集積回路装置の製
造ＴＡＴを短縮しながら、ＲＯＭデータが決定した後の
量産時には、ビット線をより下層の配線層で形成し、そ
のすぐ下の絶縁層をデータ書き込み用ビアホールの形成
層とすることで、メモリセルを構成するレイア数を削減
し、メモリセルの製造工程数を削減することで、半導体
集積回路装置の製造歩留を向上することができる。
導体集積回路装置のマスクＲＯＭに書き込まれるデータ
が頻繁に変更されるサンプル製造時は、ビット線を上層
の配線層で形成し、そのすぐ下の絶縁層をデータ書き込
み用ビアホールの形成層として半導体集積回路装置の製
造ＴＡＴを短縮しながら、ＲＯＭデータが決定した後の
量産時には、ビット線をより下層の配線層で形成し、そ
のすぐ下の絶縁層をデータ書き込み用ビアホールの形成
層とすることで、メモリセルを構成するレイア数を削減
し、メモリセルの製造工程数を削減することで、半導体
集積回路装置の製造歩留を向上することができる。
【図１】本発明の第１の実施の形態の半導体集積回路装
置の量産時におけるマスクＲＯＭのメモリセルの平面図
及び断面図
置の量産時におけるマスクＲＯＭのメモリセルの平面図
及び断面図
【図２】本発明の第２の実施の形態の半導体集積回路装
置の量産時におけるマスクＲＯＭのメモリセルの平面図
及び断面図
置の量産時におけるマスクＲＯＭのメモリセルの平面図
及び断面図
【図３】本発明の第３の実施の形態の半導体集積回路装
置の量産時におけるマスクＲＯＭのメモリセルの平面図
及び断面図
置の量産時におけるマスクＲＯＭのメモリセルの平面図
及び断面図
【図４】半導体集積回路装置の構成図
【図５】従来の半導体集積回路装置のマスクＲＯＭのメ
モリセルの平面図及び断面図
モリセルの平面図及び断面図
ＳＵＢ 半導体基板
Ｄ トランジスタのドレイン
Ｇ トランジスタのゲート
Ｓ トランジスタのソース
Ｍ１ 第１のメタル配線層
Ｍ２ 第２のメタル配線層
Ｍ３ 第３のメタル配線層
Ｍ４ 第４のメタル配線層
Ｍ５ 第５のメタル配線層
Ｚ１ 第１の層間絶縁層
Ｚ２ 第２の層間絶縁層
Ｚ３ 第３の層間絶縁層
Ｚ４ 第４の層間絶縁層
Ｚ５ 第５の層間絶縁層
Ｖ１ 第１の層間絶縁層に形成されたビアホール
Ｖ２ 第２の層間絶縁層に形成されたビアホール
Ｖ３ 第３の層間絶縁層に形成されたビアホール
Ｖ４ 第４の層間絶縁層に形成されたビアホール
Ｖ５ 第５の層間絶縁層に形成されたビアホール
Claims (6)
- 【請求項１】 サンプル製造時に、マスクＲＯＭセルア
レイ部のメモリセルトランジスタ上に形成された第１の
配線層で第１のビット線を形成し、前記ビット線の下層
の配線層で形成され前記メモリセルトランジスタに電気
的接続されたパッドと前記ビット線とを接続するため
に、前記第１のビット線のすぐ下の絶縁層に形成された
第１のデータ書き込み用ビアホールの有無によりサンプ
ル製造時のデータを書き込む半導体集積回路装置の製造
方法であって、 前記第１の配線層よりも下層の第２の配線層のすぐ下の
絶縁層に、前記メモリセルトランジスタと電気的接続す
るための、前記第１のデータ書き込み用ビアホールに代
わる第２のデータ書き込み用ビアホールを形成する工程
と、 前記第１のビット線に代わる第２のビット線を前記第２
の配線層で形成する工程とを有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項２】 前記マスクＲＯＭセルアレイ部上で、前
記第２の配線層のすぐ上のビアホールを形成しないこと
を特徴とする請求項１記載の半導体集積回路装置の製造
方法。 - 【請求項３】 前記マスクＲＯＭセルアレイ部上で、前
記第２の配線層よりも上層のビアホールを形成しないこ
とを特徴とする請求項１記載の半導体集積回路装置の製
造方法。 - 【請求項４】 前記マスクＲＯＭセルアレイ部上で、前
記第２の配線層よりも上層の配線層およびビアホールを
形成しないことを特徴とする請求項１記載の半導体集積
回路装置の製造方法。 - 【請求項５】 前記第２のデータ書き込み用ビアホール
を形成するためのマスクパターンとして、前記第１のデ
ータ書き込み用ビアホールを形成するマスクパターンと
実質的に同一のマスクパターンを用いることを特徴とす
る請求項１記載の半導体集積回路装置の製造方法。 - 【請求項６】 前記第２のビット線を形成するためのマ
スクパターンとして、前記第１のビット線を形成するマ
スクパターンと実質的に同一のマスクパターンを用いる
ことを特徴とする請求項５記載の半導体集積回路装置の
製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002147878A JP3913108B2 (ja) | 2002-05-22 | 2002-05-22 | 半導体集積回路装置の製造方法 |
| US10/420,919 US6800524B2 (en) | 2002-05-22 | 2003-04-23 | Method of manufacturing semiconductor integrated circuit device |
| TW092112304A TWI262592B (en) | 2002-05-22 | 2003-05-06 | Method of manufacturing semiconductor integrated circuit device |
| CNB031368735A CN1316603C (zh) | 2002-05-22 | 2003-05-22 | 半导体集成电路装置的制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002147878A JP3913108B2 (ja) | 2002-05-22 | 2002-05-22 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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|---|---|
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| JP (1) | JP3913108B2 (ja) |
| CN (1) | CN1316603C (ja) |
| TW (1) | TWI262592B (ja) |
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| JP2009260178A (ja) * | 2008-04-21 | 2009-11-05 | Seiko Epson Corp | マスクｒｏｍおよびマスクｒｏｍの製造方法 |
| US8507997B2 (en) | 2010-06-25 | 2013-08-13 | Samsung Electronics Co., Ltd. | Mask read-only memory having a fake select transistor |
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|---|---|---|---|---|
| JP2006237454A (ja) * | 2005-02-28 | 2006-09-07 | Toshiba Corp | 半導体集積回路装置 |
| JP4929332B2 (ja) * | 2009-09-24 | 2012-05-09 | 株式会社東芝 | 電子部品の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900008647B1 (ko) * | 1986-03-20 | 1990-11-26 | 후지쓰 가부시끼가이샤 | 3차원 집적회로와 그의 제조방법 |
| JPH0864695A (ja) * | 1994-08-24 | 1996-03-08 | Sony Corp | コンタクトプログラム方式ｒｏｍ及びその作製方法 |
| JPH10189772A (ja) * | 1996-12-25 | 1998-07-21 | Sony Corp | マスクｒｏｍの製造方法 |
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