TWI259557B - Memory systems and methods of making the same - Google Patents

Description

1259557 玖、發明說明 簡單說明 (發明說明應敌明：發明所屬之技術領域、先前技術'内容、實施方式及圖式 【發明所屬之技術領域】 發明領域 本發明係關於記憶體系統及其製法。 5 【才支冬好】 發明背景 10 15 —般來說，一記憶體系統包括多個記憶體元件，其配 置於-可個別存取之晶胞的陣列之中。對不同的應用可得 到許多不同的記憶體系統。例如，需要一連續的電源來源 、保持，、内#之揮發性記憶體（例如動態隨機存取記憶體） 提供高儲存容量以及多功能的訂做選項以供基於微處理器 勺應用之用。不需要一連續的電源來源以保持其内容之非 揮發性記憶體（例如唯讀記憶豸以及可規劃的邏輯陣列）提 供相對較低的儲存容量和受限的訂做選項。 μ非揮發性記憶體一般以二種方式之一來儲存資訊。具 :::…非揮發性記憶體可儲存-電荷或可儲存一獨特 電 电何錯存非揮發性記憶體使用—相對低的 巩4存—電荷於一記憶體元件位置上。另 結構改變記憶體_ t 、又末況使用—大的電流以改變一 -件之實體結構(例如一 己^ J丨乂 4石瓜糸化合物記憔體开 …戰存和結構改變非揮發性記憶體中，一存”置 (例如存取雷曰w ★ 丄 廿取衣置 曰曰肢或一存取二極體）一般 記憶體元件之個別“ 、對一相闕 體陣列中的全部存取壯罢以 _在錢 取衣置，除了與待讀取的特定記憶體晶 20 1259557 玖、發明說明 胞相關之存取裝置之外。 已提出三維記憶體系統以增加記憶體晶胞封裝密度。 例：’美國專利第5,640,760號說明了 一記憶體系統，其中 將母個支援多個電子元件封裝（例如記憶體晶片封裝）之多 個印刷電路板堆疊在-起以形成—互連電子元件之、三維陣 列。將堆疊切片以形成條狀。電子元件封裝之接腳藉由在 印刷電路板上的執道電氣連接至純物之側表面。封裝藉 由條狀物之侧表面互相連接。然後將條狀物切片以得到堆 疊封裝之單位區塊。 10 15 20 C ;务明内】 發明概要 本發明特徵為一記憶體系統’其包括多個記憶體層， 其當製造時為相同的，且在將層配置入_三維堆疊中之寸 或之後容易地訂做，如此使得可與其他層獨立地將資料送 給個別層或從該處取得（序列或平行）。 在一觀點中，本發明特徵為一記憶體系統，其包括一 N個記憶體層之堆疊。每個記憶體層包括_記憶體晶胞之 陣列，該晶胞之每一個|禺合至一共用資料線，以及_ _ 輸入/輸出（I/O)線，其每一個耦合至共用資料線。只有 I/O線組之一提供至共用資料線之電氣通訊路徑。記憶體 系統亦包括-組Ν電氣連接器，其之每_個將一個別輸出 節點電氣連接至個別的Ν條對應I/O線組。每組對麂丨/〇綠 係由一來自Ν ό己i思體層之每一個的ι/〇線所構成。 根據本發明之此觀點之實施例可包括—或多個下列特 6 1259557 玖、發明說明 徵。 最好只有每組對應1/0線之一 ί/0線提供至對應記憶體 層之共用資料線之電氣通訊路徑。 在一些貫施例中，每個記憶體層之〜條^^線之一包含 5 -短的訂做元件以及每個記憶體層 < 剩餘n]條ι/〇線之每 -個包含-原始的，未修改過的訂做元件。例如，每個訂 做元件可包含-原始特徵為—相對高的電阻之元件。 在其他實施例中，每個記憶體層之線之一包含 一原始的，未修改的訂做元件’而每個記憶體層之剩祕 1〇 1條1/〇線之每一個包含一斷的（或電氣開路）之訂做元件。 例如，每個訂做元件可包含一原始特性為一相對低的電阻 之元件。 在其他觀點中’本發明特徵為一製造一記憶體系統之 :法。根據本發明方法’接收上述N記憶體層。將N個記 5 體層配置為一堆疊。一組N個輸出節點之每一個電氣地 連接至個別>^條對應1/〇線組，其中每組對應的ι/〇線係由 來自N記憶體層之每一層的一 1/〇線所構成的。 根據本發明之此觀點之實施例可包括一或多個下列特 徵。 2 0 在一些實施例中，每條；[/〇線包含一訂做的元件，其 之特徵為一相對高的電阻，且訂做一記憶體層之步驟包含 將對應於提供至共用資料線之電氣通訊路徑之1/〇線之訂 元件紐路。將叮做元件短路之步驟可包含將一電壓加在 可方、。丁做兀件上。將訂做元件短路之步驟可包含照明欲短 1259557 玖、發明說明 路之訂做元件，同時將電壓加上以增加通過所照明之訂做 元件之電氣導通。在一些實施例中，將訂做元件短路之步 驟可包含於欲短路之訂做元件附近提供一氧化氣壓，同時 加上電壓。 5 在其他實施例中，每條I/O線包含一訂做的元件其特 徵為相對低電阻，且訂做一記憶體層之步驟包含斷開所有 I/O線之盯做元件，除了提供至共用資料線之電氣通訊路 徑之I/O線之外。斷開訂做元件之步驟可包含將一電壓加 至跨於訂做兀件上。斷開訂做元件之步驟可包含照明欲斷 10開之汀做元件，同時將電壓加上以增加通過所照明之訂做 7L件之電氣導通。在一些實施例中，斷開訂做元件之步驟 可包含於欲短路之訂做元件附近提供一氧化氣壓，同時加 上電壓。 在一些貫施例中，每個記憶體層係於將記憶體層配置 15進-堆疊之前訂做。在其他實施例中，每個記憶體層係於 將A憶體層配置進一堆疊之後訂做。 在其他觀點中，本發明特徵為一種製造一記憶體系統 之方法。根據此發明方法，收受⑽己憶體層。每個記憶體 層包含一每個搞合至-共用資料線之記憶體晶胞之陣列， 2〇以及-組N條輸入/輪出（1/〇)線，其每軸合至共用資料線 且〇括㈤別的。丁做凡件。藉由加上一電壓及照明橫跨於 -所選擇的訂做元件之子集合來訂做每個記憶體層，如此 使得只有-組每個記憶體層之_1/〇線提供一至共用資料 線之電氣通訊路徑。 1259557 玖、發明說明 所加上的照明最好增加通過所照明訂做元件之電氣導 通。在-些實施例中，所加上的照明來回於一或多個所選 擇之。τ做tl件之子集合上，並感測由―或多彳目所選擇之訂 做兀件之子术合中的照明感應的電訊號。可以所感測的照 明感應電訊號為基礎來於一或多個所選擇的訂做元件之子 集合上對齊照明。 本發明之其他特徵與優點將從下列說明中變得明顯， 包括圖式和申請專利範圍。 10 【方包：;^Γ式】 較佳貫施例之詳細說明 15 在下列說明中，使用類似的參考數字來識別類似的元 件。再者’圖式預定為以示意方式說明示範實施例之主要 特徵。圖式並非預定說明實際實施例之每項特徵，亦非說 明所說明元件之相對維度，且並非以比例大小緣製。 蒼考弟1和2圖，在_ 一 Ν個記憶體層12之堆疊 一共用資料線16之記憶體 實施例中，一記憶體系統10包括 。每個記憶體層包括一每個合至 元件（或晶胞）之陣列14，以及一 組每條耦合至共用資料線16以條輸入/輪出叫線以。記 2體元件陣列14可實現為多種傳統記憶體元件陣列之任何 —種’包括傳統的非揮發和非料記憶體元料列。在一 =實施例中’陣列14之記憶體元件實現為傳統的電阻性記 憶體兀件’諸如磁性隨機存取記憶體(mram)元件，相位 改變記憶體元件，電阻性聚合物記憶體元件，彡晶石夕記憶 20 1259557 玖、發明說明 體元件，以及一次寫入（例如熔絲基礎或逆絲基礎的）電阻 性記憶體元件。一般來說，1/〇線丨8之數目等於或大於記 憶體層12之數目。在所說明的實施例中，有線： 一訂做線以及N條可能的存取1/0線。每個記憶體層12亦可 5包括額外的1/0線（例如晶胞定址線，以及電源和地線；未 顯示）。 如下面詳細說明的，記憶體層12可在製造時相同，但 記憶體層12可於將其配置於一堆疊中之前或之後訂做，如 此使得只有一組N條可能之存取1/0線1 8提供一至共用資料 1〇線16之電氣通訊路徑。記憶體系統1〇亦包括一組n個電氣 連接态20，其之每一個電氣地將一個別的輸出節點 (00,0102, ···AN)連接至一個別的N條對應I/O線18之組22 。每個對應I/O條18之組22係由來自N記憶體層12之每一層 之一 I/O線18所構成的。然而，只有每組22對應I/O線18之 15 一條1/0線18提供至對應記憶體層12之共用資料線16。以 此方式’可與其他層無關地將資料傳送給個別層（序列地 或平行地）或從其處取得資料。在一些實施例中，電氣連 接器20可實現為導電材料之條狀物。 參考第3圖，如上述，每個記憶體層12包括N+1條1/〇 20線18 ’其中N為在記憶體系統10中之記憶體層12之數目。 每條I/O線18電氣地藉由一個別的電氣連接器2〇耦合至一 個別的輸出節點（0〇,〇1，〇2，...，〇州。1/〇線18之一對應於一 訂做線，且包括一二極體24。二極體24在訂做記憶體層】2 之程序期間為順偏，且在記憶體系統]0之正常操作下為逆 1259557 玖、發明說明 偏。剩餘聰1/0線18之每—條對應於記憶體層】以一可能 的存取線，且包括一個別的訂做元件％。訂做元件26可藉 由例如電氣地短路訂做元件26或將之電氣地斷開（或轉換 成一電氣開路狀g)來加以修改，如此使得只有-組N條可 5能的存取1/〇線18提供至共用資料線Μ之電氣通訊路徑。 訂做凡件26可實現在任何傳統寫入—次可規劃電路元件之 型式，包括一電阻元件，一電導元件，-熔絲元件，以及 -逆炫絲元件。在訂做元件特徵為_相對高電阻之實施例 10

中(例如電阻器或逆熔絲)，對每個記憶體層。來說，將N 條可能的存取I/O線18之一的打 之的。丁做兀件短路，且使剩餘N-1 條1/0線之訂做元件不改變。在訂做元件特徵為相對低的 電阻之實施例中（例如電導或炫絲），對每個記憶體層以 說’ N條可能的存取而線18之_的訂做元件26不修改，而 15 將剩餘N·獅線之訂做元件26斷開為一電氣開路狀態。 如上述，記憶體層12可於將其配置為一三維堆疊之前 或之後來加以訂做。 參考第4和5圖’在一實施例中，記憶體層^可於其被 配置為一堆疊中之前加以訂做如下。初始時，接收—組N 個記憶體層12(步驟30)。記憶體層12最好製造為相同。然 後訂做每個層12’如此使得只有—組N條可能的存取⑻線 18提供至共用資料線16(步驟32)之電氣通訊路徑。如第$圖 中所示的，訂做每個記憶體層12之程序可牵涉到將—電= ⑺加在橫跨於一目標訂做元件34上。可藉由例如將：； 壓源36連接至對應於訂做線之輸出節點（〇〇)，並藉由將對 20 1259557 玖、發明說明 應於目榡訂做元件34之輸出節點（〇1)連接至一地端位能源 來加上電壓(V)。加上的電壓(v)可夠高以驅動足夠的電流 通過目榡訂做元件34以使目標訂做元件34短路或斷開。 在-些實施例中，所加上的電壓可為短路或斷開目標 5 。丁做兀件34所需之大小或低於該大小，何光學地或化學 地來協助訂做程序。例如，在一些實施例中，可以具有一 目標訂做元件34吸收之波長之光38照射。光之吸收增加了 目標訂做元件34之電導通性’且藉此對一已予的所加偏壓 增加了通過目標訂做元件34之電流導通。在這些實施例中 1〇 ，訂做元件26最好型式為光感材料（例如非晶矽）。在一些 實施例中，訂做程序可以—氧化氣壓之存在來加以協助。 例如’可在目標訂做元件34附近提供—氧化氣體4〇(例如 氧），同時加上訂做電壓（V)。 在已汀做了每層記憶體層12之後（步驟32)，將N層記 15 k體層配置為一堆疊（步驟42)。然後電氣地將一組個 輪出節點（〇〇,〇1，〇2，...，0叫之每一個連接至一個別的_条 對應I/O線18之組22，每組22係由來自每層憶體層12之 一條I/O線18所構成的。 參考第6和7圖，在一實施例中，記憶體層12可在其配 20置於一堆疊之後加以訂做如下。初始時，接收一組Ν記憶 體層12(步驟50)。記憶體層12最好製造為相同。將Ν層記 憶體層配置於一堆疊中（步驟52)，然後將一組N+1個輸出 節點（Ό05Ο1，Ο2，·.·，〇Ν)之每一個電氣地連接至一個別的n 條對應Ϊ/0線1 8之組22 ’每組22係由一來自N層記憶體層]2 12 1259557 玖、發明說明 之一條I/O線1 8所構成（步驟54)。然後訂做每層12，如此使 得只有一組N條可能的存取1/〇線18提供至共用資料線π之 電氣通訊路徑（步驟56)。 在此實施例中，將一電壓加至訂做輸出節點（〇〇)，且 5可將一地端位能源加至對應於一組22包括目標訂做元件34 之對應I/O線18之輸出節點（01)。在此情況中，在每層記 憶體層12上的對應訂做元件26會具有一加上的電壓降。在 加上訂做電壓之同時，欲訂做之訂做元件26可如上述藉由 在適當的偏壓狀況下以光34照射其來加以短路或斷路。在 1〇此情況中，訂做照明可加至記憶體層12之堆疊之側上。每 個記憶體層12可具有一在10 大小或更大之厚度。在此 情況中，一在1//m大小上的照明點直徑將足以選擇個別的 訂做元件。光學照明束可來回至對齊目標訂做元件％上以 允許與所加電壓相關之感測電子提供要將光束集中於目標 15訂做兀件34上所需的資訊。光束亦可調變來改進對齊正確 f生與一簡單掃瞄方法合併之此技術（例如用以尋找頂端 記憶體層或底部記憶體層）可使得一特定目標訂做元件Μ 之位置明白清楚。 如第7圖中所示的，在已訂做了記憶體層12之後（步驟 2〇 56)，只有一組22N條對應1/〇線18提供一至對應輸出節點 之電氣通訊路經。 其他實施例在申請專利範圍之範圍中。 【圖式簡單說明】 第]圖為一 N記憶體層之示意透視圖。 13 1259557 玖、發明說明 第2圖為配置成一堆疊之第1圖的N記憶體層之示意前 視圖，以及一組N個電氣連接器，其之每一個將一個別輸 出節點電氣地連接至一個別的N條對應I/O線組。 第3圖為一記憶體層之方塊圖，其包括一記憶體元件 5 陣列以及一組N+1條I/O線，其之每一個藉由一共用資料線 耦合至記憶體元件陣列。 第4圖為一製造一記憶體系統之方法之流程圖。 第5圖為一根據第4圖之方法所訂做之記憶體層之示意 方塊圖。 10 第6圖為一製造一記憶體系統之方法之流程圖。 第7圖為一根據第6圖之方法所訂做之記憶體層之示意 主要元件代表符號表 方塊圖。 【圖式 22.. .1.O 線組 24.. .二極體 26…訂做元件 34.. .訂做元件 36.. .電壓源 3 8...光源 10.. .記憶體系統 12.. .記憶體層 14.. .記憶體晶胞陣列 16.. .共用資料線 18.. .輸入/輸出（I/O)線 20.. .連接器 14

Claims (1)

1259557 拾、申請專利範圍 第9113 4113號申凊案申請專利範圍修正本 95 03 30 1. 一種記憶體糸統’其包含： 一 N記憶體層之堆疊，每個記憶體層包含： 一記憶體晶胞之陣列，每一晶胞耦合至一共用資 5 料線，以及 一 N條輸入/輸出（I/O)線組，每一條線耦合至共用 資料線， 其中只有一 N條I / 〇線組提供一至共用資料線之電 氣通訊路徑，·以及一組N個電氣連接器，其之每一個將 10 個別輸出節點電氣地連接至一個別N條對應I/O線組 ，每組對應I/O線由一來自N記憶體層之每一個的1/(3線 所構成。 2.如申請專利範圍第1項之記憶體系統，其中每個記憶體 層之N條I/O線之一包含一短的訂做元件，而每個記憶 15 體層之剩餘N-1條1/0線之每一個包含一原始的，未修 改過的訂做元件。 3·如申請專利範圍第丨項之記憶體系統，其中每層記憶體 層之N條I/O線之一包含一原始的，未修改過的訂做元 件且母層5己彳思體層之剩餘的N -1條I/O線之每一條包 20 含一斷開的訂做元件。 4· 一種製造記憶體系統之方法，其包含： 接收N層記憶體層，每層記憶體層包含·· 每個耦合至一共用資料線之記憶體晶胞之陣列 以及 15 1259557 拾、申請專利範圍 一組每條耦合至共用資料線之N條輸入/輸出（ι/〇) 線； 。丁做母層冗憶體層，如此使得只有每層記憶體層 5 之一組1^條1/〇線提供一至共用資料線之電氣通訊路徑 將N層έ己憶體層配置入一堆疊中；以及 將一組Ν個輸出節點之每一個電氣地連接至一個別 的Ν條對應1/〇線之組中，每組對應1/〇線係由一來自ν 層"己彳思體層之每一層之一條I/O線所構成的。 1 〇 5 . . ^ D甲请專利範圍第4項之方法，其中每條I/O線包含一 特徵為一相對高電阻之訂做元件，且訂做一記憶體層 包含將對應於提供至共用資料線之電氣通訊之1/〇線之 訂做元件短路。 ΐ5 6·如申請專利範圍第4項之方法，其中每條I/O線包含一 特徵為一相對低電阻之訂做元件，且訂做一記憶體層 包a將所有1/〇線之訂做元件斷開，除了提供至共用資 料線之電氣通訊路徑之I/O線之外。 7 •如申请專利範圍第4項之方法，其中每層記憶體層係於 將°己丨思體層配置於一堆疊中之前加以訂做。 2〇 8 士由二至 • °甲请專利範圍第4項之方法，其中每層記憶體層係於 將。己f思體層配置於一堆疊中之後加以訂做。 9·如申請專利範圍第4項之方法，其中每條I/O線包含一 ϋ丁做凡件’且訂做每層記憶體層包含在每層記憶體層 上七、明一所選的訂做元件之子集合以增加通過所照明 16 1259557 拾、申請專利範圍 之訂做元件之電氣導通。 1 0. —種製造記憶體系統之方法，其包含： 接收N層記憶體層，每層記憶體層包含： 一每個耦合至一共用資料線之記憶體晶胞之陣列 5 ； 一組每條耦合至共用資料線且包含一個別的訂做 元件之N條輸入/輸出（I/O)線；以及

藉由將一電壓加在橫跨於一選擇的訂做元件之子 集合上且加以照明，如此使得只有一組每層記憶體層 10 之N條I/O線提供一至共用資料線之電氣通訊路徑。 17 1259557 陸、（一)、本案指定代表圖爲：第1圖 (二）、本代表圖之元件代表符號簡單說明： ίο...記憶體系統 12.. .記憶體層 14.. .記憶體晶胞陣列 16.. .共用資料線 18.. .輸入/輸出(I/O)線 柒、本案若有化學式時，請揭示最能顯示發明特徵的化 學式：