KR20110135298A - 반도체 메모리 장치 - Google Patents

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KR20110135298A KR1020100055115A KR20100055115A KR20110135298A KR 20110135298 A KR20110135298 A KR 20110135298A KR 1020100055115 A KR1020100055115 A KR 1020100055115A KR 20100055115 A KR20100055115 A KR 20100055115A KR 20110135298 A KR20110135298 A KR 20110135298A
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백인규
황홍선
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삼성전자주식회사
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Abstract

반도체 메모리 장치가 개시된다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 각각 메모리 셀 어레이를 구비하고, 적층되는 복수개의 레이어들; 및 상기 복수개의 레이어들에 전력을 공급하는 적어도 하나 이상의 파워 플랜을 구비하고, 상기 파워 플랜은, 전원 전압이 인가되는 영역 및 접지 전압이 인가되는 영역이 서로 인접하여 위치하여, 상기 전원 전압이 인가되는 영역 및 상기 접지 전압이 인가되는 영역의 사이에 디커플링 커패시터를 형성함으로써, 상기 레이어들로 유입되거나 상기 레이어들로부터 발생되는 전력 노이즈를 디커플링(decoupling)시킨다.

Description

반도체 메모리 장치 {Semiconductor memory device}
본 발명은 반도체 메모리 장치에 대한 것으로, 특히 복수개의 레이어들에 대한 파워 플랜을 구비하여 전력 무결성(power integrity)을 향상시키는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 집적도를 향상시키기 위해, 하나의 비휘발성 메모리 장치가 복수개의 레이어들을 구비하는 추세이다. 이때, 복수개의 레이어들에 대한 전력 공급, 전력 노이즈 커플링(power noise coupling), 전자기 장애(EMI) 및 열 발산판(heat sink) 등이 문제될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 복수개의 레이어들을 구비하면서도, 원활하고 안정적으로 전력이 공급될 수 있는 반도체 메모리 장치를 제공하는 것에 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 각각 메모리 셀 어레이를 구비하고, 적층되는 복수개의 레이어들; 및 상기 복수개의 레이어들에 전력을 공급하는 적어도 하나 이상의 파워 플랜을 구비하고, 상기 파워 플랜은, 전원 전압이 인가되는 영역 및 접지 전압이 인가되는 영역이 서로 인접하여 위치하여, 상기 전원 전압이 인가되는 영역 및 상기 접지 전압이 인가되는 영역의 사이에 디커플링 커패시터를 형성함으로써, 상기 레이어들로 유입되거나 상기 레이어들로부터 발생되는 전력 노이즈를 디커플링(decoupling)시킨다.
바람직하게는, 상기 파워 플랜은, 상기 전원 전압이 인가되는 영역과 상기 접지 전압이 인가되는 영역이 하나의 레이어에 인터레이스된 배치되는 형상으로 구비될 수 있다. 또는, 상기 파워 플랜은, 전원 전압이 인가되는 영역과 접지 전압이 인가되는 영역이 서로 다른 레이어에 구비될 수 있다.
바람직하게는, 상기 파워 플랜은, 상기 복수개의 레이어들 중, 메모리 용량 및 액세스 시간 중 적어도 하나 이상의 동작 특성이 서로 상이한 레이어들 사이에 위치할 수 있다. 또는, 상기 복수개의 레이어들을 동작 특성에 따라 복수개의 레이어 그룹들로 분류할 때, 상기 파워 플랜은, 상기 복수개의 레이어 그룹들 중 인접하여 위치하는 레이어 그룹들 사이에 위치할 수 있다. 이때, 상기 복수개의 레이어 그룹들은, 서로 다른 면적 또는 개수의 레이어를 구비하거나, 서로 다른 면적의 단위 어레이를 구비하거나, 서로 다른 종류의 메모리 셀 어레이를 구비할 수 있다.
바람직하게는, 상기 파워 플랜은, 상기 적층된 레이어들의 외측의 일부 또는 전부를 둘러싸는 형상으로 구비될 수 있다. 또한, 상기 파워 플랜은, 상기 복수개의 레이어들 중, 메모리 용량 및 액세스 시간 중 적어도 하나 이상의 동작 특성이 서로 상이한 레이어들 사이, 및 상기 적층된 레이어들의 외측의 일부 또는 전부에 구비될 수 있다.
바람직하게는, 상기 복수개의 레이어들에 포함되는 메모리 셀 어레이로의 액세스를 제어하는 제어 로직 및 상기 복수개의 레이어들에 포함되는 메모리 셀 어레이를 구동시키는 메모리 어레이 드라이빙 회로를 포함하는 제어 레이어가 더 구비될 수 있다. 이때, 상기 제어 레이어와, 상기 복수개의 레이어들 중 상기 제어 레이어에 가장 인접하여 위치하는 레이어 사이에, 상기 제어 레이어에 전력을 공급하는 제어 파워 플랜이 더 구비될 수 있다. 또는, 상기 제어 레이어의 제어 로직에는 직접, 상기 전원 전압 및 상기 접지 전압이 인가되고, 상기 제어 레이어의 상기 메모리 어레이 드라이빙 회로에는 상기 제어 레이어와, 상기 복수개의 레이어들 중 상기 제어 레이어에 가장 인접하여 위치하는 레이어 사이에, 상기 제어 레이어에 전력을 공급하는 제어 파워 플랜을 통해 전력이 공급될 수 있다.
바람직하게는, 상기 복수개의 레이어들 중 임의의 두 레이어들 사이에 위치하고 접지 전압이 인가되는 접지 플랜을 적어도 하나 이상 더 구비될 수 있다. 이때, 상기 접지 플랜은, 상기 파워 플랜과 인접하여 위치할 수 있다.
바람직하게는, 상기 파워 플랜으로부터 상기 반도체 메모리 장치의 외부로 연결되는 열 발산 패스가 더 구비될 수 있다.
바람직하게는, 상기 파워 플랜으로 인가되는 상기 전원 전압 및 상기 접지 전압은, 상기 반도체 메모리 장치의 외부에 위치하는 파워 공급 장치로부터 공급될 수 있다.
바람직하게는, 상기 파워 플랜으로 상기 전원 전압 및 상기 접지 전압을 공급하는 전원선 및 접지선이 더 구비되고, 상기 전원선 및 상기 접지선은, 상기 파워 플랜은 양 측 또는 일 측에 연결될 수 있다. 이때, 상기 파워 플랜이 복수개로 구비되는 경우, 상기 전원선 및 상기 접지선은, 복수개의 파워 플랜들에 의해 공유될 수 있다. 또는, 상기 전원선 및 상기 접지선은, 복수개의 파워 플랜들 각각에 대하여 구비되고, 실리콘 관통전극을 이용하여, 상기 복수개의 파워 플랜들 중 상부에 위치하는 파워 플랜으로의 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 컴퓨팅 시스템은, 각각 메모리 셀 어레이를 구비하고, 적층되는 복수개의 레이어들; 및 상기 복수개의 레이어들에 전력을 공급하는 적어도 하나 이상의 파워 플랜을 포함하는 반도체 메모리 장치를 구비하고, 상기 파워 플랜은, 전원 전압이 인가되는 영역 및 접지 전압이 인가되는 영역이 서로 인접하여 위치하여 형성되는 디커플링 커패시터를 구비하여, 상기 레이어들로 유입되거나 상기 레이어들로부터 발생되는 전력 노이즈를 디커플링시킨다.
본 발명에 따른 반도체 메모리 장치에 의하면, 복수개의 레이어들 사이 또는 복수개의 레이어들을 둘러싸는 파워 플랜(power plane)을 구비함으로써, 전력 무결성(power integrity)을 향상시킬 수 있는 장점이 있다.
이에 따라, 본 발명의 실시예에 따른 반도체 메모리 장치에 대한 신뢰성이 향상될 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 파워 플랜에 대한 다른 실시예를 나타내는 도면이다.
도 3은 도 1 의 반도체 메모리 장치에 대한 제1 실시예를 나타내는 도면이다.
도 4 내지 도 7은 도 3의 파워 플랜으로 전원 전압 및 접지 전압이 인가되는 실시예들을 나타내는 도면이다.
도 8 및 도 9는 도 3의 레이어 그룹들의 구조에 대한 실시예들을 나타내는 도면이다.
도 10 내지 도 12는 도 1의 제어 레이어에 대한 실시예들을 나타내는 도면이다.
도 13은 도 1 의 반도체 메모리 장치에 대한 제2 실시예를 나타내는 도면이다.
도 14는 도 1 의 반도체 메모리 장치에 대한 제3 실시예를 나타내는 도면이다.
도 15는 도 1의 반도체 메모리 장치에 대한 제4 실시예를 나타내는 단면도이다.
도 16 내지 도 19는 도 15의 레이어들 외부에 구비되는 파워 플랜에 대한 실시예들을 나타내는 도면이다.
도 20은 도 1의 반도체 메모리 장치에 대한 제5 실시예를 나타내는 단면도이다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
도 22는 도 1의 레이어들의 구조에 대한 다른 예를 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 1의 (a)를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 n(n은 2 이상의 자연수)+1개의 레이어들(LAY0~LAYn)을 구비한다. 복수개의 레이어들(LAY0~LAYn)은 제어 로직 또는 메모리 셀 어레이를 구비한다. 특히, 복수개의 레이어들 중 끝 단(하부)에 위치하는 제어 레이어(LAY0)는 메모리 컨트롤러를 구비하고, 나머지 레이어들(LAY1~LAYn)은 각각, 메모리 셀 어레이를 구비할 수 있다.
도 1의 (a)의 반도체 메모리 장치(100)는, 복수개의 레이어들(LAY0~LAYn)에 대한 전력을 공급하기 위해, 도 1의 (b)의 파워 플랜(PP)을 적어도 하나 이상 구비된다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 도 1의 (b)와 같이, 접지 전압(VSS)과 전원 전압(VDD) 사이에 디커플링 커패시터(DCAP)가 형성되는 파워 플랜(PP)을 구비한다.
본 발명의 실시예에 따른 파워 플랜(PP)의 접지 전압(VSS)과 전원 전압(VDD) 사이에 디커플링 커패시터(DCAP)가 형성됨으로써, 반도체 메모리 장치(100)의 레이어들(LAY0~LAYn) 사이에 발생될 수 있는 전력 노이즈가 디커플링(decoupling)될 수 있다.
특히, 도 1의 (b)는 접지 전압(VSS)이 인가되는 영역과 전원 전압(VDD)이 인가되는 영역이, 하나의 평면 상에서 교대로 배치되어, 인터레이스(interlace)된 형상으로 구비된다. 그리고 접지 전압(VSS)이 인가되는 영역과 전원 전압(VDD)이 인가되는 영역 사이에 디커플링 커패시터(DCAP)가 형성되는 실시예를 도시한다. 다만, 이에 한정되는 것은 아니다.
도 1의 (a)에 구비되는 파워 플랜에 대한 다른 실시예를 나타내는 도 2의 (a)에 도시되는 바와 같이, 본 발명의 다른 실시예에 따른 파워 플랜(PP21)은 인접하여 위치하는 두 개의 레이어 중 하나에 전원 전압(VDD)이 인가되고, 다른 하나에 접지 전압(VSS)이 인가될 수 있다. 이때, 전원 전압(VDD)이 인가되는 레이어와 접지 전압이 인가되는 레이어 사이에 디커플링 커패시터(DCAP)가 형성될 수 있다. 또한, 도 2의 (b)에 도시되는 바와 같이, 본 발명의 다른 실시예에 따른 파워 플랜(PP22)은 하나의 레이어에 전원 전압(VDD) 및 접지 전압(VSS)이 인접하여 위치하는 양분된 영역에 인가될 수도 있다. 마찬가지로, 각각 도 1의 (c) 및 도 1의 (d)에 도시되는 바와 같이, 본 발명의 실시예에 따른 파워 플랜(PP23, PP24)은 다양한 형태로, 하나의 레이어에 인접하여 위치할 수 있다.
이때, 전원 전압(VDD)이 인가되는 영역과 접지 전압(VSS)이 인가되는 영역 사이에 디커플링 커패시터(DCAP)가 형성될 수 있다.
이렇듯, 본 발명의 실시예에 따른 파워 플랜은 다양한 형태로 구비될 수 있다. 다만, 이하에서는 설명의 편의를 위해, 별도의 언급이 없는 한, 도 1의 (b)의 파워 플랜(PP)의 예에 한하여 설명된다.
다시 도 1을 참조하면, 전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 접지 전압(VSS)과 전원 전압(VDD) 사이에 형성되는 디커플링 커패시터(DCAP)를 구비하는 파워 플랜(PP)을 다양한 형태로 구비함으로써, 반도체 메모리 장치(100)에서 발생되는 전력 노이즈를 디커플링할 수 있다. 이하에서는 본 발명의 실시예에 따른 반도체 메모리 장치가 파워 플랜을 구비하는 다양한 실시예에 대하여 자세히 설명한다.
도 3은 도 1의 (a)의 반도체 메모리 장치에 대한 제1 실시예를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(300)는 레이어 그룹들(LAYG1 ~ LAGY3)마다 별도의 파워 플랜(PP1 ~ PP3)을 구비한다. 예를 들어, 제1 레이어 그룹(LAYG1)에 전력을 공급하는 제1 파워 플랜(PP1), 제2 레이어 그룹(LAYG2)에 전력을 공급하는 제2 파워 플랜(PP2) 및 제3 레이어 그룹(LAYG3)에 전력을 공급하는 제3 파워 플랜(PP3)이 구비될 수 있다.
도 3은, 세 개의 레이어 그룹들(LAYG1 ~ LAGY3)이 각각 서로 다른 개수의 레이어들을 구비하는 예를 도시한다. 특히 도 3은 제1 레이어 그룹(LAYG1)이 한 개의 레이어(LAY1)를 구비하고, 제2 레이어 그룹(LAYG2)이 두 개의 레이어들(LAY2, LAY3)을 구비하며, 제3 레이어 그룹(LAYG3)이 세 개의 레이어들(LAY4 ~ LAY5)을 구비하는 예를 도시하고 있다. 그러나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 반도체 메모리 장치(300)는 복수개의 레이어 그룹들이 동일한 개수의 레이어들을 구비할 수 있다. 또한, 도 3과 다른 개수의 레이어 그룹들을 구비할 수 있고, 각 레이어 그룹도 다양한 개수의 레이어들을 구비할 수 있다.
계속해서 도 3을 참조하면, 도 3은 특히, 각각의 파워 플랜(PP1 ~ PP3)이 대응되는 레이어 그룹과, 대응되는 레이어 그룹에 인접한 레이어 그룹 사이에 위치하는 예를 도시한다. 예를 들어, 제1 레이어 그룹(LAYG1)에 전력을 공급하는 제1 파워 플랜(PP1)은 제1 레이어 그룹(LAYG1) 및 제2 레이어 그룹(LAYG2) 사이에 위치할 수 있다. 또한, 제2 파워 플랜(PP2)은 제2 레이어 그룹(LAYG2) 및 제3 레이어 그룹(LAYG3) 사이에 위치할 수 있다.
도 3의 레이어 그룹들(LAYG1 ~ LAGY3)은 각각, 동작 특성이 서로 상이할 수 있다. 즉, 도 3의 레이어 그룹들(LAYG1 ~ LAGY3)은 각각, 메모리 용량 및 액세스 시간 중 적어도 하나 이상이 서로 다를 수 있다. 이에 대한 더 자세한 설명은 후술한다.
이렇게 레이어 그룹들(LAYG1 ~ LAGY3)이 서로 다른 동작 특성을 갖는 경우, 서로 다른 동작 특성으로 인하여, 레이어 그룹들(LAYG1 ~ LAGY3) 사이에 전력 노이즈가 발생될 수 있다.
또한, 복수개의 레이어들 중 동시에 액세스되는 레이어들은 서로 다른 레이어 그룹에 포함되도록 설정될 수 있다. 예를 들어, 제1 레이어(LAY1)와 제3 레이어(LAY3)가 동시에 액세스된다면, 제1 레이어(LAY1)는 제1 레이어 그룹(LAYG1)에 포함되고, 제3 레이어(LAY3)는 제3 레이어 그룹(LAYG3)에 포함되도록 설정할 수 있다.
도 3의 파워 플랜들(PP1 ~ PP3)로 전원 전압(VDD) 및 접지 전압(VSS)이 인가된다. 이하에서는, 각 파워 플랜으로 전원 전압 및 접지 전압이 인가되는 다양한 실시예에 대하여 설명한다.
도 4는 도 3의 파워 플랜으로 전원 전압 및 접지 전압이 인가되는 제1 실시예를 나타내는 도면이다.
도 4의 (a)를 참조하면, 전원 전압(VDD)이 파워 플랜들(PP1 ~ PP3)의 일 측으로 인가되고, 접지 전압(VSS)이 파워 플랜들(PP1 ~ PP3)의 타 측으로 인가될 수 있다. 도 4의 (a)는 특히, 각 파워 플랜(PP1 ~ PP3)마다 별도의 전원 전압(VDD) 및 접지 전압(VSS)이 인가되는 예가 도시된다. 이때, 도 4의 (a)의 전원선(LVDD1 ~ LVDD3) 및 접지선(LVSS1 ~ LVSS3)은, 대응되는 파워 플랜의 하부에 위치하는 파워 플랜을 관통하여, 대응되는 파워 플랜에 전원 전압(VDD) 및 접지 전압(VSS)을 인가한다. 도 4의 (a)의 전원선(LVDD1 ~ LVDD3) 및 접지선(LVSS1 ~ LVSS3)은 대응되는 파워 플랜의 하부에 위치하는 파워 플랜을 관통하기 위해, 실리콘 관통전극(TSV: Through Silicon Via)으로 구비될 수 있다.
예를 들어, 제1 파워 플랜(PP1)에는 제1 전원선(LVSS1) 및 제1 접지선(LVSS1)을 통해 전원 전압(VDD) 및 접지 전압(VSS)이 인가될 수 있다. 그리고, 제2 파워 플랜(PP2)에는 제2 전원선(LVSS2) 및 제2 접지선(LVSS2)을 통해 전원 전압(VDD) 및 접지 전압(VSS)이 인가될 수 있다. 마찬가지로, 제3 파워 플랜(PP3)에는 제3 전원선(LVSS3) 및 제3 접지선(LVSS3)을 통해 전원 전압(VDD) 및 접지 전압(VSS)이 인가될 수 있다.
이때, 제2 전원선(LVSS2) 및 제2 접지선(LVSS2)은 제2 파워 플랜(PP2)보다 하부에 위치하는 제1 파워 플랜(PP1)을 관통하여, 제2 파워 플랜(PP2)에 전원 전압(VDD) 및 접지 전압(VSS)을 인가할 수 있다. 그리고 제3 전원선(LVSS3) 및 제3 접지선(LVSS3)은 제3 파워 플랜(PP3)보다 하부에 위치하는 제1 파워 플랜(PP1) 및 제2 파워 플랜(PP2)을 관통하여, 제3 파워 플랜(PP3)에 전원 전압(VDD) 및 접지 전압(VSS)을 인가할 수 있다. 전술한 바와 같이, 제2 전원선(LVSS2) 및 제2 접지선(LVSS2), 및 제3 전원선(LVSS3) 및 제3 접지선(LVSS3)은 각각, 실리콘 관통 전극(TSV)로 구비될 수 있다.
도 4의 (a)는 또한, 전원선(LVDD1 ~ LVDD3) 및 접지선(LVSS1 ~ LVSS3)이 각 레이어들(LAY1 ~ LAY6)도 관통하는 예를 도시한다. 다만 이에 한정되는 것은 아니다. 전원선(LVDD1 ~ LVDD3) 및 접지선(LVSS1 ~ LVSS3)이 파워 플랜(PP1 ~ PP3)만을 관통하는 예는 후술된다.
도 4의 (a)의 경우, 도 4의 (b)와 같이, 파워 플랜(PP)의 일 측으로 전원 전압(VDD)이 인가되고 파워 플랜(PP)의 타 측으로 접지 전압(VSS)이 인가될 수 있다.
도 5는 도 3의 파워 플랜으로 전원 전압 및 접지 전압이 인가되는 제2 실시예를 나타내는 도면이다.
도 5의 (a)를 참조하면, 도 4의 (a)의 실시예와 달리, 복수개의 파워 플랜들(PP1 ~ PP3)이 하나의 전원선(LVDD) 및 접지선(LVSS)을 공유할 수 있다. 예를 들어, 제1 파워 플랜(PP1) 내지 제3 파워 플랜(PP3)에 하나의 전원선(LVDD)에 의해 전원 전압(VDD)이 인가되고, 하나의 접지선(LVSS)에 의해 접지 전압(VSS)이 인가된다.
또한, 전원 전압(VDD) 및 접지 전압(VSS)이 모두 파워 플랜들(PP1 ~ PP3)의 일 측에 인가될 수 있다. 도 5의 (a)의 경우, 도 5의 (b)와 같이 전원 전압(VDD) 및 접지 전압(VSS)이 모두 파워 플랜들(PP1 ~ PP3)의 일 측으로 인가될 수 있다.
다만, 도 5의 반도체 메모리 장치도 도 4와 마찬가지로, 실리콘 관통 전극을 통해 전원선(LVDD) 및 접지선(LVSS)이 상부에 위치하는 파워 플랜에 연결될 수 있다.
이상에서는 실리콘 관통 전극을 통해 전원선 및 접지선이 상부에 위치하는 파워 플랜에 연결되는 예에 대하여 설명하였다. 다만, 이에 한정되는 것은 아니다.
각각, 도 3의 파워 플랜으로 전원 전압 및 접지 전압이 인가되는 제3 실시예 및 제4 실시예를 나타내는 도 6의 (a) 및 (b)을 참조하면, 전원선 및 접지선이 실리콘 관통 전극으로 구비되지 아니하고, 각 파워 플랜들(PP1 ~ PP3)과 외부에서 연결되는 전원선(LVDD1 ~ LVDD3, LVDD) 및 접지선(LVSS1 ~ LVSS3, LVSS)을 통해, 파워 플랜들(PP1 ~ PP3)에 전원 전압(VDD) 및 접지 전압(VSS)이 인가된다.
도 7은 도 3의 파워 플랜으로 전원 전압 및 접지 전압이 인가되는 제5 실시예를 나타내는 도면이다.
도 7을 참조하면, 전원 전압(VDD)이 파워 플랜들(PP1 ~ PP3)의 일 측으로 인가되고, 접지 전압(VSS)이 파워 플랜들(PP1 ~ PP3)의 타 측으로 인가된다. 또한, 각 파워 플랜들(PP1 ~ PP3)마다 별도의 전원 전압(VDD) 및 접지 전압(VSS)이 인가된다. 이때, 전원선(LVDD1 ~ LVDD3) 및 접지선(LVSS1 ~ LVSS3)은, 대응되는 파워 플랜의 하부에 위치하는 파워 플랜을 관통하여, 대응되는 파워 플랜에 전원 전압(VDD) 및 접지 전압(VSS)을 인가됨을 알 수 있다.
도 7은 또한, 각 파워 플랜들(PP1 ~ PP3)로부터 대응되는 레이어 그룹(LAYG1 ~ LAYG3)으로 전원 전압(VDD) 및 접지 전압(VSS)이 인가되는 것을 도시한다. 구체적으로, 제1 파워 플랜(PP1)은 제1 서브 전원선(SLVDD1) 및 제1 서브 접지선(SLVSS1)을 통해, 제1 레이어 그룹(LAY1)으로 전원 전압(VDD) 및 접지 전압(VSS)을 인가할 수 있다. 그리고, 제2 파워 플랜(PP2)은 제2 서브 전원선(SLVDD2) 및 제2 서브 접지선(SLVSS2)을 통해, 제2 레이어 그룹(LAY2)으로 전원 전압(VDD) 및 접지 전압(VSS)을 인가할 수 있다. 마찬가지로, 제3 파워 플랜(PP3)은 제3 서브 전원선(SLVDD3) 및 제3 서브 접지선(SLVSS3)을 통해, 제3 레이어 그룹(LAY3)으로 전원 전압(VDD) 및 접지 전압(VSS)을 인가할 수 있다.
도 4 등에서는 각 파워 플랜으로부터 대응되는 레이어로의 전압 인가에 대하여 설명하지 아니하였으나, 도 7의 설명에 의해 본 발명이 속하는 기술분야의 당업자가 용이하게 실시할 수 있을 것이다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치는, 다양한 형태로 전원 전압 및 접지 전압이 대응되는 파워 플랜으로 인가될 수 있다. 다만, 이하에서는 설명의 편의를 위해 도 7과 같은 형태로 전원 전압 및 접지 전압이 대응되는 파워 플랜으로 인가되는 예에 한하여 설명한다.
다시 도 3을 참조하면, 전술한 바와 같이, 도 3의 레이어 그룹들(LAYG1 ~ LAGY3)은 각각 동작 특성이 서로 상이할 수 있다. 이때, 각 레이어 그룹들(LAYG1 ~ LAGY3)은 다음과 같은 동작 특성을 가질 수 있다.
제어 레이어(LAY0)와 가장 인접하여 위치하는 제1 레이어 그룹(LAYG1)은 메모리 용량은 작으나, 빠른 액세스 시간을 갖는 적어도 하나 이상의 어레이(array, 저장 영역)를 구비할 수 있다. 즉, 사이즈는 작으나 액세스 빈도가 많은 데이터가 제1 레이어 그룹(LAYG1)에 저장될 수 있다. 따라서, 제1 레이어 그룹(LAYG1)은, 예를 들어, 레지스터들 또는 캐시 메모리로 기능할 수 있다.
반면, 제어 레이어(LAY0)에서 가장 멀리 위치하는 제3 레이어 그룹(LAYG3)은 메모리 용량은 크나, 느린 액세스 시간을 갖는 적어도 하나 이상의 어레이를 구비할 수 있다. 즉, 사이즈는 크나 액세스 빈도가 낮은 데이터가 제3 레이어 그룹(LAYG3)에 저장될 수 있다. 따라서, 제3 레이어 그룹(LAYG3)은, 예를 들어, 메인 메모리로 기능할 수 있다.
제1 레이어 그룹(LAYG1)보다는 제어 레이어(LAY0)과의 거리가 멀고 제3 레이어 그룹(LAYG3)보다는 제어 레이어(LAY0)과의 거리가 가까운 제2 레이어 그룹(LAYG2)은, 메모리 용량이 제1 레이어 그룹(LAYG1)보다는 크나 제3 레이어 그룹(LAYG3)보다는 작고, 액세스 시간이 제1 레이어 그룹(LAYG1)보다는 느리나 제3 레이어 그룹(LAYG3)보다는 빠른 적어도 하나 이상의 어레이를 구비할 수 있다. 따라서, 제2 레이어 그룹(LAYG2)은, 예를 들어, 캐시 메모리 또는 메인 메모리로 기능할 수 있다.
이렇듯 본 발명의 실시예에 따른 레이어 그룹들(LAYG1 ~ LAGY3)은 메모리(어레이)의 용량 및 액세스 시간을 달리 설정할 수 있다. 이를 위해, 본 발명의 실시예에 따른 레이어 그룹들(LAYG1 ~ LAGY3)의 구조에 대한 제1 실시예를 나타내는 도 8에 도시되는 바와 같이, 제어 레이어(LAY0)와의 거리가 멀리 위치하는 레이어 그룹일수록 더 많은 개수의 레이어들을 구비하거나, 더 큰 면적의 레이어들을 구비할 수 있다. 또는, 본 발명의 실시예에 따른 레이어 그룹들의 구조에 대한 제2 실시예를 나타내는 도 9에 도시되는 바와 같이, 레이어 그룹들(LAYG1 ~ LAGY3)은, 제어 레이어(LAY0)과의 거리가 멀어질수록 구비되는 레이어에 포함되는 단위 어레이(UA1 ~ UA3)의 면적이 커질 수 있다. 이때, 단위 어레이는 각 레이어에 포함되는 메모리 셀 어레이를 일정 크기로 분할한 것을 말한다.
예를 들어, 도 8에 도시되는 바와 같이, 제어 레이어(LAY0)에서 가장 가까이 위치하는 제1 레이어 그룹(LAYG1)은 하나의 레이어(LAY1)를 구비하고, 제어 레이어(LAY0)에서 가장 멀리 위치하는 제3 레이어 그룹(LAYG3)은 세 개의 레이어들(LAY4 ~ LAY6)을 구비할 수 있다. 이때, 제1 레이어 그룹(LAYG1)에 속하는 제1 레이어(LAY1)보다 제3 레이어 그룹(LAYG3)에 속하는 레이어들(LAY4 ~ LAY6)의 크기가 더 클 수 있다. 또한, 도 9에 도시되는 바와 같이, 제어 레이어(LAY0)에서 가장 가까이 위치하는 제1 레이어 그룹(LAYG1)의 단위 어레이(UA1)보다 제어 레이어(LAY0)에서 가장 멀리 위치하는 제3 레이어 그룹(LAYG3)의 단위 어레이(UA3)의 면적이 더 클 수 있다.
나아가, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 레이어 그룹들(LAYG1 ~ LAYG3)이 상기와 같은 특징을 가질 수 있도록, 구비하는 레이어들의 개수 및 구비하는 레이어들의 면적에 대하여 다양한 실시예로 형성될 수 있다. 또한, 레이어 그룹들(LAYG1 ~ LAYG3)은 각각 서로 다른 종류의 메모리 셀 어레이를 구비할 수도 있다. 예를 들어, 제1 레이어 그룹(LAYG1)은 SRAM 등을 구비할 수 있고, 제2 레이어 그룹(LAYG2)은 DRAM, PRAM 및 STTMRAM 등을 구비할 수 있다. 그리고, 제3 레이어 그룹(LAYG3)은 플래시 메모리를 구비할 수 있다.
이상에서는 메모리 셀 어레이가 구비되는 레이어들에 대한 전력 공급에 대하여 설명하였다. 도 1의 (a)의 반도체 메모리 장치의 제어 레이어(LAY0)에 대한 제1 실시예를 나타내는 도 10에 도시되는 바와 같이, 제어 레이어(LAY0)에도 메모리 셀 어레이가 구비되는 레이어들에 대한 경우와 같은 방법으로 전력이 공급될 수 있다. 즉, 제어 레이어(LAY0)와 제1 레이어 그룹(LAYG1) 사이에, 제어 레이어(LAY0)에 전력을 공급하는 제어 파워 플랜(PP0)을 구비할 수 있다. 제어 레이어(LAY0)에 전력을 공급하는 제어 파워 플랜(PP0)은 다른 파워 플랜들(PP1 ~ PP3)과 마찬가지로, 서브 전원선(SLVDD0) 및 서브 접지선(SLVSS0)을 통해 제어 레이어(LAY0)에 전력을 공급할 수 있다.
또한, 도 1의 (a)의 반도체 메모리 장치의 제어 레이어(LAY0)에 대한 제2 실시예를 나타내는 도 11에 도시되는 바와 같이, 제어 레이어(LAY0)에 대한 별도의 파워 플랜을 구비하지 아니하고, 제어 레이어(LAY0)에 대한 전원선(LVDD0) 및 접지선(LVSS0)을 통해, 전원 전압(VDD) 및 접지 전압(VSS)이 직접 제어 레이어(LAY0)에 인가될 수도 있다.
다만, 이에 한정되는 것은 아니다.
도 12는 도 1의 (a)의 반도체 메모리 장치의 제어 레이어(LAY0)에 대한 제3 실시예를 나타내는 도면이다.
도 12를 참조하면, 제어 레이어(LAY0)는 각 레이어들로의 액세스를 제어하는 컨트롤러 등을 포함하는 제어 로직(CL)과 각 레이어들에 포함되는 메모리 셀 어레이를 구동시키는 메모리 어레이 구동 회로(DRV)를 구비한다. 그리고, 제어 로직(CL)과 메모리 어레이 구동 회로(DRV)에 대한 전력 공급을 별도로 수행할 수 있다. 예를 들어, 도 12에 도시되는 바와 같이, 제어 로직(CL)에는 전원 전압(VDD) 및 접지 전압(VSS)이 직접 인가될 수 있다. 반면, 메모리 어레이 구동 회로(DRV)에는, 제어 레이어(LAY0)와 제1 레이어 그룹(LAYG1) 사이에 구비되는 제어 파워 플랜(PP0)으로부터 전원 전압(VDD) 및 접지 전압(VSS)이 인가될 수 있다. 메모리 어레이 구동 회로(DRV)에 전력을 공급하는 제어 파워 플랜(PP0)은 전원선(LVDD0) 및 접지선(LVSS0)을 통해 인가되는 전원 전압(VDD) 및 접지 전압(VSS)을, 서브 전원선(SLVDD0) 및 서브 접지선(SLVSS0)을 통해 메모리 어레이 구동 회로(DRV)로 인가한다.
도 13은 도 1의 (a)의 반도체 메모리 장치에 대한 제2 실시예를 나타내는 도면이다.
도 13을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(1300)는 도 1의 (b)의 파워 플랜(PP)을 적어도 하나 이상 구비하는 한편, 레이어들 또는 레이어 그룹들(LAYG1 ~ LAGY3) 사이에, 접지 전압(VSS)이 인가되는 적어도 하나 이상의 접지 플랜(GP1 ~ GP3)을 더 구비한다. 본 발명의 실시예에 따른 반도체 메모리 장치는 레이어들(LAY1 ~ LAY6) 또는 레이어 그룹들(LAYG1 ~ LAGY3) 사이에 적어도 하나 이상의 접지 플랜(GP1 ~ GP3)을 구비함으로써, 레이어에서 발생 또는 레이어로 유입될 수 있는 EMI(Electromagnetic Interference), 즉 전자기 장애를 최소화할 수 있다.
이때, 도 13의 반도체 메모리 장치(1300)는 도 3 등과 같은 형태로 도 1의 (b)의 파워 플랜(PP)을 구비될 수도 있다. 예를 들어, 도 1의 (a)의 반도체 메모리 장치에 대한 제3 실시예(1400)를 나타내는 도 14에 도시되는 바와 같이, 각 레이어 그룹들(LAYG1 ~ LAGY3) 사이에 파워 플랜(PP1 ~ PP3) 및, 별도의 접지 플랜(GP1 ~ GP3)이 함께 구비될 수 있다.
다시 도 13을 참조하면, 도 13의 반도체 메모리 장치(1300)는 모든 접지 플랜들(GP1 ~ GP3)에 의해 공유되고 모든 접지 플랜들(GP1 ~ GP3)의 양 측으로 접지 전압(VSS)이 인가되는 예를 도시하고 있으나, 이에 한정되는 것은 아니다. 도 4 내지 도 7의 예와 마찬가지로, 다양한 형태로 접지 전압이 접지 플랜들로 인가될 수 있다.
이상에서는 레이어와 레이어, 또는 레이어 그룹과 레이어 그룹 사이에 구비되는 파워 플랜 및/또는 접지 플랜을 구비하여, 전력 노이즈 및/또는 전자기 장애 등을 최소화할 수 있는, 본 발명의 실시예에 따른 반도체 메모리 장치들에 대하여 설명하였다. 이하에서는, 적층된 레이어들의 외부에 파워 플랜 및/또는 접지 플랜이 구비되는 본 발명의 실시예에 따른 반도체 메모리 장치들에 대하여 설명한다.
도 15는 도 1의 (a)의 반도체 메모리 장치에 대한 제4 실시예를 나타내는 단면도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(1500)는 적층된 레이어들(LAYs)의 외부를 둘러싸는 파워 플랜(OutPP)을 구비한다. 도 15의 적층된 레이어들(LAY2)의 외부에 위치하는 파워 플랜(PP)은 도 1의 (b)와 같이, 접지 전압(VSS)과 전원 전압(VDD)이 인가되는 영역이, 하나의 평면 상에서 교대로 배치되고, 그 사이에 디커플링 커패시터(DCAP)가 형성되는 형상으로 구비될 수 있다. 이때, 도 16에 도시되는 것과 같이, 도 15의 반도체 메모리 장치(1500)는 적층된 레이어들(LAYs)의 외부의 각 측면에, 도 1의 (b)와 같은 동일한 구조의 파워 플랜(OutPP)들을 구비할 수 있다.
반면, 도 15의 적층된 레이어들(LAYs)의 외부에 위치하는 파워 플랜(OutPP)이 도 2의 (a)와 같이 전원 전압이 인가되는 레이어와 접지 전압이 인가되는 레이어가 인접하여 위치하여, 두 개의 레이어들(OutPP1, OutPP2) 사이에 디커플링 커패시터가 형성되는 형상으로 구비될 수 있다. 이때, 도 17에 도시되는 것과 같이, 도 15의 반도체 메모리 장치(1500)는 적층된 레이어들(LAYs)의 외부의 각 측면에, 도 2의 (a)와 동일한 구조의 파워 플랜(OutPP1, OutPP2)을 구비할 수 있다.
또한, 도 15의 적층된 레이어들(LAYs)의 외부에 위치하는 파워 플랜(OutPP)이 도 2의 (b)와 같이 하나의 레이어에 전원 전압이 인가되는 영역(OutPP1)과 접지 전압이 인가되는 영역(OutPP2)으로 양분되어, 인접하여 위치하는 양분된 영역의 사이에 디커플링 커패시터가 형성되는 형상으로 구비될 수 있다. 이때, 도 18에 도시되는 것과 같이, 도 15의 반도체 메모리 장치(1500)는 적층된 레이어들(LAYs)의 외부의 각 측면에, 도 2의 (b)와 같은 동일한 구조의 파워 플랜들(OutPP1, OutPP2)을 구비할 수 있다.
나아가, 도 19에 도시되는 바와 같이, 도 15의 반도체 메모리 장치(1500)는 적층된 레이어들(LAYs)의 상부에도 파워 플랜(OutPP)을 구비할 수 있다. 또한, 도시되지는 아니하였으나, 외측 중 일부만이 파워 플랜을 구비할 수도 있다.
이렇듯, 본 발명의 실시예에 따른 반도체 메모리 장치는 적층된 레이어들의 외부에 파워 플랜을 구비함으로써, 전력 노이즈의 발생 또는 유입을 보다 확실하게 방지할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 나아가, 도 15와 같이 적층된 레이어들의 외부에 위치하는 파워 플랜과 함께, 도 3 등에서 설명된 레이어 그룹들 사이에 위치하는 파워 플랜도 구비할 수 있다. 또한, 본 발명의 실시예에 따른 반도체 메모리 장치는 도 15와 같이 적층된 레이어들의 외부에 위치하는 파워 플랜과 함께, 도 13 등에서 설명된 접지 플랜을 적층된 레이어들의 외부 또는 레이어(레이어 그룹)들 사이에 구비할 수도 있다. 이에 대한 자세한 설명은, 도 3, 도 13 및 도 15 등의 설명으로부터 당업자가 용이하게 실시할 수 있는 사항이므로, 생략한다.
도 20은 도 1의 (a)의 반도체 메모리 장치에 대한 제5 실시예를 나타내는 단면도이다. 도 20을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(2000)는 전술된 파워 플랜들(P1 ~ P3)에 열 발산을 위한 열발산 패스(HS)를 형성할 수 있다. 열발산 패스(HS)는 파워 플랜들(P1 ~ P3)에 구비되는 작은 크기의 써머 레지스터(미도시)와 연결될 수 있다. 본 발명의 실시예에 따른 반도체 메모리 장치(2000)는 별도의 열 발산판(Heat Sink)를 구비하지 아니할 수 있다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 레이아웃 면적을 줄일 수 있다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함하는 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(2100)은 버스(2110)에 전기적으로 연결된 프로세서(2120), 사용자 인터페이스(2130) 및 반도체 메모리 장치(100)를 구비한다. 반도체 메모리 장치(100)는 이상에서 설명된 예들 중 하나일 수 있다. 반도체 메모리 장치(100)에는 프로세서(2120)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템 장치(2100)는 나아가, 전술된 전원 전압 및 접지 전압을 대응되는 파워 플랜에 인가하는 파워 공급 장치(2140)를 더 구비할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들어, 도 1은 제어 레이어가 가장 하부에 위치하는 예를 도시하고 있으나, 이에 한정되는 것은 아니다. 도 22와 같이, 제어 레이어(LAY0)가 저장 레이어들(LAY1 ~ LAYn, LAY1'~ LAYn'의 중앙에 위치할 수 있다. 또한, 전술된 다양한 실시예들을 결합한 새로운 실시예들이 존재할 수 있다. 예를 들어, 도 16과 같이, 적층된 레이어들의 외부에 파워 플랜을 구비하면서도 도 12와 같은 구조로 제어 레이어에 전력을 공급할 수도 있다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 각각 메모리 셀 어레이를 구비하고, 적층되는 복수개의 레이어들; 및
    상기 복수개의 레이어들에 전력을 공급하는 적어도 하나 이상의 파워 플랜을 구비하고,
    상기 파워 플랜은,
    전원 전압이 인가되는 영역 및 접지 전압이 인가되는 영역이 서로 인접하여 위치하여, 상기 전원 전압이 인가되는 영역 및 상기 접지 전압이 인가되는 영역의 사이에 디커플링 커패시터를 형성함으로써, 상기 레이어들로 유입되거나 상기 레이어들로부터 발생되는 전력 노이즈를 디커플링(decoupling)시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 파워 플랜은,
    상기 전원 전압이 인가되는 영역과 상기 접지 전압이 인가되는 영역이 동일한 레이어에 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 전원 전압이 인가되는 영역과 상기 접지 전압이 인가되는 영역이 상기 동일한 레이어 상에 교대로 위치하여, 인터레이스(interlace)된 형상으로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 파워 플랜은,
    전원 전압이 인가되는 영역과 접지 전압이 인가되는 영역이 서로 다른 레이어에 구비되는 것은 특징으로 하는 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 파워 플랜은,
    상기 복수개의 레이어들 중, 메모리 용량 및 액세스 시간 중 적어도 하나 이상의 동작 특성이 서로 상이한 레이어들 사이에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 복수개의 레이어들을 동작 특성에 따라 복수개의 레이어 그룹들로 분류할 때,
    상기 파워 플랜은,
    상기 복수개의 레이어 그룹들 중 인접하여 위치하는 레이어 그룹들 사이에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 파워 플랜은,
    상기 적층된 레이어들의 외측의 일부 또는 전부를 둘러싸는 형상으로 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 파워 플랜은,
    상기 복수개의 레이어들 중, 메모리 용량 및 액세스 시간 중 적어도 하나 이상의 동작 특성이 서로 상이한 레이어들 사이, 및 상기 적층된 레이어들의 외측의 일부 또는 전부에 구비되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 복수개의 레이어들에 포함되는 메모리 셀 어레이로의 액세스를 제어하는제어 로직 및 상기 복수개의 레이어들에 포함되는 메모리 셀 어레이를 구동시키는 메모리 어레이 드라이빙 회로를 포함하는 제어 레이어를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 제어 레이어와, 상기 복수개의 레이어들 중 상기 제어 레이어에 가장 인접하여 위치하는 레이어 사이에, 상기 제어 레이어에 전력을 공급하는 제어 파워 플랜을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9 항에 있어서,
    상기 제어 레이어의 제어 로직에는 직접, 상기 전원 전압 및 상기 접지 전압이 인가되고,
    상기 제어 레이어의 상기 메모리 어레이 드라이빙 회로에는 상기 제어 레이어와, 상기 복수개의 레이어들 중 상기 제어 레이어에 가장 인접하여 위치하는 레이어 사이에, 상기 제어 레이어에 전력을 공급하는 제어 파워 플랜을 통해 전력이 공급되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1 항에 있어서,
    상기 복수개의 레이어들 중 임의의 두 레이어들 사이에 위치하고 접지 전압이 인가되는 접지 플랜을 적어도 하나 이상 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 접지 플랜은,
    상기 파워 플랜과 인접하여 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1 항에 있어서,
    상기 파워 플랜으로부터 상기 반도체 메모리 장치의 외부로 연결되는 열 발산 패스(path)를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1 항에 있어서,
    상기 파워 플랜으로 인가되는 상기 전원 전압 및 상기 접지 전압은, 상기 반도체 메모리 장치의 외부에 위치하는 파워 공급 장치로부터 공급되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제1 항에 있어서,
    상기 파워 플랜으로 상기 전원 전압 및 상기 접지 전압을 공급하는 전원선 및접지선이 더 구비되고,
    상기 전원선 및 상기 접지선은,
    상기 파워 플랜은 양 측 또는 일 측에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16 항에 있어서,
    상기 파워 플랜이 복수개로 구비되는 경우,
    상기 전원선 및 상기 접지선은,
    복수개의 파워 플랜들에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16 항에 있어서,
    상기 파워 플랜이 복수개로 구비되는 경우,
    상기 전원선 및 상기 접지선은,
    복수개의 파워 플랜들 각각에 대하여 구비되고,
    실리콘 관통전극을 이용하여, 상기 복수개의 파워 플랜들 중 상부에 위치하는 파워 플랜으로의 상기 전원선 및 상기 접지선을 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 각각 메모리 셀 어레이를 구비하고, 적층되는 복수개의 레이어들; 및
    상기 복수개의 레이어들에 전력을 공급하는 적어도 하나 이상의 파워 플랜을 포함하는 반도체 메모리 장치를 구비하는 컴퓨팅 시스템에 있어서,
    상기 파워 플랜은,
    전원 전압이 인가되는 영역 및 접지 전압이 인가되는 영역이 서로 인접하여 위치하여, 상기 전원 전압이 인가되는 영역 및 상기 접지 전압이 인가되는 영역의 사이에 디커플링 커패시터를 형성함으로써, 상기 레이어들로 유입되거나 상기 레이어들로부터 발생되는 전력 노이즈를 디커플링(decoupling)시키는 것을 특징으로 하는 컴퓨팅 시스템.
  20. 제19 항에 있어서,
    상기 전원 전압이 인가되는 영역과 상기 접지 전압이 인가되는 영역이 상기 동일한 레이어 상에 교대로 위치하여, 인터레이스(interlace)된 형상으로 구비되는 것을 특징으로 하는 컴퓨팅 시스템.
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