KR20150020849A - 비휘발성 메모리 장치, 이를 이용하는 반도체 시스템 및 컴퓨터 장치 - Google Patents

비휘발성 메모리 장치, 이를 이용하는 반도체 시스템 및 컴퓨터 장치 Download PDF

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Abstract

비휘발성 메모리 장치는 메모리 셀 어레이, 복수의 ADC 및 경로 선택부를 포함한다. 상기 메모리 셀 어레이는 복수의 서브 어레이를 포함한다. 상기 복수의 ADC는 상기 복수의 서브 어레이의 메모리 셀로부터 출력되는 센싱전압을 감지한다. 상기 경로 선택부는 제 1 동작 모드에서 상기 복수의 서브 어레이와 상기 복수의 ADC를 일 대 일로 연결시키고, 제 2 동작 모드에서 상기 복수의 ADC를 전원전압 단과 각각 연결시킨다.

Description

비휘발성 메모리 장치, 이를 이용하는 반도체 시스템 및 컴퓨터 장치 {NON-VOLATILE MEMORY APPARATUS, SEMICONDUCTOR SYSTEM AND COMPUTER DEVICE USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 비휘발성 메모리 셀을 포함하는 메모리 장치 및 이를 이용하는 반도체 시스템에 관한 것이다.
일반적으로 DRAM은 캐패시터로 구성된 메모리 셀을 포함하고, 상기 메모리 셀에 전하를 충전하여 데이터를 저장한다. 그러나, 캐패시터의 특성상 누설전류가 존재하기 때문에, 상기 DRAM은 휘발성 메모리라는 단점을 갖는다. 상기 DRAM의 단점을 개선하기 위해, 비휘발성이며 데이터의 리텐션이 불필요한 메모리들이 개발되고 있다. 특히, 메모리 셀 구조를 변화시켜 비휘발성을 구현하려는 시도가 계속되고 있으며, 그 중 하나가 저항성 메모리 셀을 포함하는 저항 메모리 장치이다.
저항 메모리 장치는 가변 저항성 물질로 구성된 메모리 셀을 포함하고, 상기 가변 저항성 물질은 자신을 통해 흐르는 전류의 크기에 따라 가변되는 저항 값을 가질 수 있다. 따라서, 상기 메모리 셀로 인가되는 전류의 크기를 조절함으로써 원하는 데이터를 상기 메모리 셀에 기입할 수 있다. 예를 들어, 상기 메모리 셀이 고 저항 상태인 경우, 상기 메모리 셀은 0 데이터를 저장하고 있는 것일 수 있고, 상기 메모리 셀이 저 저항 상태인 경우, 상기 메모리 셀은 1 데이터를 저장하고 있는 것일 수 있다. 또한, 상기 가변 저항성 물질은 3개 이상의 저항 상태를 가질 수 있다. 따라서, 상기 저항 메모리 장치의 메모리 셀은 복수 비트의 데이터를 저장할 수 있는 멀티 레벨 셀로 활용될 수 있다.
도 1은 종래기술에 따른 저항성 메모리 장치(10)의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 상기 저항성 메모리 장치(10)는 메모리 셀 어레이(11), 로우 디코딩부(12), 컬럼 디코딩부(13) 및 리드 드라이버(14)를 포함한다. 상기 메모리 셀 어레이(11)에는 복수의 워드라인(WL0-WL2)과 비트라인(BL0-BL2)이 배치되고, 상기 워드라인(WL0-WL2)과 비트라인(BL0-BL2)의 교차 지점에는 메모리 셀(MC)이 연결된다. 상기 로우 디코딩부(12)는 로우 어드레스에 응답하여 억세스하려는 워드라인을 선택하고, 상기 컬럼 디코딩부(13)는 컬럼 어드레스에 응답하여 억세스하려는 비트라인을 선택한다. 따라서, 특정한 워드라인과 비트라인이 선택됨으로써, 특정한 메모리 셀이 억세스될 수 있다.
상기 리드 드라이버(14)는 리드 동작에서 상기 억세스된 메모리 셀(MC)로 센싱 전류 및/또는 전압을 인가하고, 상기 메모리 셀(MC)의 저항 값에 따라 변하는 전압 및/또는 전류를 감지함으로써 상기 메모리 셀(MC)에 저장된 데이터를 읽을 수 있다. 상기 메모리 셀(MC)이 멀티 레벨 셀인 경우, 상기 메모리 셀(MC)에 저장된 복수 비트의 데이터를 정확하게 읽기 위해서, 상기 리드 드라이버(14)는 아날로그 투 디지털 컨버터(analog to digital converter, ADC)를 포함할 수 있다.
본 발명의 실시예는 멀티 레벨 데이터를 리드하는데 사용되는 아날로그 투 디지털 컨버터를 다양한 용도로 활용할 수 있는 비휘발성 메모리 장치 및 이를 이용하는 반도체 시스템을 제공한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 복수의 서브 어레이를 포함하는 메모리 셀 어레이; 상기 복수의 서브 어레이의 메모리 셀로부터 출력되는 센싱전압을 감지하기 위한 복수의 ADC; 및 제 1 동작 모드에서 상기 복수의 서브 어레이와 상기 복수의 ADC를 일 대 일로 연결시키고, 제 2 동작 모드에서 상기 복수의 ADC를 전원전압 단과 각각 연결시키는 경로 선택부를 포함한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 제 1 메모리 뱅크의 메모리 셀들로부터 출력되는 센싱전압을 감지하는 제 1 ADC 어레이; 제 2 메모리 뱅크의 메모리 셀들로부터 출력되는 센싱전압을 감지하는 제 2 ADC 어레이; 상기 제 1 메모리 뱅크에 대한 노멀 동작이 수행되지 않을 때, 상기 제 1 ADC 어레이를 전원전압 단과 연결시키는 제 1 경로 선택부; 및 상기 제 2 뱅크에 대한 노멀 동작이 수행되지 않을 때 상기 제 2 ADC 어레이를 상기 전원전압 단과 연결시키는 제 2 경로 선택부를 포함한다.
본 발명의 일 실시예에 따른 반도체 시스템은 프로세서; 및 전원전압과 상기 프로세서로부터 복수의 커맨드를 수신하여 동작하는 비휘발성 메모리를 포함하고, 상기 비휘발성 메모리는 메모리 셀 어레이에 저장된 데이터를 리드하는 ADC 어레이; 및 상기 복수의 커맨드 중 하나에 응답하여 상기 ADC 어레이를 상기 전원전압 단과 연결시키는 경로 선택부를 포함한다.
본 발명의 일 실시예에 따른 반도체 시스템은 프로세서; 및 전원전압을 수신하여 동작하는 비휘발성 메모리를 포함하고, 상기 비휘발성 메모리는 제 1 동작 모드에서 메모리 셀 어레이에 저장된 데이터를 리드하는 ADC 어레이; 제 2 동작 모드에서 상기 ADC 어레이를 상기 전원전압 단과 연결시키는 경로 선택부; 및 상기 제 2 동작 모드에서 상기 ADC 어레이의 출력에 응답하여 상기 전원전압의 레벨을 조절하는 디커플링 캡 어레이를 포함한다.
본 발명의 일 실시예에 따른 반도체 시스템은 클럭을 생성하여 비휘발성 메모리로 제공하는 프로세서; 및 전원전압 및 상기 클럭을 수신하여 동작하는 상기 비휘발성 메모리를 포함하고, 상기 비휘발성 메모리는 제 1 동작 모드에서 메모리 셀 어레이에 저장된 데이터를 리드하는 ADC 어레이; 및 제 2 동작 모드에서 상기 ADC 어레이를 전원전압 단과 연결시키는 경로 선택부를 포함하며, 상기 프로세서는 상기 제 2 동작 모드에서 상기 ADC 어레이의 출력에 기초하여 상기 클럭의 주파수를 변경시킨다.
본 발명의 일 실시예에 따른 컴퓨터 장치는 프로세서; 상기 프로세서와 통신하는 비휘발성 메모리; 및 상기 프로세서로 제 1 전원전압을 제공하고, 상기 비휘발성 메모리로 제 2 전원전압을 제공하는 전원 관리 회로를 포함하고, 상기 비휘발성 메모리는 제 1 커맨드에 응답하여 메모리 셀 어레이에 저장된 데이터를 리드하는 ADC 어레이; 및 제 2 커맨드에 응답하여 상기 ADC 어레이를 제 1 전원전압 단과 연결시키고, 제 3 커맨드에 응답하여 상기 ADC 어레이를 제 2 전원전압 단과 연결시키는 경로 선택부를 포함한다.
본 발명의 실시예는 데이터를 리드하는데 사용하는 아날로그 투 디지털 컨버터를 전압 노이즈 모니터링 용도로 활용하므로 별도의 모니터링 회로를 구비할 필요가 없으며, 반도체 장치의 면적을 개선하고 신뢰성을 향상시킬 수 있다.
도 1은 종래기술에 따른 저항성 메모리 장치의 구성을 개략적으로 보여주는 블록도,
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 블록도,
도 3은 도 2의 경로 선택부의 실시예의 구성을 보여주는 도면,
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 블록도,
도 5는 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 개략적으로 보여주는 블록도,
도 6은 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 개략적으로 보여주는 블록도,
도 7은 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 개략적으로 보여주는 블록도,
도 8은 본 발명의 일 실시예에 따른 컴퓨터 장치의 구성을 개략적으로 보여주는 블록도,
도 9는 본 발명의 일 실시예에 따른 스토리지 시스템의 구성을 개략적으로 보여주는 블록도,
도 10은 본 발명의 일 실시예에 따른 고체 상태 스토리지 시스템의 구성을 개략적으로 보여주는 블록도이다.
도 2에서, 비휘발성 메모리 장치(1)는 메모리 셀 어레이(110), ADC 어레이(120) 및 경로 선택부(130)를 포함한다. 본 명세서에서, ADC는 아날로그 투 디지털 컨버터를 의미하는 용어로 사용될 수 있다. 상기 메모리 셀 어레이(110)에는 로우 방향으로 복수의 워드라인(WL0-WL2)이 배치되고, 컬럼 방향으로 복수의 비트라인(BL0-BL2)이 배치된다. 상기 워드라인(WL0-WL2)과 비트라인(BL0-BL2)이 교차하는 지점에는 메모리 셀(MC)이 연결된다. 상기 메모리 셀(MC)은 저항성 물질로 구성되어 저항 변화에 따라 원하는 데이터를 저장할 수 있다. 상기 메모리 셀(MC)은 0과 1의 논리 레벨을 갖는 1비트의 데이터를 저장할 수 있고, 2비트 이상의 멀티 레벨 데이터를 저장할 수도 있다.
상기 메모리 셀 어레이(110)는 복수의 서브 어레이(도시하지 않음)로 구획될 수 있다. 상기 메모리 셀 어레이(110) 주변에는 로우 디코딩부(140) 컬럼 디코딩부(150)가 배치된다. 상기 로우 디코딩부(150)는 로우 어드레스 신호에 응답하여 억세스하려는 워드라인을 선택할 수 있다. 상기 컬럼 디코딩부(150)는 컬럼 어드레스 신호에 응답하여 억세스하려는 비트라인을 선택할 수 있다. 상기 로우 디코딩부(140) 및 컬럼 디코딩부(150)에 의해 특정 워드라인과 비트라인이 선택되면, 특정 메모리 셀이 억세스될 수 있다.
상기 ADC 어레이(120)는 복수의 ADC를 포함한다. 상기 ADC 어레이(120)는 상기 메모리 셀 어레이(110)의 메모리 셀(MC)에 저장된 데이터를 리드할 수 있다. 즉, 상기 ADC 어레이(120)는 상기 메모리 셀 어레이(110)의 메모리 셀(MC)로부터 출력되는 센싱전압을 감지할 수 있다. 상기 복수의 ADC는 예를 들어, 상기 메모리 셀 어레이(110)를 구성하는 서브 어레이의 개수와 동일한 개수로 구비될 수 있지만 이에 한정하는 것은 아니다, 상기 복수의 ADC는 상기 서브 어레이와 각각 연결되어, 상기 메모리 셀 어레이(110)의 메모리 셀(MC)로부터 출력되는 센싱전압을 수신할 수 있다. 상기 복수의 ADC는 각각의 서브 어레이와 일 대 일로 연결될 수 있다.
상기 경로 선택부(130)는 제 1 동작 모드에서 상기 ADC 어레이(120)의 상기 복수의 ADC를 상기 각각의 서브 어레이와 일 대 일로 연결시킬 수 있고, 제 2 동작 모드에서 상기 복수의 ADC를 전원전압 단(VDD)과 연결시킬 수 있다. 본 발명의 실시예에서, 상기 제 1 동작 모드는 노멀 동작 모드일 수 있고, 상기 제 2 동작 모드는 상기 노멀 모드 이외의 어떠한 다른 동작 모드일 수 있다. 상기 노멀 동작 모드는 상기 비휘발성 메모리 장치(1)가 데이터를 출력하는 동작으로서 예를 들어 리드 동작을 의미할 수 있다. 상기 제 2 동작 모드는 상기 리드 동작 이외에 상기 비휘발성 메모리 장치(1)가 수행할 수 있는 모든 동작 모드를 의미할 수 있다.
상기 제 1 및 제 2 동작 모드는 동작 모드 설정신호(OPC)에 의해 구분될 수 있다. 상기 동작 모드 설정신호(OPC)는 상기 비휘발성 메모리 장치(1)의 내부 제어회로에서 생성될 수 있을 뿐만 아니라 외부 장치로부터 수신할 수도 있다. 상기 경로 선택부(130)는 상기 동작 모드 설정신호(OPC)에 응답하여 상기 ADC 어레이(120)를 상기 메모리 셀 어레이(110) 및 상기 전원전압 단(VDD) 중 하나로 연결시킬 수 있다. 예를 들어, 상기 경로 선택부(130)는 상기 동작 모드 설정신호(OPC)가 디스에이블된 상태이면 상기 ADC 어레이(120)를 상기 메모리 셀 어레이(110)와 연결시키고, 상기 동작 모드 설정신호(OPC)가 인에이블되면 상기 ADC 어레이(120)를 상기 전원전압 단(VDD)과 연결시킬 수 있다. 특히, 상기 경로 선택부(130)는 상기 ADC 어레이(120)를 구성하는 복수의 ADC를 각각 상기 전원전압 단(VDD)과 병렬로 연결시킬 수 있다.
상기 경로 선택부(130)는 상기 ADC 어레이(120)의 활용성을 증가시킬 수 있다. 상기 ADC 어레이(120)를 구성하는 복수의 ADC는 메모리 셀(MC)에 저장된 데이터 값을 리드할 수 있으면 충분하므로 고성능의 ADC를 사용할 필요가 없다. 그러나, 데이터 값을 판별하는 정도의 성능을 갖는 ADC를 이용해서 전원의 노이즈를 검출하는 것은 사실상 불가능하다. 따라서, 상기 경로 선택부(130)는 상기 복수의 ADC를 상기 전원전압 단(VDD)과 병렬로 연결시킴으로써 상기 복수의 ADC가 일체로 고성능 ADC로 동작할 수 있도록 한다.
도 2에서, 상기 비휘발성 메모리 장치(1)는 데이터 출력부(160)를 더 포함할 수 있다. 상기 데이터 출력부(160)는 상기 ADC 어레이(120)와 연결되고, 상기 복수의 ADC로부터 출력되는 신호를 수신한다. 상기 데이터 출력부(160)는 상기 복수의 ADC의 출력신호를 조합하여 출력 데이터(DOUT)를 생성할 수 있다. 생성된 출력 데이터(DOUT)는 데이터 버스를 통해 외부 장치로 출력될 수 있다.
도 3은 도 2의 경로 선택부(130)의 실시예의 구성을 보여주는 도면이다. 도 3에서, 상기 경로 선택부(130)는 복수의 먹스(MUX)와 복수의 지연부(DELAY)를 포함할 수 있다. 대표적으로, 도 3에서 3개의 먹스(MUX)와 2개의 지연부(DELAY)를 도시하였으나, 상기 먹스(MUX) 및 지연부(DELAY)의 개수는 ADC 또는 서브 어레이의 개수에 따라 증가될 수 있음을 알 수 있다. 상기 제 1 먹스(131)는 상기 동작 모드 설정신호(OPC)에 응답하여 상기 메모리 셀 어레이(110)의 제 1 서브 어레이에서 출력되는 제 1 센싱전압(VSEN0)과 상기 전원전압(VDD) 중 하나를 제 1 ADC(136)의 입력 단과 연결시킨다. 상기 제 1 지연부(134)는 상기 동작 모드 설정신호(OPC)를 소정 시간 지연시켜 상기 제 2 먹스(132)로 제공한다.
상기 제 2 먹스(132)는 상기 메모리 셀 어레이(110)의 제 2 서브 어레이에서 출력되는 제 2 센싱전압(VSEN1) 및 상기 전원전압(VDD)을 수신한다. 제 2 먹스(132)는 상기 제 1 지연부(134)에 의해 지연된 상기 동작 모드 설정신호(OPC)에 응답하여 상기 제 2 센싱전압(VSEN1)과 상기 전원전압(VDD) 중 하나를 제 2 ADC(137)의 입력 단과 연결시킨다. 상기 제 2 지연부(135)는 상기 제 1 지연부(134)에 의해 지연된 동작 모드 설정신호(OPC)를 소정 시간 지연시켜 제 3 먹스(133)로 제공한다. 상기 제 3 먹스(138)는 상기 제 2 지연부(135)에 의해 지연된 동작 모드 설정신호(OPC)에 응답하여 상기 메모리 셀 어레이(110)의 제 3 서브 어레이로부터 출력되는 제 3 센싱전압(VSEN2)과 상기 전원전압(VDD) 중 하나를 상기 제 3 ADC(138)의 입력 단과 연결시킨다.
상기 제 1 및 제 2 지연부(134, 135)는 동일한 지연량을 가질 수 있고, 상기 지연량은 임의로 결정될 수 있다. 상기 제 1 및 제 2 지연부(134, 135)는 상기 제 1 내지 제 3 ADC(136, 137, 138)의 샘플링 타이밍을 결정할 수 있다. 상기 제 1 및 제 2 지연부(134, 135)의 지연시간을 각각 t라고 할 때, 상기 제 1 먹스(131)는 A 시점에서 상기 전원전압(VDD)을 상기 제 1 ADC(136)로 제공하고, 상기 제 2 먹스(132)는 A+t 시점에 상기 전원전압(VDD)을 상기 제 2 ADC(137)로 제공하며, 상기 제 3 먹스(133)는 A+2*t 시점에 상기 전원전압(VDD)을 상기 제 3 ADC(138)로 제공할 수 있다. 따라서, 상기 제 1 ADC(136)는 A 시점에 상기 전원전압(VDD)의 레벨을 디지털 코드로 변환하고, 상기 제 2 ADC(137)는 A+t 시점에 상기 전원전압(VDD)의 레벨을 디지털 코드로 변환하며, 상기 제 3 ADC(138)는 A+t*2 시점에 상기 전원전압(VDD)의 레벨을 디지털 코드로 변환할 수 있다. 따라서, 상기 제 1 내지 제 3 ADC(136, 137, 138)는 t 시간 간격으로 상기 전원전압(VDD)의 레벨을 샘플링하여 상기 전원전압(VDD)의 레벨을 디지털 코드로 변환할 수 있다. 따라서, 상기 제 1 내지 제 3 ADC(136, 137, 138)는 짧은 시간 간격으로 상기 전원전압(VDD)을 샘플링할 수 있는 고성능 ADC로 동작될 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(2)의 구성을 보여주는 도면이다. 도 4에서, 상기 비휘발성 메모리 장치(2)는 제 1 메모리 뱅크(210A), 제 2 메모리 뱅크(210B), 제 1 ADC 어레이(220A), 제 2 ADC 어레이(220B), 제 1 경로 선택부(230A) 및 제 2 경로 선택부(230B)를 포함한다. 상기 제 1 및 제 2 메모리 뱅크(210A, 210B)는 상기 비휘발성 메모리 장치(2)의 메모리 셀 어레이를 구성할 수 있다. 상기 제 1 및 제 2 메모리 뱅크(210A, 210B)는 각각 복수의 워드라인(WL0-WL2)과 비트라인(BL00-BL02, BL10-12)이 배치되고, 상기 워드라인(WL0-WL2)과 비트라인(BL00-BL02, BL10-BL12)이 교차하는 지점에 메모리 셀(MC)이 연결될 수 있다.
상기 제 1 및 제 2 메모리 뱅크(210A, 210B) 주위에는 로우 디코딩부(240) 및 서브 컬럼 디코딩부(250A, 250B)가 배치될 수 있다. 상기 로우 디코딩부(240)는 로우 어드레스 신호에 응답하여 특정 워드라인을 선택할 수 있다. 상기 서브 컬럼 디코딩부(250A, 250B)는 각각 컬럼 어드레스 신호에 응답하여 상기 제 1 및 제 2 메모리 뱅크(210A, 210B)에 배치되는 특정 비트라인을 선택할 수 있다. 따라서, 특정한 워드라인과 비트라인이 선택되면 특정한 메모리 셀이 억세스될 수 있다.
상기 제 1 ADC 어레이(220A)는 상기 제 1 메모리 뱅크(210A)의 메모리 셀에 저장된 데이터를 리드할 수 있다. 상기 제 1 ADC 어레이(220A)는 상기 제 1 메모리 뱅크(210A)의 메모리 셀로부터 출력되는 센싱전압을 수신할 수 있다. 상기 제 1 ADC 어레이(220A)는 복수의 ADC를 포함하고, 상기 복수의 ADC는 각각 상기 제 1 메모리 뱅크(210A)를 구성하는 서브 어레이와 일 대 일로 연결될 수 있다. 상기 제 2 ADC 어레이(220B)는 상기 제 2 메모리 뱅크(210B)의 메모리 셀에 저장된 데이터를 리드할 수 있다. 상기 제 2 ADC 어레이(220B)는 상기 제 2 메모리 뱅크(210B)의 메모리 셀로부터 출력되는 센싱전압을 수신할 수 있다. 상기 제 2 ADC 어레이(220B)는 복수의 ADC를 포함하고, 상기 복수의 ADC는 각각 상기 제 2 메모리 뱅크(210B)를 구성하는 서브 어레이와 일 대 일로 연결될 수 있다.
상기 제 1 경로 선택부(230A)는 상기 제 1 메모리 뱅크(210A)에 대한 노멀 동작이 수행되지 않을 때, 상기 제 1 ADC 어레이(220A)를 상기 전원전압 단(VDD)과 연결시킨다. 상기 제 2 경로 선택부(230B)는 상기 제 2 메모리 뱅크(210B)에 대한 노멀 동작이 수행되지 않을 때, 상기 제 2 ADC 어레이(220B)를 상기 전원전압 단(VDD)과 연결시킨다. 예를 들어, 상기 제 1 메모리 뱅크(210A)에 대한 노멀 동작이 수행되고 상기 제 2 메모리 뱅크(210B)에 대한 노멀 동작이 수행되지 않을 때, 상기 제 2 경로 선택부(230B)는 상기 상기 제 2 ADC 어레이(220B)를 상기 전원전압 단(VDD)과 연결시켜 상기 전원전압(VDD)의 노이즈를 모니터링할 수 있도록 한다. 상기 비휘발성 메모리 장치(2)는 일부 뱅크에 대한 노멀 동작이 수행되더라도, 언제라도 노멀 동작 수행되지 않는 메모리 뱅크와 연결되는 경로 선택부 및 ADC 어레이를 통해 전원전압의 노이즈를 모니터링할 수 있도록 구성된다.
상기 제 1 경로 선택부(230A)는 제 1 동작 모드 설정신호(OPC1)에 응답하여 상기 제 1 ADC 어레이(220A)를 상기 제 1 메모리 뱅크(210A)의 메모리 셀들 및 상기 전원전압 단(VDD) 중 하나와 연결시키고, 상기 제 2 경로 선택부(230B)는 제 2 동작 모드 설정신호(OPC2)에 응답하여 상기 제 2 ADC 어레이(220B)를 상기 제 2 메모리 뱅크(210B)의 메모리 셀들 및 상기 전원전압 단(VDD) 중 하나와 연결시킬 수 있다. 상기 제 1 및 제 2 동작 모드 설정신호(OPC1, OPC2)는 각각 뱅크 선택에 대한 정보와 노멀 동작에 관한 정보를 포함할 수 있다. 상기 제 1 동작 모드 설정신호(OPC1)는 상기 제 1 메모리 뱅크(210A)에 대한 뱅크 선택 정보 및 노멀 동작에 관한 정보를 포함하고, 상기 제 2 동작 모드 설정신호(OPC2)는 상기 제 2 메모리 뱅크(210B)에 대한 뱅크 선택 정보 및 노멀 동작에 관한 정보를 포함한다. 따라서, 상기 제 1 및 제 2 동작 모드 설정신호(OPC1, OPC2)는 상기 제 1 및 제 2 메모리 뱅크(210A, 210B)가 각각 노멀 동작을 수행하는지에 대한 정보를 가질 수 있다.
도 4에서, 상기 비휘발성 메모리 장치(2)는 제 1 데이터 출력부(260A) 및 제 2 데이터 출력부(260B)를 더 포함할 수 있다. 상기 제 1 데이터 출력부(260A)는 상기 제 1 ADC 어레이(220A)와 연결되고, 상기 제 1 ADC 어레이(220A)의 상기 복수의 ADC로부터 출력되는 신호를 수신한다. 상기 제 1 데이터 출력부(260A)는 상기 복수의 ADC의 출력신호를 조합하여 제 1 출력 데이터(DOUT1)를 생성할 수 있다. 생성된 제 1 출력 데이터(DOUT1)는 데이터 버스를 통해 외부 장치로 출력될 수 있다. 상기 제 2 데이터 출력부(260B)는 상기 제 2 ADC 어레이(220B)와 연결되고, 상기 제 2 ADC 어레이(220B)의 상기 복수의 ADC로부터 출력되는 신호를 수신한다. 상기 제 2 데이터 출력부(260B)는 상기 복수의 ADC의 출력신호를 조합하여 제 2 출력 데이터(DOUT2)를 생성할 수 있다. 상기 제 2 출력 데이터(DOUT2)는 데이터 버스를 통해 외부 장치로 출력될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 시스템(3)의 구성을 개략적으로 보여주는 블록도이다. 도 5에서, 상기 반도체 시스템(3)은 프로세서(310), 전원 관리 회로(320) 및 비휘발성 메모리(330)를 포함한다. 상기 프로세서(310)는 비휘발성 메모리(330)의 동작을 제어하고, 상기 비휘발성 메모리(330)와 통신할 수 있다. 상기 프로세서(310)는 상기 비휘발성 메모리(330)로 복수의 커맨드를 제공할 수 있다. 상기 복수의 커맨드는 제 1 및 제 2 커맨드(CMD1, CMD2)를 포함할 수 있고, 상기 제 1 커맨드(CMD)는 상기 비휘발성 메모리(330)가 제 1 동작 모드로 동작할 수 있도록 지시할 수 있고, 상기 제 2 커맨드(CMD2)는 상기 비휘발성 메모리(330)가 제 2 동작 모드로 동작할 수 있도록 지시할 수 있다. 또한, 도시되지는 않았지만 상기 프로세서(310)는 상기 비휘발성 메모리로 데이터 및 클럭 등을 제공할 수 있다. 도 5에서, 상기 프로세서(310)가 예시되었지만, 일 실시예에서 상기 프로세서(310)는 비휘발성 메모리 컨트롤러로 대체될 수 있다.
상기 전원 관리 회로(320)는 상기 비휘발성 메모리(330)로 전원전압(VDD)을 제공할 수 있다. 상기 전원 관리 회로(320)는 상기 프로세서(310)로부터 부트 업 신호를 수신하여 상기 비휘발성 메모리(330)로 전원전압(VDD)을 제공할 수 있다. 예를 들어, 컴퓨터 장치의 전원버튼이 켜지면, 상기 프로세서(310)는 부트 업 신호를 생성하고, 상기 부트 업 신호에 응답하여 상기 전원 관리 회로(320)는 상기 비휘발성 메모리(330)가 동작할 수 있도록 상기 전원전압(VDD)을 제공할 수 있다. 상기 전원 관리 회로(320)는 전원부와 전원 조절부를 포함할 수 있으며, 상기 비휘발성 메모리(330)뿐만 아니라 상기 프로세서(310)가 동작하는데 적합한 전원을 제공할 수 있다.
상기 비휘발성 메모리(330)는 상기 프로세서(310)와 통신하고, 상기 프로세서(310)로부터 상기 복수의 커맨드를 수신하여 동작할 수 있다. 또한, 상기 비휘발성 메모리(330)는 데이터 버스를 통해 상기 프로세서(310)로 데이터를 출력할 수 있다. 상기 비휘발성 메모리(330)는 도 2 또는 도4에 도시된 비휘발성 메모리 장치(1, 2)와 동일한 구성을 가질 수 있다.
상기 비휘발성 메모리(330)는 ADC 어레이(331) 및 경로 선택부(332)를 포함한다. 상기 ADC 어레이(331)는 상기 비휘발성 메모리(330)의 메모리 셀에 저장된 데이터를 리드할 수 있다. 상기 경로 선택부(332)는 상기 복수의 커맨드 중 적어도 하나에 응답하여 상기 ADC 어레이(331)를 상기 전원전압 단(VDD)과 연결시킨다. 상기 비휘발성 메모리(330)는 상기 제 1 커맨드(CMD1)를 수신하여 제 1 동작 모드에서 노멀 동작을 수행할 수 있고, 상기 제 2 커맨드(CMD2)를 수신하여 제 2 동작 모드에서 상기 전원전압(VDD)의 노이즈를 모니터링할 수 있다. 따라서, 상기 프로세서(310)로부터 상기 제 1 커맨드(CMD1)가 제공되면 상기 ADC 어레이(331)는 메모리 셀에 저장된 데이터를 리드할 수 있고, 상기 프로세서(310)로부터 제 2 커맨드(CMD2)가 제공되면 상기 경로 선택부(332)는 상기 ADC 어레이(331)를 상기 전원전압 단(VDD)으로 연결시켜, 상기 ADC 어레이(331)가 전원전압(VDD)의 노이즈를 모니터링할 수 있도록 한다. 상기 ADC 어레이(331)는 노멀 동작에서 데이터가 출력되는 방식과 동일하게 상기 전원전압(VDD)의 노이즈를 모니터링한 결과를 데이터 버스를 통해 상기 프로세서(310)로 출력할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 시스템(4)의 구성을 개략적으로 보여주는 블록도이다. 도 6에서, 상기 반도체 시스템(4)은 프로세서(410), 전원 관리 회로(420) 및 비휘발성 메모리(430)를 포함할 수 있다. 상기 프로세서(410)는 상기 비휘발성 메모리(430)와 통신하고, 상기 비휘발성 메모리(430)로 커맨드(CMD), 데이터(DATA) 및 클럭(CLK)을 제공할 수 있다. 상기 전원 관리 회로(420)는 상기 프로세서(410)로부터 부트 업 신호를 수신하면 상기 비휘발성 메모리(430)로 전원전압(VDD)을 제공할 수 있다.
상기 비휘발성 메모리(430)는 ADC 어레이(431) 및 경로 선택부(432)에 더하여 디커플링 캡 어레이(433)를 더 포함할 수 있다. 상기 디커플링 캡 어레이(433)는 복수의 디커플링 캐패시터를 포함하고, 상기 전원 관리 회로(420)에서 제공되는 전원전압(VDD)을 수신한다. 상기 디커플링 캡 어레이(433)는 상기 전원전압(VDD)을 수신하여 상기 비휘발성 메모리(430)의 내부 회로들로 상기 전원전압(VDD)을 제공한다. 상기 디커플링 캡 어레이(433)는 상기 전원전압(VDD)에 발생할 수 있는 노이즈를 감소시키기 위해 구비된다. 한정하는 것은 아니지만, 상기 디커플링 캡 어레이(433)는 전원전압(VDD) 수신 단에 복수의 디커플링 캐패시터가 스위치를 통해 연결되는 구조를 가질 수 있다.
상기 ADC 어레이(431)는 제 1 동작 모드에서 상기 비휘발성 메모리(430)의 메모리 셀에 저장된 데이터를 리드할 수 있다. 상기 메모리 셀로부터 리드된 데이터는 상기 프로세서(410)로 출력될 수 있다. 상기 경로 선택부(432)는 제 2 동작 모드에서 상기 ADC 어레이(431)를 상기 전원전압 단(VDD)과 연결시킬 수 있다. 상기 ADC 어레이(431)는 상기 제 2 동작 모드에서 상기 전원전압 단(VDD)과 연결되어 상기 전원전압(VDD)의 노이즈를 모니터링할 수 있다. 상기 모니터링된 결과 신호(DOUT)는 상기 디커플링 캡 어레이(433)로 제공될 수 있다.
상기 디커플링 캡 어레이(433)는 상기 제 2 동작 모드에서 상기 ADC 어레이(431)로부터 상기 전원전압(VDD)의 노이즈를 모니터링한 결과 신호(DOUT)를 수신하여 상기 전원전압(VDD) 수신 단에 연결되는 디커플링 캐패시터의 개수를 조절할 수 있다. 즉, 상기 전원전압(VDD)의 노이즈를 모니터링한 결과 신호(DOUT)는 상기 디커플링 캡 어레이(433)의 스위치를 제어하는 신호로 이용될 수 있다. 상기 디커플링 캡 어레이(433)는 상기 모니터링 결과 신호(DOUT)에 따라 상기 전원전압(VDD) 수신 단과 연결되는 디커플링 캐패시터의 개수를 조절함으로써 상기 전원전압(VDD)의 노이즈를 감소시킬 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 시스템(5)의 구성을 개략적으로 보여주는 블록도이다. 도 7에서, 상기 반도체 시스템(5)은 프로세서(510), 전원 관리 회로(520) 및 비휘발성 메모리(530)를 포함한다. 상기 프로세서(510)는 상기 비휘발성 메모리(530)와 통신하고, 상기 비휘발성 메모리(530)로 커맨드(CMD), 데이터(DATA) 및 클럭(CLK)을 제공할 수 있다. 상기 전원 관리 회로(520)는 상기 프로세서(510)로부터 부트 업 신호를 수신하여 상기 비휘발성 메모리(530)로 전원전압(VDD)을 제공할 수 있다.
상기 비휘발성 메모리(530)는 ADC 어레이(531) 및 경로 선택부(532)를 포함할 수 있다. 상기 ADC 어레이(531)는 제 1 동작 모드에서 상기 비휘발성 메모리(530)의 메모리 셀에 저장된 데이터를 리드할 수 있다. 상기 ADC 어레이(531)에 의해 리드된 데이터는 상기 프로세서(510)로 출력될 수 있다. 상기 경로 선택부(532)는 제 2 동작 모드에서 상기 ADC 어레이(531)를 전원전압 단(VDD)과 연결시킨다. 따라서, 상기 ADC 어레이(531)는 제 2 동작 모드에서 상기 전원전압(VDD)의 노이즈를 모니터링한 결과 신호(DOUT)를 출력할 수 있다. 도 5에서, 상기 모니터링 결과 신호(DOUT)는 별도의 버스를 통해 상기 프로세서(510)로 제공되는 것으로 도시되었으나, 데이터(DATA)가 전송되는 데이터 버스를 통해 상기 프로세서(510)로 제공될 수도 있다.
상기 프로세서(510)는 상기 제 2 동작 모드에서 상기 비휘발성 메모리(530)로부터 상기 모니터링 결과 신호(DOUT)를 수신할 수 있다. 상기 프로세서(510)는 상기 모니터링 결과 신호(DOUT)에 따라 상기 비휘발성 메모리(530)로 제공되는 상기 클럭(CLK)의 주파수를 변경할 수 있다. 상기 프로세서(510)는 클럭 주파수 조절부(511)를 포함할 수 있다. 상기 클럭 주파수 조절부(511)는 위상 고정 루프(Phase Locked Loop, PLL)와 같은 회로로 구현될 수 있으며, 상기 프로세서(510)의 내부에 구비될 수도 있고, 상기 프로세서(510) 외부에 구비될 수도 있다. 상기 클럭 주파수 조절부(511)는 상기 모니터링 결과 신호(DOUT)를 수신하여 상기 비휘발성 메모리(530)로 제공되는 상기 클럭(CLK)의 주파수를 조절할 수 있다. 상기 전원전압(VDD)의 노이즈는 공진 조건에서 가장 많이 발생할 수 있으므로, 상기 클럭 주파수 조절부(511)는 상기 ADC 어레이(531)로부터 제공된 모니터링 결과 신호(DOUT)에 따라 전원전압(VDD)에 노이즈가 많다고 판단되면, 상기 클럭(CLK)의 주파수를 소정 헤르츠씩 증가 또는 감소시켜 상기 전원전압(VDD)의 노이즈를 감소시킬 수 있다.
도 8은 본 발명의 실시예에 따른 컴퓨터 장치(6)의 구성을 개략적으로 보여주는 블록도이다. 도 8에서, 상기 컴퓨터 장치(6)는 프로세서(610), 전원 관리 회로(620), 비휘발성 메모리(630), I/O 디바이스(640)를 포함할 수 있다. 상기 프로세서(610)는 버스(650)를 통해 상기 비휘발성 메모리(630)와 통신할 수 있고, 상기 비휘발성 메모리(630)로 커맨드, 데이터 및 클럭을 제공할 수 있다. 상기 비휘발성 메모리(630)는 상기 버스(650)를 통해 데이터를 상기 프로세서(620)로 출력할 수 있다. 상기 I/O디바이스(640)는 상기 컴퓨터 장치(6)가 외부의 장치와 통신하기 위해 특정 신호를 입출력 하도록 구비될 수 있다.
상기 전원 관리 회로(620)는 상기 프로세서(610) 및 상기 비휘발성 메모리(630)로 전원을 제공할 수 있다. 상기 전원 관리 회로(620)는 상기 프로세서용 전원인 제 1 전원전압(VDDP)을 상기 프로세서(610)로 제공할 수 있고, 상기 비휘발성 메모리용 전원인 제 2 전원전압(VDDM)을 상기 비휘발성 메모리(630)로 제공할 수 있다.
상기 프로세서(610)는 상기 비휘발성 메모리(630)로 복수의 커맨드를 제공할 수 있고, 예를 들어 상기 복수의 커맨드는 제 1 내지 제 3 커맨드(CMD1, CMD2, CMD3)를 포함할 수 있다. 상기 제 1 커맨드(CMD1)는 상기 비휘발성 메모리(630)가 노멀 동작을 수행하도록 지시할 수 있고, 상기 제 2 및 제 3 커맨드(CMD2, CMD3)는 상기 비휘발성 메모리(630)가 제 1 및 제 2 전원전압(VDDP, VDDM)의 노이즈를 모니터링 하도록 지시할 수 있다.
상기 비휘발성 메모리(630)는 ADC 어레이(631) 및 경로 선택부(632)를 포함한다. 상기 ADC 어레이(631)는 제 1 커맨드(CMD1)에 응답하여 상기 비휘발성 메모리(630)의 메모리 셀에 저장된 데이터를 리드할 수 있다. 상기 경로 선택부(632)는 제 2 커맨드(CMD2)에 응답하여 상기 ADC 어레이(631)를 상기 제 1 전원전압 단(VDDP)과 연결시킨다. 따라서, 상기 경로 선택부(632)는 상기 ADC 어레이(631)가 상기 프로세서용 전원인 상기 제 1 전원전압(VDDP)의 노이즈를 모니터링할 수 있도록 한다. 또한, 상기 경로 선택부(632)는 제 3 커맨드(CMD3)에 응답하여 상기 ADC 어레이(631)를 상기 제 2 전원전압 단(VDDM)과 연결시킨다. 따라서, 상기 경로 선택부(632)는 상기 ADC 어레이(631)가 상기 비휘발성 메모리용 전원인 상기 제 2 전원전압(VDDM)의 노이즈를 모니터링할 수 있도록 한다. 상기 비휘발성 메모리(630)는 도 8에서 예시된 프로세서(610)와 자신의 전원전압(VDDP, VDDM)뿐만 아니라 컴퓨터 장치(6)에 포함될 수 있는 또 다른 구성요소를 위한 전원전압의 노이즈를 모니터링 할 수 있을 것이다.
도 9는 본 발명의 실시예에 따른 스토리지 시스템(7)의 구성을 개략적으로 보여주는 블록도이다. 도 9에 도시된 바와 같이, 스토리지 시스템(7)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 스토리지 장치(710), 이를 제어하는 컨트롤러 장치(720) 및 외부 장치와 연결하는 인터페이스(730)를 포함할 수 있다. 상기 스토리지 장치(710)는 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
상기 컨트롤러 장치(720)는 상기 스토리지 장치(710)와 상기 인터페이스(730) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해, 상기 컨트롤러 장치(720)는 상기 스토리지 시스템(7) 외부에서 상기 인터페이스(730)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(721)를 포함할 수 있다.
상기 인터페이스(730)는 상기 스토리지 시스템(7)과 외부 장치 사이에 명령 및 데이터 등을 교환하기 위한 것으로 상기 스토리지 시스템(7)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 상기 스토리지 시스템(7)이 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
상기 스토리지 시스템(7)은 외부 장치와의 인터페이스(730), 컨트롤러 장치(720) 및 시스템의 다양화, 고성능화에 따라 인터페이스(730)와 스토리지 장치(710)간의 데이터의 전달을 효율적으로 하기 위한 메모리 장치(740)를 포함할 수 있다. 상기 스토리지 장치(710) 및 데이터를 임시로 저장하는 메모리 장치(740)는 전술한 실시예에 따른 비휘발성 메모리 장치(2, 4)를 포함할 수 있다. 특히, 상기 메모리 장치(740)는 휘발성 메모리(741, VRAM)와 비휘발성 메모리(742, NVRAM)를 모두 포함하는 하이브리드 형태의 메모리 장치일 수 있다. 상기 휘발성 메모리(741)는 빠른 처리 속도를 요구하는 데이터의 처리에 사용될 수 있고, 상기 비휘발성 메모리(742)는 급작스럽게 전원이 차단되는 상황에 대비하여 손실되면 안되는 중요한 데이터와 대용량의 데이터를 처리하는데 사용될 수 있다. 상기 메모리 장치(740)의 비휘발성 메모리(742)는 ADC 어레이를 구비하여, 상기 스토리지 시스템(7)을 구성하는 각각의 장치로 제공되는 전원전압의 노이즈를 모니터링할 수 있다.
도 10은 본 발명의 실시예에 따른 고체 상태 스토리지 시스템(8)의 구성을 개략적으로 보여주는 도면이다. 도 10에서, 상기 고체 상태 스토리지 시스템(8)은 프로세서(810), 디램 컨트롤러(820), 디램(830), PC램 컨트롤러(840), PC램(850), FLASH 컨트롤러(860) 및 복수의 FLASH 메모리(871-874)를 포함한다. 상기 프로세서(810)는 호스트 인터페이스(880)를 통해 호스트로부터 명령을 수신하여 연산 동작을 수행한다. 상기 디램 컨트롤러(820) 및 디램(830)은 예를 들어 상기 호스트와 프로세서(810) 사이의 통신이 원활하게 수행될 수 있도록 버퍼 역할을 수행할 수 있다. 상기 PC램 컨트롤러(830) 및 PC램(840)은 예를 들어, 상기 프로세서(810)와 상기 FLASH 컨트롤러(860) 사이의 통신이 원활하게 수행될 수 있도록 버퍼 역할을 수행할 수 있다.
상기 FLASH 컨트롤러(860)는 상기 복수의 FLASH 메모리(871-874)를 제어하고, 버스(890)를 통해 입력되는 데이터를 상기 FLASH 메모리(871-874)로 저장시키거나, 상기 FLASH 메모리(871-874)로부터 출력되는 데이터를 버스(890)로 출력할 수 있다.
도 10에서, 상기 디램(830)과 PC램(850)은 각각 버퍼 메모리의 역할을 수행하고, 하이브리드 형태의 메모리 장치를 구성한다. 상기 PC램(850)은 ADC어레이를 포함하고, 상기 고체 상태 스토리지 시스템(8)을 구성하는 장치들로 공급되는 전원전압의 노이즈를 모니터링할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1/2: 비휘발성 메모리 장치 3/4/5: 반도체 시스템
6: 컴퓨터 장치 7: 스토리지 시스템
8: 고체 상태 스토리지 시스템 10: 저항성 메모리 장치
110: 메모리 셀 어레이 120/220: ADC 어레이
130/230: 경로 선택부 140/240: 로우 디코딩부
150/250: 컬럼 디코딩부 160/260: 데이터 출력부
210: 메모리 뱅크 310/410/510/610: 프로세서
320/420/520/620: 전원 관리 회로
330/430/530/630: 비휘발성 메모리

Claims (19)

  1. 복수의 서브 어레이를 포함하는 메모리 셀 어레이;
    상기 복수의 서브 어레이의 메모리 셀로부터 출력되는 센싱전압을 감지하기 위한 복수의 ADC; 및
    제 1 동작 모드에서 상기 복수의 서브 어레이와 상기 복수의 ADC를 일 대 일로 연결시키고, 제 2 동작 모드에서 상기 복수의 ADC를 전원전압 단과 각각 연결시키는 경로 선택부를 포함하는 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 경로 선택부는 동작 모드 설정신호에 응답하여 상기 각각의 복수의 서브 어레이 및 상기 전원전압 단 중 하나를 상기 각각의 복수의 ADC와 연결시키는 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 ADC의 출력을 조합하여 출력 데이터를 생성하는 데이터 출력부를 더 포함하는 비휘발성 메모리 장치.
  4. 제 1 메모리 뱅크의 메모리 셀들로부터 출력되는 센싱전압을 감지하는 제 1 ADC 어레이;
    제 2 메모리 뱅크의 메모리 셀들로부터 출력되는 센싱전압을 감지하는 제 2 ADC 어레이;
    상기 제 1 메모리 뱅크에 대한 노멀 동작이 수행되지 않을 때, 상기 제 1 ADC 어레이를 전원전압 단과 연결시키는 제 1 경로 선택부; 및
    상기 제 2 뱅크에 대한 노멀 동작이 수행되지 않을 때 상기 제 2 ADC 어레이를 상기 전원전압 단과 연결시키는 제 2 경로 선택부를 포함하는 비휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 경로 선택부는 제 1 동작 모드 설정신호에 응답하여 상기 제 1 메모리 뱅크의 메모리 셀들 및 상기 전원전압 단 중 하나를 상기 제 1 ADC 어레이와 연결시키는 비휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 동작 모드 설정신호는 상기 제 1 메모리 뱅크에 대한 뱅크 선택 정보 및 상기 노멀 동작에 관한 정보를 갖는 비휘발성 메모리 장치.
  7. 제 4 항에 있어서,
    상기 제 2 경로 선택부는 제 2 동작 모드 설정신호에 응답하여 상기 제 2 메모리 뱅크의 메모리 셀들 및 상기 전원전압 단 중 하나를 상기 제 2 ADC 어레이와 연결시키는 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 동작 모드 설정신호는 상기 제 2 메모리 뱅크에 대한 뱅크 선택 정보 및 상기 노멀 동작에 관한 정보를 갖는 비휘발성 메모리 장치.
  9. 제 5 항에 있어서,
    상기 제 1 ADC 어레이의 출력을 조합하여 제 1 출력 데이터를 생성하는 제 1 데이터 출력부; 및
    상기 제 2 ADC 어레이의 출력을 조합하여 제 2 출력 데이터를 생성하는 제 2 데이터 출력부를 더 포함하는 비휘발성 메모리 장치.
  10. 프로세서; 및
    전원전압과 상기 프로세서로부터 복수의 커맨드를 수신하여 동작하는 비휘발성 메모리를 포함하고,
    상기 비휘발성 메모리는 메모리 셀 어레이에 저장된 데이터를 리드하는 ADC 어레이; 및
    상기 복수의 커맨드 중 하나에 응답하여 상기 ADC 어레이를 상기 전원전압 단과 연결시키는 경로 선택부를 포함하는 반도체 시스템.
  11. 제 10 항에 있어서,
    상기 ADC 어레이는 상기 커맨드에 응답하여 상기 전원전압 단과 병렬로 연결되는 반도체 시스템.
  12. 프로세서; 및
    전원전압을 수신하여 동작하는 비휘발성 메모리를 포함하고,
    상기 비휘발성 메모리는 제 1 동작 모드에서 메모리 셀 어레이에 저장된 데이터를 리드하는 ADC 어레이;
    제 2 동작 모드에서 상기 ADC 어레이를 상기 전원전압 단과 연결시키는 경로 선택부; 및
    상기 제 2 동작 모드에서 상기 ADC 어레이의 출력에 응답하여 상기 전원전압의 레벨을 조절하는 디커플링 캡 어레이를 포함하는 반도체 시스템.
  13. 제 12 항에 있어서,
    상기 경로 선택부는 커맨드 신호에 응답하여 상기 ADC 어레이를 상기 전원전압 단과 병렬로 연결하는 반도체 시스템.
  14. 제 12 항에 있어서,
    상기 디커플링 캡 어레이는 상기 전원전압 단과 연결되는 복수의 디커플링 캡을 포함하고, 상기 ADC 어레이의 출력에 응답하여 상기 전원전압 단과 연결되는 상기 디커플링 캡의 개수를 조절하는 반도체 시스템.
  15. 클럭을 생성하여 비휘발성 메모리로 제공하는 프로세서; 및
    전원전압 및 상기 클럭을 수신하여 동작하는 상기 비휘발성 메모리를 포함하고,
    상기 비휘발성 메모리는 제 1 동작 모드에서 메모리 셀 어레이에 저장된 데이터를 리드하는 ADC 어레이; 및
    제 2 동작 모드에서 상기 ADC 어레이를 전원전압 단과 연결시키는 경로 선택부를 포함하며,
    상기 프로세서는 상기 제 2 동작 모드에서 상기 ADC 어레이의 출력에 기초하여 상기 클럭의 주파수를 변경시키는 반도체 시스템.
  16. 제 15 항에 있어서,
    상기 경로 선택부는 커맨드 신호에 응답하여 상기 ADC 어레이를 상기 전원전압 단과 병렬로 연결시키는 반도체 시스템.
  17. 제 15 항에 있어서,
    상기 프로세서는 상기 ADC 어레이의 출력을 수신하여 상기 비휘발성 메모리로 제공되는 클럭의 주파수를 조절하는 클럭 주파수 조절부를 더 포함하는 반도체 시스템.
  18. 프로세서;
    상기 프로세서와 통신하는 비휘발성 메모리; 및
    상기 프로세서로 제 1 전원전압을 제공하고, 상기 비휘발성 메모리로 제 2 전원전압을 제공하는 전원 관리 회로를 포함하고,
    상기 비휘발성 메모리는 제 1 커맨드에 응답하여 메모리 셀 어레이에 저장된 데이터를 리드하는 ADC 어레이; 및
    제 2 커맨드에 응답하여 상기 ADC 어레이를 제 1 전원전압 단과 연결시키고, 제 3 커맨드에 응답하여 상기 ADC 어레이를 제 2 전원전압 단과 연결시키는 경로 선택부를 포함하는 컴퓨터 장치.
  19. 제 18 항에 있어서,
    상기 경로 선택부는 상기 제 2 커맨드 신호에 응답하여 상기 ADC 어레이를 상기 제 1 전원전압 단과 병렬로 연결시키고, 상기 제 3 커맨드 신호에 응답하여 상기 ADC 어레이를 상기 제 2 전원전압 단과 병렬로 연결시키는 컴퓨터 장치.
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