CN104425017B - 非易失性存储装置及使用其的半导体系统和计算机设备 - Google Patents

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Abstract

一种非易失性存储装置，包括具有多个子阵列的存储器单元阵列。多个模数转换器（ADC）被配置为感测从所述多个子阵列的存储器单元输出的感测电压，路径选择单元被配置为在第一操作模式下以一对一的对应方式将所述多个子阵列与所述多个ADC电耦接，以及在第二操作模式下将所述多个ADC与电源电压的端子电耦接。

Description

非易失性存储装置及使用其的半导体系统和计算机设备
相关申请的交叉引用
本申请要求2013年8月19日向韩国知识产权局提交的申请号为10-2013-0097819的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各个实施例涉及半导体装置，更具体而言，涉及包括非易失性存储器单元的存储装置及使用其的半导体系统。
背景技术
一般而言，DRAM包括由电容器构成的存储器单元，通过将电荷充电至存储器单元或从存储器单元将电荷放电来储存数据。然而，由于电容器因其特性而存在泄漏，因此DRAM的缺点在于其是易失性存储器。为了克服该缺点，已开发出非易失性的及无须保留数据的存储器。特别地，不断地进行尝试以通过改进存储器单元的结构来实现非易失性。这些尝试之一是电阻式存储装置，其包括电阻式存储器单元。
电阻式存储装置包括由阻变材料形成的存储器单元，阻变材料可具有根据从其流过的电流幅度而改变的电阻值。据此，通过控制要施加至存储器单元的电流幅度，可将期望的数据写入存储器单元。举例而言，在存储器单元为高阻状态的情况下，存储器单元可已储存为0的数据，而在存储器单元为低阻状态的情况下，存储器单元可已储存为1的数据。阻变材料可具有至少三种电阻状态。因此，电阻式存储装置的存储器单元可用作能够储存多比特数据的多电平单元。
图1是示意性地示出现有电阻式存储装置10的配置的图。在图1中，电阻式存储装置10包括存储器单元阵列11、行译码单元12、列译码单元13、以及读取驱动器14。在存储器单元阵列11中，设置多个字线WL0至WL2以及多个位线BL0至BL2，存储器单元MC电耦接至字线WL0至WL2与位线BL0至BL2的交叉点。行译码单元12响应于行地址而选择字线以进行访问，列译码单元13响应于列地址而选择位线以进行访问。据此，当选择特定的字线和特定的位线时，可访问特定的存储器单元MC。
在读取操作中，读取驱动器14施加感测电流和/或电压至被访问的存储器单元MC。通过感测根据存储器单元MC的电阻值而改变的电压和/或电流，可读取储存在存储器单元MC中的数据。在存储器单元MC为多电平单元的情况下，为了准确地读取储存在存储器单元MC中的多比特数据，读取驱动器14可包括模数转换器（ADC）。
发明内容
本文描述一种用于各种用途的、可使用用于读取多电平数据的模数转换器的非易失性存储装置以及使用其的半导体系统。
在本发明的一个实施例中，一种非易失性存储装置包括：存储器单元阵列，包括多个子阵列；多个ADC，被配置为感测从所述多个子阵列的存储器单元输出的感测电压；以及路径选择单元，被配置为在第一操作模式下以一对一的对应方式将所述多个子阵列与所述多个ADC电耦接，以及在第二操作模式下将所述多个ADC与电源电压的端子电耦接。
在本发明的一个实施例中，一种非易失性存储装置包括：第一ADC阵列，被配置为感测从第一存储体的存储器单元输出的感测电压；第二ADC阵列，被配置为感测从第二存储体的存储器单元输出的感测电压；第一路径选择单元，被配置为在不对第一存储体执行正常操作时，将第一ADC阵列与电源电压的端子电耦接；以及第二路径选择单元，被配置为在不对第二存储体执行正常操作时，将第二ADC阵列与电源电压的端子电耦接。
在本发明的一个实施例中，一种半导体系统包括：处理器；以及非易失性存储器，被配置为通过从处理器接收电源电压和多个命令而操作，其中，非易失性存储器包括：ADC阵列，被配置为读取储存在存储器单元阵列中的数据；以及路径选择单元，被配置为响应于所述多个命令中的一个而将ADC阵列与电源电压的端子电耦接。
在本发明的一个实施例中，一种半导体系统包括：处理器；以及非易失性存储器，被配置为通过接收电源电压而操作，其中，非易失性存储器包括：ADC阵列，被配置为在第一操作模式下读取储存在存储器单元阵列中的数据；路径选择单元，被配置为在第二操作模式下将ADC阵列与电源电压的端子电耦接；以及解耦电容器阵列，被配置为在第二操作模式下响应于ADC阵列的输出而控制电源电压的电平。
在本发明的一个实施例中，一种半导体系统包括：处理器，被配置为产生时钟以及提供时钟至非易失性存储器；以及非易失性存储器，被配置为通过接收电源电压和时钟而操作，其中，非易失性存储器包括：ADC阵列，被配置为在第一操作模式下读取储存在存储器单元阵列中的数据；以及路径选择单元，被配置为在第二操作模式下将ADC阵列与电源电压的端子电耦接，以及其中，处理器在第二操作模式下基于ADC阵列的输出而改变时钟的频率。
在本发明的一个实施例中，一种计算机设备包括：处理器；非易失性存储器，被配置为与处理器通信；以及电源管理电路，被配置为提供第一电源电压至处理器以及提供第二电源电压至非易失性存储器，其中，非易失性存储器包括：ADC阵列，被配置为响应于第一命令而读取储存在存储器单元阵列中的数据；以及路径选择单元，被配置为响应于第二命令而将ADC阵列与第一电源电压的端子电耦接，以及响应于第三命令而将ADC阵列与第二电源电压的端子电耦接。
在本发明的一个实施例中，一种非易失性存储装置包括：存储器单元阵列，包括多个子阵列；多个ADC，被配置为感测从所述多个子阵列的存储器单元输出的感测电压；以及路径选择单元，被配置为在第一操作模式下将多个子阵列与所述多个ADC电耦接，以及在第二操作模式下将所述多个ADC与电源电压的端子电耦接。
附图说明
结合附图说明特征、方面以及实施例，其中：
图1是示意性地示出现有电阻式存储装置的配置的框图；
图2是示出根据本发明的实施例的非易失性存储装置的配置的框图；
图3是示出图2所示的路径选择单元的实施例的实例的配置的框图；
图4是示出根据本发明的其它实施例的非易失性存储装置的配置的图；
图5是示意性地示出根据本发明的其它实施例的半导体系统的配置的框图；
图6是示意性地示出根据本发明的其它实施例的半导体系统的配置的框图；
图7是示意性地示出根据本发明的其它实施例的半导体系统的配置的框图；
图8是示意性地示出根据本发明的其它实施例的计算机设备的配置的框图；
图9是示意性地示出根据本发明的其它实施例的储存系统的配置的框图；以及
图10是示意性地示出根据本发明的其它实施例的固态储存系统的配置的框图。
具体实施方式
在下文中，将参照附图并经由各个实施例来描述根据本发明的非易失性存储装置及使用其的半导体系统。
在图2中，非易失性存储装置1可包括存储器单元阵列110、ADC阵列120、以及路径选择单元130。在本说明书中，ADC可以用作表示模数转换器的术语。在存储器单元阵列110中，多个字线WL0至WL2沿行方向配置，多个位线BL0至BL2沿列方向配置。存储器单元MC电耦接至字线WL0至WL2与位线BL0至BL2的交叉点。存储器单元MC由电阻材料形成，并且可根据电阻的改变而储存期望的数据。存储器单元MC可储存具有为0和1的逻辑电平的1比特的数据，或可储存2比特或更多比特的多电平数据。
存储器单元阵列110可分成多个子阵列。行译码单元140和列译码单元150配置在存储器单元阵列110的侧面。行译码单元140可响应于行地址信号而选择字线以进行访问。列译码单元150可响应于列地址信号而选择位线以进行访问。如果通过行译码单元140和列译码单元150选择特定的字线和特定的位线，则可访问特定的存储器单元。
ADC阵列120包括多个ADC。ADC阵列120可读取储存在存储器单元阵列110的存储器单元MC中的数据。也就是说，ADC阵列120可感测从存储器单元阵列110的存储器单元MC输出的感测电压。举例而言，可以通过与构成存储器单元阵列110的子阵列的数目相同的数目来提供所述多个ADC，但不局限于此。所述多个ADC可分别与子阵列电耦接，以及可接收从存储器单元阵列110的存储器单元MC输出的感测电压。所述多个ADC可以采用一对一的对应方式与相应的子阵列电耦接。
路径选择单元130可被配置为在第一操作模式下以一对一的对应方式将ADC阵列120的多个ADC与相应的子阵列电耦接，以及在第二操作模式下将所述多个ADC与电源电压VDD的端子电耦接。在本发明的实施例中，第一操作模式可为正常操作模式，第二操作模式可为正常操作模式以外的任何其它操作模式。正常操作模式可以是指，例如作为非易失性存储装置1输出数据的操作的读取操作。第二操作模式可以是指，由非易失性存储装置1执行的除了读取操作以外的所有操作模式。
第一操作模式和第二操作模式可通过操作模式设定信号OPC而区分。操作模式设定信号OPC可由非易失性存储装置1的内部控制电路产生，或可从外部设备接收。路径选择单元130可响应于操作模式设定信号OPC而将ADC阵列120与存储器单元阵列110和电源电压VDD的端子中的一个电耦接。举例而言，路径选择单元130可在操作模式设定信号OPC被禁止的状态下将ADC阵列120与存储器单元阵列110电耦接，以及可在操作模式设定信号OPC被使能的状态下将ADC阵列120与电源电压VDD的端子电耦接。具体地，路径选择单元130可将构成ADC阵列120的多个ADC与电源电压VDD的端子并联电耦接。
路径选择单元130可增加ADC阵列120的利用率。由于构成ADC阵列120的多个ADC足以能够读取储存在存储器单元MC中的数据的值，因此不需要使用具有高性能的ADC。然而，使用性能水平为能够鉴别数据的值的ADC实际上并不可能检测电源的噪声。考虑到这些事实，路径选择单元130将所述多个ADC与电源电压VDD的端子并联电耦接，从而容许所述多个ADC整体地如同高性能ADC来操作。
在图2中，非易失性存储装置1还可包括数据输出单元160。数据输出单元160可被配置为与ADC阵列120电耦接以及接收从所述多个ADC输出的信号。数据输出单元160可组合所述多个ADC的输出信号以及产生输出数据DOUT。产生的输出数据DOUT可经由数据总线输出至外部设备。
图3是示出图2所示的路径选择单元130的实施例的实例的配置的图。在图3中，路径选择单元130可包括多个多路复用器MUX以及多个延迟部DELAY。虽然在图3中代表性地示出了3个多路复用器MUX和2个延迟部DELAY，但是应当注意的是，多路复用器MUX和延迟部DELAY的数目可根据ADC或子阵列的数目而增加或减少。第一多路复用器131响应于操作模式设定信号OPC而将从存储器单元阵列110的第一子阵列输出的第一感测电压VSEN0和电源电压VDD中的一个与第一ADC136的输入端子电耦接。第一延迟部134将操作模式设定信号OPC延迟预定的时间，以及提供延迟的操作模式设定信号OPC至第二多路复用器132。
第二多路复用器132接收从存储器单元阵列110的第二子阵列输出的第二感测电压VSEN1和电源电压VDD。第二多路复用器132响应于被第一延迟部134延迟的操作模式设定信号OPC而将第二感测电压VSEN1和电源电压VDD中的一个与第二ADC137的输入端子电耦接。第二延迟部135将第一延迟部134所延迟的操作模式设定信号OPC延迟预定的时间，以及提供延迟的操作模式设定信号OPC至第三多路复用器133。第三多路复用器133响应于被第二延迟部135延迟的操作模式设定信号OPC而将从存储器单元阵列110的第三子阵列输出的第三感测电压VSEN2和电源电压VDD中的一个与第三ADC138的输入端子电耦接。
第一延迟部134和第二延迟部135可具有相同的延迟量，且延迟量可随机决定。第一延迟部134和第二延迟部135可决定第一至第三ADC136、137和138的采样定时。当假设第一延迟部134和第二延迟部135中的每个的延迟时间为t时，第一多路复用器131可在为A的时间提供电源电压VDD至第一ADC136、第二多路复用器132可在为A+t的时间提供电源电压VDD至第二ADC137、第三多路复用器133可在为A+2*t的时间提供电源电压VDD至第三ADC138。据此，第一ADC136可在为A的时间将电源电压VDD的电平转换成数字码、第二ADC137可在为A+t的时间将电源电压VDD的电平转换成数字码、第三ADC138可在为A+2*t的时间将电源电压VDD的电平转换成数字码。据此，第一至第三ADC136、137和138可以利用为t的时间间隔来对电源电压VDD的电平采样，以及将电源电压VDD的电平转换成数字码。据此，第一至第三ADC136、137和138可如同能够利用短时间间隔而对电源电压VDD采样的高性能ADC来操作。
图4是示出根据本发明的实施例的非易失性存储装置2的配置的框图。在图4中，非易失性存储装置2可包括第一存储体210A、第二存储体210B、第一ADC阵列220A、第二ADC阵列220B、第一路径选择单元230A、以及第二路径选择单元230B。第一存储体210A和第二存储体210B可构成非易失性存储装置2的存储器单元阵列。在第一存储体210A和第二存储体210B中，配置多个字线WL0至WL2以及多个位线BL00至BL02和BL10至BL12，存储器单元MC可与字线WL0至WL2和位线BL00至BL02以及BL10至BL12彼此交叉的点电耦接。
行译码单元240以及子列译码单元250A和250B可配置在第一存储体210A和第二存储体210B的侧面。行译码单元240可响应于行地址信号而选择特定的字线。子列译码单元250A和250B可响应于列地址信号而分别选择配置在第一存储体210A和第二存储体210B中的特定的位线。因此，如果选择特定的字线和特定的位线，则可访问特定的存储器单元。
第一ADC阵列220A可读取储存在第一存储体210A（即，BANK1）的存储器单元中的数据。第一ADC阵列220A可接收从第一存储体210A的存储器单元输出的感测电压（即，VSEN）。第一ADC阵列220A可包括多个ADC，所述多个ADC可以采用一对一的对应方式与构成第一存储体210A的子阵列电耦接。第二ADC阵列220B可读取储存在第二存储体210B的存储器单元中的数据。第二ADC阵列220B可接收从第二存储体210B（即，BANK2）的存储器单元输出的感测电压（即，VSEN）。第二ADC阵列220B可包括多个ADC，所述多个ADC可以采用一对一的对应方式与构成第二存储体210B的子阵列电耦接。
当不执行用于第一存储体210A的正常操作时，第一路径选择单元230A将第一ADC阵列220A与电源电压VDD的端子电耦接。当不执行用于第二存储体210B的正常操作时，第二路径选择单元230B将第二ADC阵列220B与电源电压VDD的端子电耦接。举例而言，当执行用于第一存储体210A的正常操作而不执行用于第二存储体210B的正常操作时，第二路径选择单元230B将第二ADC阵列220B与电源电压VDD的端子电耦接，使得可监测电源电压VDD的噪声。非易失性存储装置2被配置成使得即使执行用于某一存储体的正常操作，也可始终经由与不执行正常操作的存储体电耦接的路径选择单元和ADC阵列来监测电源电压的噪声。
第一路径选择单元230A可响应于第一操作模式设定信号OPC1而将第一ADC阵列220A与第一存储体210A的存储器单元或电源电压VDD的端子电耦接，第二路径选择单元230B可响应于第二操作模式设定信号OPC2而将第二ADC阵列220B与第二存储体210B的存储器单元或电源电压VDD的端子电耦接。第一操作模式设定信号OPC1和第二操作模式设定信号OPC2中的每个可包括与存储体的选择有关的信息和与正常操作有关的信息。第一操作模式设定信号OPC1包括用于第一存储体210A的存储体选择信息和与正常操作有关的信息，第二操作模式设定信号OPC2包括用于第二存储体210B的存储体选择信息和与正常操作有关的信息。据此，第一操作模式设定信号OPC1和第二操作模式设定信号OPC2可包括与第一存储体210A和第二存储体210B是否分别执行正常操作有关的信息。
在图4中，非易失性存储装置2还可包括第一数据输出单元260A和第二数据输出单元260B。第一数据输出单元260A与第一ADC阵列220A电耦接，并被配置为接收从第一ADC阵列220A的多个ADC输出的信号。第一数据输出单元260A可组合所述多个ADC的输出信号以及产生第一输出数据DOUT1。产生的第一输出数据DOUT1可经由数据总线输出至外部设备。第二数据输出单元260B与第二ADC阵列220B电耦接，并被配置为接收从第二ADC阵列220B的多个ADC输出的信号。第二数据输出单元260B可组合所述多个ADC的输出信号以及产生第二输出数据DOUT2。产生的第二输出数据DOUT2可经由数据总线输出至外部设备。
图5是示意性地示出根据本发明的实施例的半导体系统3的配置的框图。在图5中，半导体系统3可包括处理器310、电源管理电路320、以及非易失性存储器330。处理器310可被配置为控制非易失性存储器330的操作并与非易失性存储器330通信。处理器310可提供多个命令至非易失性存储器330。所述多个命令可包括第一命令CMD1和第二命令CMD2。第一命令CMD1可命令非易失性存储器330在第一操作模式下操作，第二命令CMD2可命令非易失性存储器330在第二操作模式下操作。此外，虽然未示出，但是处理器310可提供数据和时钟至非易失性存储器330。虽然在图5中示例了处理器310，但是在一个实施例中处理器310可以用非易失性存储器控制器来替代。
电源管理电路320可提供电源电压VDD至非易失性存储器330。电源管理电路320可从处理器310接收开机信号以及提供电源电压VDD至非易失性存储器330。举例而言，如果开启计算机设备的电源键，则处理器310可产生开机信号，电源管理电路320可响应于开机信号而提供电源电压VDD以容许非易失性存储器330操作。电源管理电路320可包括电源单元和电源控制单元，以及可提供不仅适于容许非易失性存储器330操作而且也适于容许处理器310操作的电源。
非易失性存储器330可与处理器310通信，并可通过接收来自处理器310的所述多个命令而操作。此外，非易失性存储器330可经由数据总线输出数据至处理器310。非易失性存储器330可具有与图2或4所示的非易失性存储装置1或2相同的配置。
非易失性存储器330可包括ADC阵列331和路径选择单元332。ADC阵列331可读取储存在非易失性存储器330的存储器单元中的数据。路径选择单元332响应于所述多个命令中的至少一个而将ADC阵列331与电源电压VDD的端子电耦接。非易失性存储器330可接收第一命令CMD1并在第一操作模式下执行正常操作，以及可接收第二命令CMD2并在第二操作模式下监测电源电压VDD的噪声。据此，如果从处理器310提供第一命令CMD1，则ADC阵列331可读取储存在存储器单元中的数据，而如果从处理器310提供第二命令CMD2，则路径选择单元332可将ADC阵列331与电源电压VDD的端子电耦接，使得ADC阵列331可监测电源电压VDD的噪声。ADC阵列331可经由数据总线将监测电源电压VDD的噪声的结果输出至处理器310（例如，经由所示的输出数据线或数据总线而输出数据DOUT），其方式与正常操作时输出数据的方式相同。
图6是示意性地示出根据本发明的实施例的半导体系统4的配置的框图。在图6中，半导体系统4可包括处理器410、电源管理电路420、以及非易失性存储器430。处理器410可被配置为与非易失性存储器430通信，以及提供命令CMD、数据DATA和时钟CLK至非易失性存储器430。当从处理器410接收到开机信号时，电源管理电路420可被配置为提供电源电压VDD至非易失性存储器430。
除了ADC阵列431和路径选择单元432以外，非易失性存储器430可包括解耦电容器阵列433（即，DECAP阵列）。解耦电容器阵列433包括多个解耦电容器并接收从电源管理电路420提供的电源电压VDD。解耦电容器阵列433接收电源电压VDD以及提供电源电压VDD至非易失性存储器430的内部电路。提供解耦电容器阵列433以减小可能在电源电压VDD中产生的噪声。不局限于此，解耦电容器阵列433可具有多个解耦电容器经由开关而电耦接至电源电压VDD的接收端子的结构。
ADC阵列431可被配置为在第一操作模式下读取储存在非易失性存储器430的存储器单元中的数据。从存储器单元读取的数据可输出至处理器410。路径选择单元432可被配置为在第二操作模式下将ADC阵列431与电源电压VDD的端子电耦接。ADC阵列431可在第二操作模式下与电源电压VDD的端子电耦接，以及可监测电源电压VDD的噪声。监测结果信号DOUT可提供至解耦电容器阵列433。
解耦电容器阵列433可在第二操作模式下从ADC阵列431接收监测电源电压VDD的噪声的结果信号DOUT，以及可控制与电源电压VDD的接收端子电耦接的解耦电容器的数目。换言之，监测电源电压VDD的噪声的结果信号DOUT可用作控制解耦电容器阵列433的开关的信号。解耦电容器阵列433可根据监测结果信号DOUT而通过控制与电源电压VDD的接收端子电耦接的解耦电容器的数目来减小电源电压VDD的噪声。
图7是示意性地示出根据本发明的实施例的半导体系统5的配置的框图。在图7中，半导体系统5可包括处理器510、电源管理电路520、以及非易失性存储器530。处理器510可被配置为与非易失性存储器530通信以及提供命令CMD、数据DATA和时钟CLK至非易失性存储器530。电源管理电路520可被配置为从处理器510接收开机信号，以及提供电源电压VDD至非易失性存储器530。
非易失性存储器530可包括ADC阵列531以及路径选择单元532。ADC阵列531可被配置为在第一操作模式下读取储存在非易失性存储器530的存储器单元中的数据。由ADC阵列531读取的数据可输出至处理器510。路径选择单元532可被配置为在第二操作模式下将ADC阵列531与电源电压VDD的端子电耦接。据此，ADC阵列531可在第二操作模式下输出监测电源电压VDD的噪声的结果信号DOUT。虽然图7示出监测结果信号DOUT经由单独的总线而提供至处理器510，但是其也可经由传输数据DATA的数据总线而提供至处理器510。
处理器510可在第二操作模式下从非易失性存储器530接收监测结果信号DOUT。根据监测结果信号DOUT，处理器510可改变要提供至非易失性存储器530的时钟CLK的频率。处理器510可包括时钟频率控制单元511。时钟频率控制单元511可通过诸如锁相环（PLL）的电路来实现，并可提供在处理器510内部或外部。时钟频率控制单元511可接收监测结果信号DOUT以及控制要提供至非易失性存储器530的时钟CLK的频率。由于大部分电源电压VDD的噪声可在谐振条件下产生，因此当根据监测结果信号DOUT而确定在电源电压VDD中产生大量噪声时，时钟频率控制单元511可经由将时钟CLK的频率增加或减小预定的赫兹而降低电源电压VDD的噪声。
图8是示意性地示出根据本发明的实施例的计算机设备6的配置的框图。在图8中，计算机设备6可包括处理器610、电源管理电路620、非易失性存储器630、以及I/O设备640。处理器610可被配置为经由总线650与非易失性存储器630通信并提供命令、数据和时钟至非易失性存储器630。非易失性存储器630可经由总线650输出数据至处理器610。I/O设备640可被配置为输入和输出特定的信号以容许计算机设备6与外部设备通信。
电源管理电路620可被配置为提供电源至处理器610和非易失性存储器630。电源管理电路620可提供第一电源电压VDDP至处理器610作为用于处理器610的电源，以及可提供第二电源电压VDDM至非易失性存储器630作为用于非易失性存储器630的电源。
处理器610可提供多个命令至非易失性存储器630。举例而言，所述多个命令可包括第一至第三命令CMD1、CMD2和CMD3。第一命令CMD1可命令非易失性存储器630执行正常操作，第二命令CMD2和第三命令CMD3可命令非易失性存储器630监测第一电源电压VDDP和第二电源电压VDDM的噪声。
非易失性存储器630包括ADC阵列631和路径选择单元632。ADC阵列631可被配置为响应于第一命令CMD1而读取储存在非易失性存储器630的存储器单元中的数据。路径选择单元632可被配置为响应于第二命令CMD2而将ADC阵列631与第一电源电压VDDP的端子电耦接。据此，路径选择单元632容许ADC阵列631监测作为用于处理器610的电源的第一电源电压VDDP的噪声。此外，路径选择单元632可被配置为响应于第三命令CMD3而将ADC阵列631与第二电源电压VDDM的端子电耦接。因此，路径选择单元632容许ADC阵列631监测作为用于非易失性存储器630的电源的第二电源电压VDDM的噪声。非易失性存储器630不仅可监测如图8所示的用于处理器610和非易失性存储器630本身的电源电压VDDP和VDDM的噪声，还可监测计算机设备6可包括的其它组成元件的电源电压的噪声。
图9是示意性地示出根据本发明的实施例的储存系统7的配置的框图。在图9中，储存系统7可包括：作为用于数据储存的组成元件的具有非易失特性的储存设备710、用于控制储存设备710的控制器设备720、以及用于电耦接至外部的接口730。储存设备710可为盘形式，诸如硬盘驱动器（HDD）、光盘只读存储器（CDROM）、数字通用盘（DVD）、以及固态盘（SSD），以及可为卡形式，诸如通用串行总线（USB）存储器、安全数码卡（SD）、小型安全数码卡（mSD）、微型安全数码卡（micro SD）、安全数码高容量卡（SDHC）、记忆棒卡、小型媒体卡（SM）、多媒体卡（MMC）、嵌入式MMC（eMMC）和紧凑快闪卡（CF）。
控制器设备720可被配置为控制储存设备710与接口730之间的数据交换。为此，控制器设备720可包括处理器721，所述处理器721用于操作和处理从储存系统7的外部（即，外部设备）经由接口730输入的命令。
接口730用以在储存系统7与外部设备之间交换命令、数据等。在储存系统7为卡形式的情况下，接口730可为与通用串行总线（USB）、安全数码卡（SD）、小型安全数码卡（mSD）、微型安全数码卡（micro SD）、安全数码高容量卡（SDHC）、记忆棒卡、小型媒体卡（SM）、多媒体卡（MMC）、嵌入式MMC（eMMC）和紧凑快闪卡（CF）兼容的接口。在储存系统7为盘形式的情况下，接口730可为与IDE（集成设备电子）、SATA（串行高级技术附件）、SCSI（小型计算机系统接口）、eSATA（外部SATA）、PCMCIA（个人计算机存储卡国际协会）和USB（通用串行总线）兼容的接口。
储存系统7可包括：与外部设备的接口730、控制器设备720、以及存储器设备740，所述存储器设备740用于根据系统的多样性和高性能而在接口730与储存设备710之间有效数据传输。储存设备710和用于暂时储存数据的存储器设备740可包括根据前面实施例所述的非易失性存储装置2和4。具体地，存储器设备740可为包括易失性存储器（VRAM）741和非易失性存储器（NVRAM）742的混合式存储器设备。易失性存储器741可用于处理需要高处理速度的数据，非易失性存储器742可用于处理在发生突然断电的情况下不应被丢失的重要数据以及大容量数据。存储器设备740的非易失性存储器742可包括ADC阵列，从而可监测提供至构成储存系统7的相应设备的电源电压的噪声。
图10是示意性地示出根据本发明的实施例的固态储存系统8的配置的框图。在图10中，固态储存系统8可包括处理器810（即，中央处理单元CPU）、DRAM控制器820、DRAM830、PCRAM控制器840、PCRAM850、快闪（FLASH）控制器860、以及多个快闪存储器871至874。处理器810经由主机接口880从主机接收命令并执行操作。DRAM控制器820和DRAM830可执行缓冲器的功能，从而顺利地实现例如主机与处理器810之间的通信。PCRAM控制器840和PCRAM850可执行缓冲器的功能，从而可顺利地实现例如处理器810与快闪控制器860之间的通信。
快闪控制器860可控制所述多个快闪存储器871至874，以及可将经由总线890输入的数据储存在快闪存储器871至874中，或将从快闪存储器871至874输出的数据输出至总线890。
在图10中，DRAM830和PCRAM850执行缓冲存储器的功能以及构成混合式存储设备。PCRAM850可包括ADC阵列，从而可监测提供至构成固态储存系统8的相应设备的电源电压的噪声。
尽管以上已经描述了各种实施例，但是本领域的技术人员将理解的是描述的实施例仅仅是实例。因此，不应基于所描述的实施例来限制本文描述的非易失性存储装置和使用其的半导体系统。更确切地说，应当仅根据所附权利要求并结合以上描述和附图来限制本文描述的非易失性存储装置和使用其的半导体系统。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种非易失性存储装置，包括：
存储器单元阵列，包括多个子阵列；
多个模数转换器，被配置为感测从所述多个子阵列的存储器单元输出的感测电压；以及
路径选择单元，被配置为在第一操作模式下以一对一的对应方式将所述多个子阵列与所述多个模数转换器电耦接，以及在第二操作模式下将所述多个模数转换器与电源电压的端子电耦接。
2.如技术方案1所述的非易失性存储装置，其中，所述路径选择单元响应于操作模式设定信号而将所述多个子阵列和所述电源电压的端子中的一个与所述多个模数转换器电耦接。
3.如技术方案2所述的非易失性存储装置，其中，所述多个模数转换器响应于所述操作模式设定信号而与所述电源电压的端子并联电耦接。
4.如技术方案1所述的非易失性存储装置，还包括：
数据输出单元，被配置为组合所述多个模数转换器的输出以及产生输出数据。
5.如技术方案1所述的非易失性存储装置，其中，所述第一操作模式对应于读取命令以读取储存在所述存储器单元阵列中的数据。
6.如技术方案1所述的非易失性存储装置，其中，所述第一操作模式与所述第二操作模式不同。
7.一种非易失性存储装置，包括：
第一模数转换器阵列，被配置为感测从第一存储体的存储器单元输出的感测电压；
第二模数转换器阵列，被配置为感测从第二存储体的存储器单元输出的感测电压；
第一路径选择单元，被配置为：在不对所述第一存储体执行正常操作时，将所述第一模数转换器阵列与电源电压的端子电耦接；以及
第二路径选择单元，被配置为：在不对所述第二存储体执行正常操作时，将所述第二模数转换器阵列与所述电源电压的端子电耦接。
8.如技术方案7所述的非易失性存储装置，其中，所述第一路径选择单元响应于第一操作模式设定信号而将所述第一存储体的存储器单元或所述电源电压的端子与所述第一模数转换器阵列电耦接。
9.如技术方案8所述的非易失性存储装置，其中，所述第一操作模式设定信号包括用于所述第一存储体的存储体选择信息和与所述正常操作有关的信息。
10.如技术方案7所述的非易失性存储装置，其中，所述第二路径选择单元响应于第二操作模式设定信号而将所述第二存储体的存储器单元或所述电源电压的端子与所述第二模数转换器阵列电耦接。
11.如技术方案10所述的非易失性存储装置，其中，所述第二操作模式设定信号包括用于所述第二存储体的存储体选择信息和与所述正常操作有关的信息。
12.如技术方案8所述的非易失性存储装置，还包括：
第一数据输出单元，被配置为组合所述第一模数转换器阵列的输出以及产生第一输出数据；以及
第二数据输出单元，被配置为组合所述第二模数转换器阵列的输出以及产生第二输出数据。
13.一种半导体系统，包括：
处理器；以及
非易失性存储器，被配置为通过从所述处理器接收电源电压以及多个命令而操作，
其中，所述非易失性存储器包括：
模数转换器阵列，被配置为读取储存在存储器单元阵列中的数据；以及
路径选择单元，被配置为响应于所述多个命令中的一个而将所述模数转换器阵列与所述电源电压的端子电耦接。
14.如技术方案13所述的半导体系统，其中，所述模数转换器阵列响应于所述命令而与所述电源电压的端子并联电耦接。
15.一种半导体系统，包括：
处理器；以及
非易失性存储器，被配置为通过接收电源电压而操作，
其中，所述非易失性存储器包括：
模数转换器阵列，被配置为在第一操作模式下读取储存在存储器单元阵列中的数据；
路径选择单元，被配置为在第二操作模式下将所述模数转换器阵列与所述电源电压的端子电耦接；以及
解耦电容器阵列，被配置为在所述第二操作模式下响应于所述模数转换器阵列的输出而控制所述电源电压的电平。
16.如技术方案15所述的半导体系统，其中，所述路径选择单元响应于命令信号而将所述模数转换器阵列与所述电源电压的端子并联电耦接。
17.如技术方案15所述的半导体系统，其中，所述解耦电容器阵列包括与所述电源电压的端子电耦接的多个解耦电容器，并且响应于所述模数转换器阵列的输出而控制与所述电源电压的端子电耦接的解耦电容器的数目。
18.一种半导体系统，包括：
处理器，被配置为产生时钟以及提供所述时钟至非易失性存储器；以及
所述非易失性存储器，被配置为通过接收电源电压和所述时钟而操作，
其中，所述非易失性存储器包括：
模数转换器阵列，被配置为在第一操作模式下读取储存在存储器单元阵列中的数据；以及
路径选择单元，被配置为在第二操作模式下将所述模数转换器阵列与所述电源电压的端子电耦接，以及
其中，所述处理器在所述第二操作模式下基于所述模数转换器阵列的输出而改变所述时钟的频率。
19.如技术方案18所述的半导体系统，其中，所述路径选择单元响应于命令信号而将所述模数转换器阵列与所述电源电压的端子并联电耦接。
20.如技术方案18所述的半导体系统，其中，所述处理器包括时钟频率控制单元，所述时钟频率控制单元被配置为接收所述模数转换器阵列的输出，以及控制要提供至所述非易失性存储器的所述时钟的频率。
21.一种计算机设备，包括：
处理器；
非易失性存储器，被配置为与所述处理器通信；以及
电源管理电路，被配置为提供第一电源电压至所述处理器，以及提供第二电源电压至所述非易失性存储器，
其中，所述非易失性存储器包括：
模数转换器阵列，被配置为响应于第一命令而读取储存在存储器单元阵列中的数据；以及
路径选择单元，被配置为响应于第二命令而将所述模数转换器阵列与所述第一电源电压的端子电耦接，以及响应于第三命令而将所述模数转换器阵列与所述第二电源电压的端子电耦接。
22.如技术方案21所述的计算机设备，其中，所述路径选择单元响应于所述第二命令而将所述模数转换器阵列与所述第一电源电压的端子并联电耦接，以及响应于所述第三命令而将所述模数转换器阵列与所述第二电源电压的端子并联电耦接。
23.一种非易失性存储装置，包括：
存储器单元阵列，包括多个子阵列；
多个模数转换器，被配置为感测从所述多个子阵列的存储器单元输出的感测电压；以及
路径选择单元，被配置为在第一操作模式下将所述多个子阵列与所述多个模数转换器电耦接，以及在第二操作模式下将所述多个模数转换器与电源电压的端子电耦接。
24.如技术方案23所述的非易失性存储装置，其中，所述模数转换器的数目等于或大于所述子阵列的数目。
25.如技术方案23所述的非易失性存储装置，其中，在第一操作模式下所述多个子阵列以一对一的对应方式与所述多个模数转换器耦接。

Claims (25)

1.一种非易失性存储装置，包括：
存储器单元阵列，包括多个子阵列；
多个模数转换器，被配置为感测从所述多个子阵列的存储器单元输出的感测电压；以及
路径选择单元，被配置为在第一操作模式下以一对一的对应方式将所述多个子阵列与所述多个模数转换器电耦接，以及在第二操作模式下将所述多个模数转换器与电源电压的端子电耦接，
其中，当所述多个模数转换器与所述电源电压的端子电耦接时，所述多个模数转换器监测所述电源电压的噪声。
2.如权利要求1所述的非易失性存储装置，其中，所述路径选择单元响应于操作模式设定信号而将所述多个子阵列和所述电源电压的端子中的一个与所述多个模数转换器电耦接。
3.如权利要求2所述的非易失性存储装置，其中，所述多个模数转换器响应于所述操作模式设定信号而与所述电源电压的端子并联电耦接。
4.如权利要求1所述的非易失性存储装置，还包括：
数据输出单元，被配置为组合所述多个模数转换器的输出以及产生输出数据。
5.如权利要求1所述的非易失性存储装置，其中，所述第一操作模式对应于读取命令以读取储存在所述存储器单元阵列中的数据。
6.如权利要求1所述的非易失性存储装置，其中，所述第一操作模式与所述第二操作模式不同。
7.一种非易失性存储装置，包括：
第一模数转换器阵列，被配置为感测从第一存储体的存储器单元输出的感测电压；
第二模数转换器阵列，被配置为感测从第二存储体的存储器单元输出的感测电压；
第一路径选择单元，被配置为：在不对所述第一存储体执行正常操作时，将所述第一模数转换器阵列与电源电压的端子电耦接；以及
第二路径选择单元，被配置为：在不对所述第二存储体执行正常操作时，将所述第二模数转换器阵列与所述电源电压的端子电耦接，
其中，当所述第一模数转换器阵列和所述第二模数转换器阵列与所述电源电压的端子电耦接时，所述第一模数转换器阵列和所述第二模数转换器阵列监测所述电源电压的噪声。
8.如权利要求7所述的非易失性存储装置，其中，所述第一路径选择单元响应于第一操作模式设定信号而将所述第一存储体的存储器单元或所述电源电压的端子与所述第一模数转换器阵列电耦接。
9.如权利要求8所述的非易失性存储装置，其中，所述第一操作模式设定信号包括用于所述第一存储体的存储体选择信息和与所述正常操作有关的信息。
10.如权利要求7所述的非易失性存储装置，其中，所述第二路径选择单元响应于第二操作模式设定信号而将所述第二存储体的存储器单元或所述电源电压的端子与所述第二模数转换器阵列电耦接。
11.如权利要求10所述的非易失性存储装置，其中，所述第二操作模式设定信号包括用于所述第二存储体的存储体选择信息和与所述正常操作有关的信息。
12.如权利要求8所述的非易失性存储装置，还包括：
第一数据输出单元，被配置为组合所述第一模数转换器阵列的输出以及产生第一输出数据；以及
第二数据输出单元，被配置为组合所述第二模数转换器阵列的输出以及产生第二输出数据。
13.一种半导体系统，包括：
处理器；以及
非易失性存储器，被配置为通过从所述处理器接收电源电压以及多个命令而操作，
其中，所述非易失性存储器包括：
模数转换器阵列，被配置为读取储存在存储器单元阵列中的数据；以及
路径选择单元，被配置为响应于所述多个命令中的一个而将所述模数转换器阵列与所述电源电压的端子电耦接，
其中，当所述模数转换阵列与所述电源电压的端子电耦接时，所述模数转换器阵列监测所述电源电压的噪声。
14.如权利要求13所述的半导体系统，其中，所述模数转换器阵列响应于所述命令而与所述电源电压的端子并联电耦接。
15.一种半导体系统，包括：
处理器；以及
非易失性存储器，被配置为通过接收电源电压而操作，
其中，所述非易失性存储器包括：
模数转换器阵列，被配置为在第一操作模式下读取储存在存储器单元阵列中的数据；
路径选择单元，被配置为在第二操作模式下将所述模数转换器阵列与所述电源电压的端子电耦接；以及
解耦电容器阵列，被配置为在所述第二操作模式下响应于所述模数转换器阵列的输出而控制所述电源电压的电平。
16.如权利要求15所述的半导体系统，其中，所述路径选择单元响应于命令信号而将所述模数转换器阵列与所述电源电压的端子并联电耦接。
17.如权利要求15所述的半导体系统，其中，所述解耦电容器阵列包括与所述电源电压的端子电耦接的多个解耦电容器，并且响应于所述模数转换器阵列的输出而控制与所述电源电压的端子电耦接的解耦电容器的数目。
18.一种半导体系统，包括：
处理器，被配置为产生时钟以及提供所述时钟至非易失性存储器；以及
所述非易失性存储器，被配置为通过接收电源电压和所述时钟而操作，
其中，所述非易失性存储器包括：
模数转换器阵列，被配置为在第一操作模式下读取储存在存储器单元阵列中的数据；以及
路径选择单元，被配置为在第二操作模式下将所述模数转换器阵列与所述电源电压的端子电耦接，以及
其中，所述处理器在所述第二操作模式下基于所述模数转换器阵列的输出而改变所述时钟的频率。
19.如权利要求18所述的半导体系统，其中，所述路径选择单元响应于命令信号而将所述模数转换器阵列与所述电源电压的端子并联电耦接。
20.如权利要求18所述的半导体系统，其中，所述处理器包括时钟频率控制单元，所述时钟频率控制单元被配置为接收所述模数转换器阵列的输出，以及控制要提供至所述非易失性存储器的所述时钟的频率。
21.一种计算机设备，包括：
处理器；
非易失性存储器，被配置为与所述处理器通信；以及
电源管理电路，被配置为提供第一电源电压至所述处理器，以及提供第二电源电压至所述非易失性存储器，
其中，所述非易失性存储器包括：
模数转换器阵列，被配置为响应于第一命令而读取储存在存储器单元阵列中的数据；以及
路径选择单元，被配置为响应于第二命令而将所述模数转换器阵列与所述第一电源电压的端子电耦接，以及响应于第三命令而将所述模数转换器阵列与所述第二电源电压的端子电耦接，
其中，当所述模数转换器阵列与所述第一电源电压的端子电耦接时，所述模数转换器阵列监测所述第一电源电压的噪声，以及当所述模数转换器阵列与所述第二电源电压的端子电耦接时，所述模数转换器阵列监测所述第二电源电压的噪声。
22.如权利要求21所述的计算机设备，其中，所述路径选择单元响应于所述第二命令而将所述模数转换器阵列与所述第一电源电压的端子并联电耦接，以及响应于所述第三命令而将所述模数转换器阵列与所述第二电源电压的端子并联电耦接。
23.一种非易失性存储装置，包括：
存储器单元阵列，包括多个子阵列；
多个模数转换器，被配置为感测从所述多个子阵列的存储器单元输出的感测电压；以及
路径选择单元，被配置为在第一操作模式下将所述多个子阵列与所述多个模数转换器电耦接，以及在第二操作模式下将所述多个模数转换器与电源电压的端子电耦接，
其中，当所述多个模数转换器与所述电源电压的端子电耦接时，所述多个模数转换器监测所述电源电压的噪声。
24.如权利要求23所述的非易失性存储装置，其中，所述模数转换器的数目等于或大于所述子阵列的数目。
25.如权利要求23所述的非易失性存储装置，其中，在第一操作模式下所述多个子阵列以一对一的对应方式与所述多个模数转换器耦接。
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