KR20160035746A - 멀티 칩 패키지 - Google Patents

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Abstract

본 기술은 멀티 칩 패키지에 관한 것으로서, 내부 회로 동작을 위한 회로 동작부를 각각 구비하며, 순차적으로 적층되는 제1 및 제2 반도체 칩, 상기 회로 동작부를 각각 구비하고 상기 제1 및 제2 반도체 칩에 대해 원점 대칭하여 상기 제2 반도체 칩 상부에 순차적으로 적층되는 제3 및 제4 반도체 칩 및 상기 제1 내지 제4 반도체 칩 사이의 신호 전달을 위한 관통 실리콘 비아를 포함하되,상기 제1 및 제2 반도체 칩에 구비된 상기 회로 동작부는 제1 측에 위치하며, 상기 제3 및 제4 반도체 칩에 구비된 상기 회로 동작부는 타측에 위치할 수 있다.

Description

멀티 칩 패키지{MULTI CHIP PACKAGE}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 더욱 구체적으로는 데이터 송수신을 제어하는 멀티 칩 패키지에 관한 것이다.
최근, 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 반도체 장치의 패키지 기술로 적층(stack) 패키지에 대한 다양한 기술들이 개발되고 있다. 반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 적층 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 적층 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 적층 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
상기 적층 패키지는 반도체 메모리의 집적도 향상을 위하여, 기존의 평면 배치(2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(3D) 배치 기술의 응용에 대한 결과물이라 할 수 있다. 고집적 및 고용량의 메모리 요구 추세와 시스템의 성능 향상을 위해, 멀티 채널 반도체 장치가 반도체 칩 적층형 패키지의 하나로서 본 분야에서 개발되었다.
그러한 멀티 채널 반도체 메모리 장치는 복수의 반도체 칩(또는 채널 메모리)들이 적층된 구조이므로, 복수의 메모리 칩들 사이에 도전 라인으로 사용하기 위해 관통 실리콘 비아(Through Silicon Via; TSV)가 적용될 수 있다. 복수의 메모리 칩을 적층하여 멀티 채널을 구성하는 경우, 채널당 한 개의 메모리 칩과 데이터 송수신을 하기 위해 각 메모리 칩은 그에 해당하는 데이터 송수신 회로를 구비할 수 있다. 즉, 한 개의 데이터를 송수신하기 위해 각 메모리 칩에서 필요한 데이터 송수신 회로는 한 개일 수 있다. 그러나, 각 채널에 따라서 한 개의 데이터 송수신 회로만을 구비하도록 복수의 메모리 칩을 설계하는 경우, 모두 다르게 설계되어야 하는데, 이러한 경우는 경제적이지 않다. 따라서 복수의 메모리 칩은 각 채널에 대한 데이터 송수신 회로를 모두 갖도록 설계되어야 한다. 예를 들어, 네 개의 채널 및 메모리 칩을 구비하는 경우에는 각 메모리 칩은 데이터 송수신을 위한 데이터 송수신 회로를 각각 네 개씩 구비할 수 있다. 이 때문에 한 개의 전송라인에 불필요하게 여러 개의 송수신 회로가 연결이 될 수 있다. 도 1은 이러한 문제점을 도면으로 나타낸 것이다.
도 1은 종래기술에 따른 멀티 칩 패키지를 도시한 블록 다이어그램이다.
도 1을 참조하면, 멀티 칩 패키지는 한 개의 마스터 칩(110) 및 복수의 슬레이브 칩(120, 130, 140, 150)을 포함할 수 있다.
상기 멀티 칩 패키지는 4채널로 구성될 수 있으며, 그에 따라 상기 마스터 칩(110)은 복수의 메모리 칩에 데이터를 전송하기 위해 각 채널 별로 데이터 송수신 회로 또한 네 개를 구비할 수 있으며, 그에 따라 상기 복수의 슬레이브 칩(120, 130, 140, 150) 각각은 데이터 송수신 회로를 네 개씩 구비할 수 있다. 상기 복수의 슬레이브 칩(120, 130, 140, 150) 각각은 네 개의 데이터 송수신 회로들을 구비하고 있지만, 실제 활성화되어 사용되는 데이터 송수신 회로는 각각 하나씩이다. 상기 복수의 슬레이브 칩(120, 130, 140, 150) 각각은 슬라이스 아이디(미도시)에 따라서 상기 네 개의 데이터 송수신 회로 중 한 개의 송수신 회로만을 선택하여 사용할 수 있다. 다시 말하면, 상기 복수의 슬레이브 칩(120, 130, 140, 150)은 각각 데이터 송수신 회로를 네 개씩 구비하여 총 16개의 데이터 송수신 회로가 구비되지만, 여기서 실제로 사용되는 데이터 송수신 회로는 4개인 것이다. 따라서 불필요한 데이터 송수신 회로로 인해 면적의 소비가 커지게 되며, 이로 인한 전력 소모량도 증가하게 된다. 또한, 상기 관통 실리콘 비아를 통해 연결된 데이터 전송을 위한 신호 라인의 로딩이 커지는 문제가 발생할 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 멀티 채널에서 데이터 송수신의 제어가 가능한 적층된 복수의 반도체 칩을 포함하는 멀티 칩 패키지를 제공하고자 한다.
본 발명의 실시예에 따른 멀티 칩 패키지는, 내부 회로 동작을 위한 회로 동작부를 각각 구비하며, 순차적으로 적층되는 제1 및 제2 반도체 칩; 상기 회로 동작부를 각각 구비하고 상기 제1 및 제2 반도체 칩에 대해 원점 대칭하여 상기 제2 반도체 칩 상부에 순차적으로 적층되는 제3 및 제4 반도체 칩; 및 상기 제1 내지 제4 반도체 칩 사이의 신호 전달을 위한 관통 실리콘 비아를 포함하되, 상기 제1 및 제2 반도체 칩에 구비된 상기 회로 동작부는 제1 측에 위치하며, 상기 제3 및 제4 반도체 칩에 구비된 상기 회로 동작부는 타측에 위치할 수 있다.
바람직하게, 상기 회로 동작부는 데이터 송수신을 위한 데이터 송수신 회로일 수 있다.
바람직하게, 상기 회로 동작부는 내부 전압을 생성하기 위한 내부 전압 생성부일 수 있다.
또한, 본 발명의 다른 실시예에 따른 멀티 칩 패키지는, 데이터 송수신을 위한 다수의 송수신 회로를 구비하는 마스터 칩; 상기 마스터 칩과의 데이터 송수신을 위한 데이터 송수신부를 구비하며, 상기 마스터 칩 상부에 순차적으로 적층되는 제1 슬레이브 영역; 및 상기 데이터 송수신부를 구비하고, 상기 제1 슬레이브 영역에 대해 원점 대칭하여 상기 제2 슬레이브 칩 상부에 순차적으로 적층되는 제2 슬레이브 영역을 포함하되, 상기 제1 슬레이브 영역의 상기 데이터 송수신부는 제1 측에 위치하며, 상기 제2 슬레이브 영역의 상기 데이터 송수신부는 타측에 위치할 수 있다.
바람직하게, 상기 제1 슬레이브 영역은, 상기 마스터 칩 상부에 적층되는 제1 슬레이브 칩; 및 상기 제1 슬레이브 칩 상부에 적층되는 제2 슬레이브 칩을 포함할 수 있다.
바람직하게, 상기 제2 슬레이브 영역은, 상기 제2 슬레이브 칩 상부에 적층되는 제3 슬레이브 칩; 및 상기 제3 슬레이브 칩 상부에 적층되는 제4 슬레이브 칩을 포함할 수 있다.
바람직하게, 상기 제1 내지 제4 슬레이브 칩 각각은, 상기 마스터 칩과의 데이터 송수신을 위한 제1 및 제2 데이터 송수신부; 및 상기 마스터 칩으로부터 수신되는 전원에 기초하여 상기 제1 및 제2 데이터 송수신부의 활성화를 제어하기 위한 제어신호 생성부를 포함할 수 있다.
바람직하게, 상기 제어신호 생성부는, 상기 제1 데이터 송수신부의 활성화를 제어하기 위한 제1 제어신호 및 상기 제2 데이터 송수신부의 활성화를 제어하기 위한 제2 제어신호를 생성할 수 있다.
바람직하게, 상기 제1 제어신호 및 상기 제2 제어신호는 항상 서로 상보적인 레벨을 갖는 것을 특징으로 할 수 있다.
바람직하게, 상기 제어신호 생성부는 상기 제1 데이터 송수신부 또는 상기 제2 데이터 송수신부를 선택적으로 활성화되도록 제어할 수 있다.
바람직하게, 상기 마스터 칩 및 상기 제1 내지 제4 슬레이브 칩 사이의 상기 데이터 송수신을 위한 관통 실리콘 비아를 더 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 멀티 칩 패키지는, 마스터 칩; 상기 마스터 칩 상부에 적층되는 다수의 슬레이브 칩; 및 상기 마스터 칩과 상기 다수의 슬레이브 칩 사이의 신호 전달을 위한 관통 실리콘 비아를 포함하되, 상기 다수의 슬레이브 칩 각각은, 상기 마스터 칩과의 신호 전달을 위한 신호 전송 회로부를 구비하며, 상기 신호 전송 회로부는 인접 슬레이브 칩의 신호 전송 회로부와 오버랩되거나 이격되도록 위치할 수 있다.
바람직하게, 상기 다수의 슬레이브 칩 각각은, 상기 신호 전송 회로부를 제어하기 위한 제어신호 생성부를 더 포함할 수 있다.
바람직하게, 상기 신호 전송 회로부는 복수의 신호 전송 회로를 포함하고, 상기 제어신호 생성부는 상기 복수의 신호 전송 회로의 개수에 대응되는 복수의 제어신호를 생성할 수 있다.
바람직하게, 상기 복수의 신호 전송 회로는 상기 복수의 제어신호에 응답하여 선택적으로 활성화될 수 있다.
또한, 본 발명의 다른 실시예에 따른 멀티 칩 패키지는, 내부 전압을 생성하기 위한 내부 전압 생성부를 각각 구비하고, 순차적으로 적층되는 제1 내지 제4 반도체 칩; 및 상기 제1 내지 제4 반도체 칩 사이의 상기 내부 전압 전달을 위한 관통 실리콘 비아를 포함하되, 상기 제1 및 제2 반도체 칩에 구비된 상기 내부 전압 생성부는 제1측에 위치하고, 상기 제3 및 제4 반도체 칩은 상기 제1 및 제2 반도체 칩에 대해 대칭하여 적층되며, 상기 제3 및 제4 반도체 칩에 구비된 상기 내부 전압 생성부는 타측에 위치할 수 있다.
본 발명의 실시예들에 의한 반도체 메모리에 의하면, 다수의 반도체 칩 각각에 구비된 데이터 송수신 회로의 개수를 줄이고 인접한 반도체 칩에 대해 원점 대칭하여 적층함으로써 데이터 송수신 라인의 로딩 시간을 감소시킬 수 있으며, 데이터 송수신 회로에 의한 면적을 감소시켜 전력 소모를 감소시킬 수 있다.
도 1은 종래기술에 따른 멀티 칩 패키지의 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지의 블록 다이어그램이다.
도 3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 블록 다이어그램이다.
도 4는 도 2에 도시된 데이터 송수신부를 도시한 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지의 블록 다이어그램이다.
도 2를 참조하면, 멀티 칩 패키지는 적층되는 복수의 반도체 칩(210, 220, 230, 240)을 포함할 수 있다. 상기 복수의 반도체 칩(210, 220, 230, 240) 각각은 내부 회로 동작을 위한 회로 동작부(211, 221, 231, 241)를 각각 구비할 수 있다. 상기 회로 동작부(211, 221, 231, 241)는 데이터 송수신을 위한 데이터 송수신 회로 또는 내부 전압을 생성하기 위한 내부 전압 생성 회로일 수 있다. 이에 대한 상세한 설명은 도 3 및 도 5에서 하기로 한다.
상기 복수의 반도체 칩(210, 220, 230, 240)을 적층함에 있어서, 상기 복수의 반도체 칩(210, 220, 230, 240) 중에서 제3 및 제4 반도체 칩(230, 240)을 제1 및 제2 반도체 칩(210, 220)에 대하여 원점 대칭되도록 적층할 수 있다. 즉, 상기 제1 내지 제4 반도체 칩(210, 220, 230, 240)을 적층함에 있어서, 상기 제1 및 제2 반도체 칩(210, 220)에 구비된 상기 회로 동작부(211, 221)와 상기 제3 및 제4 반도체 칩(230, 240)에 구비된 상기 회로 동작부(231, 241)가 서로 오버랩되지 않도록 제1측 및 타측에 구비되도록 적층하는 것이 가능하다.
이와 같이 상기 복수의 반도체 칩(210, 220, 230, 240)을 적층함으로써 기존에 멀티 채널에서의 데이터 송수신 또는 내부 전압 전달 등의 회로 동작을 함에 있어서 발생할 수 있는 신호 라인의 로딩 시간을 줄일 수 있다.
한편, 상기 복수의 반도체 칩(210, 220, 230, 240)은 데이터 또는 내부 전압 등의 신호 전달을 위한 제1 및 제2 관통 실리콘 비아(TSV1, TSV2)로 연결될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 블록 다이어그램이다.
도 3을 참조하면, 멀티 칩 패키지는 마스터 칩(310), 제1 슬레이브 영역(320) 및 제2 슬레이브 영역(330)을 포함할 수 있다.
상기 멀티 칩 패키지는 멀티 채널로 구성될 수 있으며, 상기 마스터 칩(310), 상기 제1 슬레이브 영역(320) 및 상기 제2 슬레이브 영역(330)은 제1 내지 제5 관통 실리콘 비아(TSV1, TSV2, TSV3, TSV4, TSV5)로 연결된다.
상기 제1 내지 제5 관통 실리콘 비아(TSV1, TSV2, TSV3, TSV4, TSV5) 중에서 상기 제1 관통 실리콘 비아(TSV1)는 상기 제1 슬레이브 영역(320) 및 상기 제2 슬레이브 영역(330)으로 접지 전원(VSS)을 전달할 수 있다. 상기 제2 내지 제5 관통 실리콘 비아(TSV2, TSV3, TSV4, TSV5)는 상기 제1 슬레이브 영역(320) 및 상기 제2 슬레이브 영역(330) 각각으로 동일한 데이터, 예를 들어 제1 데이터(DAT<0>)를 전달할 수 있다. 또한, 상기 제2 내지 제5 관통 실리콘 비아(TSV2, TSV3, TSV4, TSV5) 각각은 상기 제1 내지 제4 채널에 포함될 수 있다.
상기 마스터 칩(310)은 전원 공급부(311) 및 복수의 데이터 송수신 회로(312)를 포함할 수 있다.
상기 전원 공급부(311)는 추후 설명될 상기 제1 슬레이브 영역(320) 및 상기 제2 슬레이브 영역(330)으로 상기 접지 전원(VSS)을 공급할 수 있다. 상기 전원 공급부(311)는 외부로부터 공급된 상기 접지 전원(VSS)을 내부 제어에 따라서 상기 제1 슬레이브 영역(320) 및 상기 제2 슬레이브 영역(330)으로 전달할 수 있다. 예컨대, 스위치(미도시)를 사용하여 특정 모드 시에 상기 접지 전원(VSS)을 상기 제1 슬레이브 영역(320) 및 상기 제2 슬레이브 영역(330)으로 전달하는 것이 가능하다.
상기 복수의 데이터 송수신 회로(312) 각각은 상기 제1 슬레이브 영역(320) 및 상기 제2 슬레이브 영역(330)으로 데이터를 송신하거나, 상기 제1 슬레이브 영역(320) 및 상기 제2 슬레이브 영역(330)으로부터 데이터를 수신할 수 있다. 상기 복수의 데이터 송수신 회로(312)는 래치 회로로 구성될 수 있다.
상기 제1 슬레이브 영역(320)은 상기 마스터 칩(310) 상부에 적층되며, 제1 슬레이브 칩(320a) 및 제2 슬레이브 칩(320b)을 포함할 수 있고, 상기 제2 슬레이브 영역(330)은 상기 제1 슬레이브 영역(320) 상부에 적층되며, 제3 슬레이브 칩(330a) 및 제4 슬레이브 칩(330b)을 포함할 수 있다. 상기 제1 및 제2 슬레이브 칩(320a, 320b)과 상기 제3 및 제4 슬레이브 칩(330a, 330b)은 원점 대칭 구조일 수 있다. 다시 말하면, 상기 제 3 및 제4 슬레이브 칩(330a, 330b)은 상기 제1 및 제2 슬레이브 칩(320a, 320b)에 대하여 평면상으로 180도 회전하여 적층되는 구조일 수 있다.
상기 제1 내지 제4 슬레이브 칩(320a, 320b, 330a, 330b) 각각은 제어신호 생성부(321a, 321b, 331a, 331b) 및 데이터 송수신부(322a, 322b, 332a, 332b)를 포함할 수 있다. 상기 제1 내지 제4 슬레이브 칩(320a, 320b, 330a, 330b) 각각에 구비된 상기 제어신호 생성부(321a, 321b, 331a, 331b)는 해당 슬레이브 칩의 중앙에 배치될 수 있다. 상기 제1 내지 제4 슬레이브 칩(320a, 320b, 330a, 330b) 중에서 상기 제1 및 제2 슬레이브 칩(320a, 320b)의 상기 데이터 송수신부(322a, 322b) 각각은 해당 제어신호 생성부(321a, 321b)를 기준으로 제1 측에 구비되며, 상기 제3 및 제4 슬레이브 칩(330a, 330b)의 상기 데이터 송수신부(332a, 332b) 각각은 해당 제어신호 생성부(331a, 331b)를 기준으로 타측에 구비될 수 있다. 즉, 상기 제1 및 제2 슬레이브 칩(320a, 320b)과 상기 제3 및 제4 슬레이브 칩(330a, 330b)은 서로 원점 대칭되어 적층되므로 상기 제1 및 제2 슬레이브 칩(320a, 320b)에 구비된 데이터 송수신부(322a, 322b)와 상기 제3 및 제4 슬레이브 칩(330a, 330b)에 구비된 데이터 송수신부(332a, 332b) 각각은 서로 반대방향에 배치될 수 있다.
상기 제1 슬레이브 칩(320a)의 제어신호 생성부(321a)는 상기 제1 관통 실리콘 비아(TSV1)를 통해 상기 마스터 칩(310) 내부의 전원 공급부(311)로부터 제공되는 상기 접지 전원(VSS)에 기초하여 상기 제1 슬레이브 칩(320a)의 데이터 송수신부(322a)를 제어하기 위한 제어신호(S.ID<0:1>)를 생성할 수 있다. 또한, 상기 제어신호 생성부(321a)는 내부에 구비된 인버터(미도시)를 통해 상기 접지 전원(VSS)의 레벨을 변환하여 상기 제1 관통 실리콘 비아(TSV1)를 통해 인접 슬레이브 칩, 예를 들어 상기 제2 슬레이브 칩(320b)으로 전송할 수 있다. 예를 들어, 상기 제1 슬레이브 칩(320a)의 상기 제어신호 생성부(321a)가 상기 마스터 칩(310)의 전원 공급부(311)로부터 로우(low) 레벨을 갖는 접지 전원(VSS)을 수신하고, 당해 수신한 상기 접지 전원(VSS)에 기초하여 서로 상보적인 값을 가지는 2비트의 제어신호(S.ID<0:1>)인 "10"의 값을 생성하며, 상기 수신한 접지 전원(VSS)의 레벨을 변환하여 하이(high) 값의 신호를 상기 제1 관통 실리콘 비아(TSV1)를 통해 상기 제2 슬레이브 칩(320b)의 제어신호 생성부(321b)로 전송한다. 따라서, 예를 들어 상기 제2 슬레이브 칩 내지 제4 슬레이브 칩(320b, 330a, 330b)의 제어신호 생성부(321b, 331a, 331b) 각각은 '01'의 값을 가지는 제어신호(S.ID<0:1>), '10'의 값을 가지는 제어신호(S.ID<0:1>) 및 '01'의 값을 가지는 제어신호(S.ID<0:1>)를 생성할 수 있다.
상기 제1 내지 제4 슬레이브 칩(320a, 320b, 330a, 330b)의 데이터 송수신부(322a, 322b, 332a, 332b) 각각은 제1 데이터 송수신부(322_1a, 322_1b, 332_1a, 332_1b) 및 제2 데이터 송수신부(322_2a, 322_2b, 332_2a, 332_2b)를 포함할 수 있다. 상기 제1 내지 제4 슬레이브 칩(320a, 320b, 330a, 330b)의 상기 제1 데이터 송수신부(322_1a, 322_1b, 332_1a, 332_1b) 중에서 상기 제1 슬레이브 칩(320a)의 상기 제1 데이터 송수신부(322_1a)는 상기 제어신호(S.ID<0:1>) 중 상기 제1 제어신호(S.ID<0>)의 값에 의해 활성화 동작이 제어되고, 상기 제2 데이터 송수신부(322_2a)는 상기 제2 제어신호(S.ID<1>)의 값에 의해 활성화 동작이 제어될 수 있다. 따라서, 상기 제1 데이터 송수신부(322_1a)와 상기 제2 데이터 송수신부(322_2a)는 동시에 활성화가 이루어지지 않으며, 둘 중 하나만 선택적으로 활성화되어 상기 마스터 칩(310)으로부터 데이터를 수신하거나, 상기 마스터 칩(310)으로 데이터를 송신할 수 있다. 또한, 상기 제어신호(S.ID<0:1>)는 인접 슬레이브 칩, 예를 들어 상기 제2 슬레이브 칩(320b)에서는 서로 상보적인 값을 가지므로 상기 제1 슬레이브 칩(320a)과 상기 제2 슬레이브 칩(320b)에서 선택되는 데이터 송수신부는 서로 다를 수 있다. 예를 들어, 상기 제1 슬레이브 칩(320a)에서 상기 제1 제어신호(S.ID<0>)에 의해 상기 제1 데이터 송수신부(322_1a)가 활성화된다면, 상기 제2 슬레이브 칩(320b)은 상기 제2 제어신호(S.ID<1>)에 의해 상기 제2 데이터 송수신부(122_2b)가, 상기 제3 슬레이브 칩(330a)은 상기 제1 제어신호(S.ID<0>)에 의해 상기 제1 데이터 송수신부(332_2a)가, 상기 제4 슬레이브 칩(330b)은 상기 제2 제어신호(S.ID<1>)에 의해 상기 제2 데이터 송수신부(332_2b)가 선택적으로 활성화될 수 있다.
정리하면, 상기 멀티 칩 패키지는 네 개의 채널을 가지는 멀티 채널 구성이며, 상기 마스터 칩(310)과 상기 네 개의 슬레이브 칩(320a, 320b, 330a, 330b) 각각에서 서로 다른 채널을 통해 상기 제1 데이터(DAT<0>)를 송수신할 수 있다. 상기 제1 데이터(DAT<0>)를 송수신함에 있어서, 상기 네 개의 슬레이브 칩(320a, 320b, 330a, 330b) 각각은 기존에 비해 데이터 송수신 회로의 개수가 절반으로 감소하였으며, 상기 제1 및 제2 슬레이브 칩(320a, 320b)과 상기 제3 및 제4 슬레이브 칩(330a, 330b)의 상기 데이터 송수신부(322a, 322b, 332a, 332b)들은 서로 원점 대칭되어 적층되는 구조를 가진다. 다시 말하면, 상기 제1 및 제2 슬레이브 칩(320a, 320b)를 포함하는 상기 제1 슬레이브 영역(320)과 상기 제3 및 제4 슬레이브 칩(330a, 330b)를 포함하는 상기 제2 슬레이브 영역(330)은 서로 원점 대칭되어 적층될 수 있다. 이로 인해서 기존에 멀티 채널에서의 데이터 송수신 동작을 함에 있어서 발생할 수 있는 신호 라인의 로딩 시간을 줄일 수 있으며, 상기 데이터 송수신 회로의 개수를 줄임으로써 상기 데이터 송수신 회로가 차지하는 면적을 감소시킬 수 있으므로 전력 소모량도 감소시킬 수 있다.
도 4는 도 3에 도시된 데이터 송수신부를 도시한 회로도이다.
도 3 및 도 4를 참조하면, 데이터 송수신부는 제1 데이터 송수신부(410) 및 제2 데이터 송수신부(420)를 포함할 수 있다.
상기 제1 데이터 송수신부(410)는 도 3에 도시된 상기 제1 내지 제4 슬레이브 칩(320a, 320b, 330a, 330b) 각각에 구비된 상기 제1 데이터 송수신부(322_1a, 322_1b, 332_1a, 332_1b)일 수 있으며, 상기 제2 데이터 송수신부(330)는 도 3에 도시된 상기 제1 내지 제4 슬레이브 칩(320a, 320b, 330a, 330b) 각각에 구비된 상기 제2 데이터 송수신부(322_2a, 322_2b, 332_2a, 332_2b)일 수 있다.
상기 제1 및 제2 데이터 송수신부(410, 420) 각각은 두 개의 3상태 인버터(INV1, INV2, INV3, INV4)를 포함하는 래치 회로로 구성될 수 있다. 상기 제1 및 제2 데이터 송수신부(410, 420)는 도 3에 도시된 상기 제1 내지 제4 슬레이브 칩(320a, 320b, 330a, 330b) 각각에 구비된 상기 제어신호 생성부(321a, 321b, 331a, 331b)로부터 생성된 제어신호(S.ID<0:1>)를 수신하여 동작할 수 있다. 상기 제1 데이터 송수신부(410)는 상기 제어신호(S.ID<0:1>) 중에서 상기 제1 제어신호(S.ID<0>)이 활성화되는 경우에 동작하고, 상기 제2 데이터 송수신부(420)는 상기 제2 제어신호(S.ID<1>)가 활성화되는 경우에 동작할 수 있다. 상기 제1 및 제2 제어신호(S.ID<0>, S.ID<1>)는 항상 상보적인 값을 가지므로 상기 제1 데이터 송수신부(410) 또는 상기 제2 데이터 송수신부(420) 중에서 한 개만 선택적으로 동작할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 블록 다이어그램이다.
도 5를 참조하면, 멀티 칩 패키지는 적층되는 복수의 반도체 칩(510, 520, 530, 540)을 포함할 수 있다. 상기 복수의 반도체 칩(510, 520, 530, 540) 각각은 외부에서 입력되는 외부 전압(미도시) 외에 내부 동작을 위한 내부 전압(미도시)을 생성하기 위해 내부 전압 생성부(511, 521, 531, 541)를 포함할 수 있다. 상기 복수의 반도체 칩(510, 520, 530, 540)은 제1 및 제2 관통 실리콘 비아(TSV1, TSV2)로 연결된다.
상기 제1 관통 실리콘 비아(TSV1)는 상기 복수의 반도체 칩(510, 520, 530, 540) 중에서 제1 및 제2 반도체 칩(510, 520)에 구비된 상기 내부 전압 생성부(511, 521)로부터 생성된 상기 내부 전압을 제3 및 제4 반도체 칩(530, 540)으로 전달할 수 있으며, 상기 제2 관통 실리콘 비아(TSV2)는 상기 제3 및 제4 반도체 칩(530, 540)에 구비된 상기 내부 전압 생성부(531, 541)로부터 생성된 상기 내부 전압을 상기 제1 및 제2 반도체 칩(510, 520)으로 전달할 수 있다.
기존에는 상기 내부 전압을 생성하기 위한 내부 전압 생성부를 각 반도체 칩의 가장자리 부분에 위치하도록 설계하였는데, 그렇게 되면 배선이 길어짐으로 인해 전압 강하 등의 문제가 발생하여 상기 내부 전압 생성부가 위치한 곳에서 반대편까지 원하는 전압을 전달하는 데 시간이 많이 걸리는 등의 문제가 발생할 수 있었다. 따라서 상기 내부 전압 생성부를 양쪽에 한 개씩 두 개를 구비하거나, 상기 내부 전압 생성부의 면적을 크게 설계함으로써 면적 소모량이 증가할 수 있었다.
이러한 문제점을 해결하기 위해 도 5에서와 같이 상기 복수의 반도체 칩(510, 520, 530, 540)을 적층함에 있어서, 상기 복수의 반도체 칩(510, 520, 530, 540) 중에서 제3 및 제4 반도체 칩(530, 540)을 제1 및 제2 반도체 칩(510, 520)에 대하여 원점 대칭되도록 적층할 수 있다. 즉, 상기 제1 내지 제4 반도체 칩(510, 520, 530, 540)을 적층함에 있어서, 상기 제1 및 제2 반도체 칩(510, 520)에 구비된 내부 전압 생성부(511, 521)와 상기 제3 및 제4 반도체 칩(530, 540)에 구비된 내부 전압 생성부(531, 541)가 서로 오버랩되지 않도록 제1측 및 타측에 구비되어 적층하는 것이 가능하다.
이와 같이 상기 복수의 반도체 칩(510, 520, 530, 540)을 적층하여 사용함으로써 각 반도체 칩의 가장자리에 상기 내부 전압 생성부(511, 521, 531, 541)가 위치하더라도 제1 및 제2 관통 실리콘 비아(TSV1, TSV2)를 통해 적층된 다른 칩에 위치한 내부 전압 생성부로부터 전원을 공급받아 사용하는 것이 가능하다. 따라서, 상기 내부 전압을 생성하기 위한 회로의 면적 소모량을 감소시킬 수 있으며, 전압 강하가 발생하지 않도록 하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
210, 220, 230, 240 : 제1 내지 제4 반도체 칩
211, 221, 231, 241 : 회로 동작부
310 : 마스터 칩 311 : 전원 공급부
312 : 복수의 데이터 송수신 회로
320 : 제1 슬레이브 영역 330 : 제2 슬레이브 영역
320a : 제1 슬레이브 칩 320b : 제2 슬레이브 칩
330a : 제3 슬레이브 칩 330b : 제4 슬레이브 칩
321a, 321b, 331a, 331b : 제어신호 생성부
322a, 322b, 332a, 332b : 데이터 송수신부
322_1a, 322_1b, 332_1a, 332_1b : 제1 데이터 송수신부
322_2a, 322_2b, 332_2a, 332_2b : 제2 데이터 송수신부

Claims (16)

  1. 내부 회로 동작을 위한 회로 동작부를 각각 구비하며, 순차적으로 적층되는 제1 및 제2 반도체 칩;
    상기 회로 동작부를 각각 구비하고 상기 제1 및 제2 반도체 칩에 대해 원점 대칭하여 상기 제2 반도체 칩 상부에 순차적으로 적층되는 제3 및 제4 반도체 칩; 및
    상기 제1 내지 제4 반도체 칩 사이의 신호 전달을 위한 관통 실리콘 비아
    를 포함하되,
    상기 제1 및 제2 반도체 칩에 구비된 상기 회로 동작부는 제1 측에 위치하며, 상기 제3 및 제4 반도체 칩에 구비된 상기 회로 동작부는 타측에 위치하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제1항에 있어서,
    상기 회로 동작부는 데이터 송수신을 위한 데이터 송수신 회로인 멀티 칩 패키지.
  3. 제1항에 있어서,
    상기 회로 동작부는 내부 전압을 생성하기 위한 내부 전압 생성부인 멀티 칩 패키지.
  4. 데이터 송수신을 위한 다수의 송수신 회로를 구비하는 마스터 칩;
    상기 마스터 칩과의 데이터 송수신을 위한 데이터 송수신부를 구비하며, 상기 마스터 칩 상부에 순차적으로 적층되는 제1 슬레이브 영역; 및
    상기 데이터 송수신부를 구비하고, 상기 제1 슬레이브 영역에 대해 원점 대칭하여 상기 제2 슬레이브 칩 상부에 순차적으로 적층되는 제2 슬레이브 영역
    을 포함하되,
    상기 제1 슬레이브 영역의 상기 데이터 송수신부는 제1 측에 위치하며, 상기 제2 슬레이브 영역의 상기 데이터 송수신부는 타측에 위치하는 것을 특징으로 하는 멀티 칩 패키지.
  5. 제4항에 있어서,
    상기 제1 슬레이브 영역은,
    상기 마스터 칩 상부에 적층되는 제1 슬레이브 칩; 및
    상기 제1 슬레이브 칩 상부에 적층되는 제2 슬레이브 칩
    을 포함하는 멀티 칩 패키지.
  6. 제5항에 있어서,
    상기 제2 슬레이브 영역은,
    상기 제2 슬레이브 칩 상부에 적층되는 제3 슬레이브 칩; 및
    상기 제3 슬레이브 칩 상부에 적층되는 제4 슬레이브 칩
    을 포함하는 멀티 칩 패키지.
  7. 제6항에 있어서,
    상기 제1 내지 제4 슬레이브 칩 각각은,
    상기 마스터 칩과의 데이터 송수신을 위한 제1 및 제2 데이터 송수신부; 및
    상기 마스터 칩으로부터 수신되는 전원에 기초하여 상기 제1 및 제2 데이터 송수신부의 활성화를 제어하기 위한 제어신호 생성부
    를 포함하는 멀티 칩 패키지.
  8. 제7항에 있어서,
    상기 제어신호 생성부는,
    상기 제1 데이터 송수신부의 활성화를 제어하기 위한 제1 제어신호 및 상기 제2 데이터 송수신부의 활성화를 제어하기 위한 제2 제어신호를 생성하는 멀티 칩 패키지.
  9. 제8항에 있어서,
    상기 제1 제어신호 및 상기 제2 제어신호는 항상 서로 상보적인 레벨을 갖는 멀티 칩 패키지.
  10. 제9항에 있어서,
    상기 제어신호 생성부는 상기 제1 데이터 송수신부 또는 상기 제2 데이터 송수신부를 선택적으로 활성화되도록 제어하는 멀티 칩 패키지.
  11. 제6항에 있어서,
    상기 마스터 칩 및 상기 제1 내지 제4 슬레이브 칩 사이의 상기 데이터 송수신을 위한 관통 실리콘 비아를 더 포함하는 멀티 칩 패키지.
  12. 마스터 칩;
    상기 마스터 칩 상부에 적층되는 다수의 슬레이브 칩; 및
    상기 마스터 칩과 상기 다수의 슬레이브 칩 사이의 신호 전달을 위한 관통 실리콘 비아를 포함하되,
    상기 다수의 슬레이브 칩 각각은,
    상기 마스터 칩과의 신호 전달을 위한 신호 전송 회로부를 구비하며, 상기 신호 전송 회로부는 인접 슬레이브 칩의 신호 전송 회로부와 오버랩되거나 이격되도록 위치하는 멀티 칩 패키지.
  13. 제12항에 있어서,
    상기 다수의 슬레이브 칩 각각은,
    상기 신호 전송 회로부를 제어하기 위한 제어신호 생성부를 더 포함하는 멀티 칩 패키지.
  14. 제13항에 있어서,
    상기 신호 전송 회로부는 복수의 신호 전송 회로를 포함하고, 상기 제어신호 생성부는 상기 복수의 신호 전송 회로의 개수에 대응되는 복수의 제어신호를 생성하는 멀티 칩 패키지.
  15. 제14항에 있어서,
    상기 복수의 신호 전송 회로는 상기 복수의 제어신호에 응답하여 선택적으로 활성화되는 멀티 칩 패키지.
  16. 내부 전압을 생성하기 위한 내부 전압 생성부를 각각 구비하고, 순차적으로 적층되는 제1 내지 제4 반도체 칩; 및
    상기 제1 내지 제4 반도체 칩 사이의 상기 내부 전압 전달을 위한 관통 실리콘 비아를 포함하되,
    상기 제1 및 제2 반도체 칩에 구비된 상기 내부 전압 생성부는 제1측에 위치하고, 상기 제3 및 제4 반도체 칩에 구비된 상기 내부 전압 생성부는 타측에 위치하는 멀티 칩 패키지.
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